SU1233134A1 - Associative device for taking sum of n n-digit binary and binary-coded decimal numbers - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, а точнее к устройствам дл  сложении нескольких чисел, представленных как в двоичной , так и в двоично-дес тичной системе счислени , и может использоватьс  в устройствах обработки информации . Цель изобретени  - расширение области применени  за счет возможности суммировани  N чисел, представленных в. двоично-дес тичной системе счислени . Устройство содержит первый посто нный запоминающий блок, ассоциативный затгоминак ций блок, первую, вторую, третью и четвертую группы элементов И, первый и второй элемент И, первую и вторую группы элементов задержки, второй посто н- ньй запоминающий блок, элемент задержки , регистр промежуточного результата , регистр хранени  переноса и N входных регистров. 4 ил. (ЛThe invention relates to the field of computing, and more specifically to devices for adding several numbers, represented in both binary and binary-decimal number systems, and can be used in information processing devices. The purpose of the invention is to expand the scope of application due to the possibility of summing the N numbers presented in. binary-decimal number system. The device contains the first permanent storage block, the associative memory block, the first, second, third and fourth groups of AND elements, the first and second And elements, the first and second groups of delay elements, the second constant memory block, the delay element, the intermediate register result, carry storage register and N input registers. 4 il. (L

Description

I1I1

Изобретение относитс  к вычислительной технике,The invention relates to computing

Цель изобретени  - расширение области применени  за счет возможности суммировани  N чисел, представленных в двоично-дес тичной системе счислени  .The purpose of the invention is the expansion of the field of application due to the possibility of summing N numbers represented in the binary-decimal number system.

На фиг. 1 изображена функ1щональ- на  схема предлагаемого устройства5 на фиг. 2 - схема зашивки посто нно- го запоминающего блока; на фиг. 3 - схема зашивки ассоциативного запоминающего блока; на фиг. 4 - упрощенна  схема зашивки посто нного запоминающего блока дл  примера сум- мировани  четырех слагаемых., представленных как в двоичной, так и в двоично-дес тичной системе счислени  .FIG. 1 shows a functional wedge diagram of the proposed device 5 in FIG. 2 is a scheme for stitching a permanent storage unit; in fig. 3 is a scheme for sewing an associative storage unit; in fig. 4 is a simplified scheme for stitching a permanent storage unit for an example of summing up the four terms represented in both the binary and binary-decimal number systems.

Устройство содержит первьй посто нный запоминающий блок 1 (ПЗБ) с встроенным дешифратором адреса, ассоциативный запоминающий блок 2 .(АЗБ), вторую группу элементов ИЗ, первый элемент И 4, третью группу элементов И -5, первую груцпу элементов И 6, вторую группу элементов 7 задержки, первую группу элементов 8 задержки, входы 9 слагаемых устройства , выход 10 суммы двоичных кодов, вторую 5рину II синхронизации, первую шину 12 синхронизации, второй элемент И 3, регистр 14 хранени  переноса , N входных регистров 15, выход 16 суммы двоично-дес тичных кодов, третью шину 17 синхронизации, элемент 18 задержки, регистр 19 промежуточного результата, четвертую группу элементов И 20, второй посто нный запоминающий блок 21.The device contains the first permanent storage unit 1 (FBB) with the built-in address decoder, the associative storage unit 2. (AZB), the second group of elements IZ, the first element I 4, the third group of elements I-5, the first group of elements I 6, the second group delay elements 7, the first group of delay elements 8, inputs 9 of the device's components, output 10 of the sum of binary codes, second synchronization clock II, first synchronization bus 12, second AND 3 element, transfer storage register 14, N input registers 15, output 16 of the binary -primary codes, three Strongly synchronization bus 17, the delay element 18, a register 19, an intermediate result, a fourth group of AND gates 20, a second constant storing unit 21.

Устройство работает следующим образом .The device works as follows.

На входы 9 слагаемых устройства в зависимости от того, в каком виде подаютс  слагаемые в двоичном или в двоично-дес тичном, происходит запись чисел в N входных регистров 15 либо полностью (в первом сл:учае), либо i -и тетрады всех слагаемых: (во втором случае).Depending on the form in which the terms are supplied in binary or in binary-decimal, the numbers are written to the N input registers 15 either completely (in the first case) or the i -th tetrads of all the terms: (in the second case).

Рассмотрим работу устройства, когда сумми руемые слагаемые представлены в двоичной системе счислени ,Consider the operation of the device when summable terms are represented in binary numbering system,

При подаче тактового импульса на вторую шину 11 синхронизации устрой- ства на первые входы элементов И 3 второй группы подаютс  одноименные разр ды N слагаемых, которые в тече342When a clock pulse is applied to the second bus 11 of the device synchronization, the same inputs of the N items are applied to the first inputs of the And 3 elements of the second group;

ние тактового импульса определ ют адрес слова, считываемого из первого ПЗБ 1 . Считанное слово из первого ПЗБ 1 само  вл етс  частью признака, подаваемого на признаковые входы ЛЗБ 2, причем все разр ды, кроме младшего, задерживаютс  на один такт Остальной частью признака  вл ютс  все, кроме старшего, разр ды, считываемые из АЗВ 2, и задерживаютс  на один такт. Сформированный признак дополнительно синхронизируетс  на элементах И 4-6 путем подачи сигнала по первой шине 12 синхронизации устройства , передний фронт которого начинаетс  позже, а задний раньше тактового импульса подаваемого по второй шине 11 синхронизации устройства Эта мера вызвана неидеальностью элементов группы 7 и 8 задержки.the clock pulse determines the address of the word read from the first PZB 1. The read word from the first PZB 1 itself is part of the attribute supplied to the feature inputs of the LZB 2, all bits except the younger being delayed by one cycle. The rest of the sign are all bits except the older one, read from AZV 2, and delayed by one measure. The generated feature is additionally synchronized on the AND 4-6 elements by sending a signal over the first bus 12 of the device synchronization, the leading edge of which starts later, and the rear edge is before the clock pulse supplied by the second bus 11 of the device synchronization. This measure is caused by the imperfection of the delay group 7 and 8 elements.

В том же такте, в котором подан разр дньй срез слагаемых, на выходе 10 АЗБ 2 по вл етс  одноименный выходной разр д. Таким образом, на выходе получаетс  результат суммировани  в последовательном коде, причем количество тактов, за которое вычисл етс  сумма, равноIn the same cycle, in which the discharge bit is applied, the output of the same 10 ACB 2 appears of the same name as the output bit. Thus, the output is the result of the summation in the sequential code, the number of cycles for which the sum is calculated

(,, п + , где (j.;,- количество затрачиваемых(,, n +, where (j.;, is the amount spent

тактов;cycles;

п - разр дность слагаемых; N - количество одновременно суммируемых слагаемых,n is the magnitude of the components; N is the number of simultaneously summable terms,

В двоично-дес тичной системе счислени  в коде 8,4,2,1 устройство работает следующим образом,In the binary-decimal number system in code 8,4,2,1 the device operates as follows

Через входы 9 слагаемьгх устройства в N входных регистров 15 поступают младшие тетрады всех суммируемых слов. Использу  блоки предназначенные дп  операции двоичного суммировани , а также соответствующие шины 11 и 12 синхронизации производ т обычную операцию двоичного сложени , аналогично описанному алгоритму. Замечают при этом, что в регистре 4 пе- хранени  переноса содержатс  нули. После обработки младших тетрад, т.е. четырехразр дных слагаемых, в регистре 19 промежуточного результата (в исходном состо нии содержит нули) сформируетс  некотора  двоична  сумма В,Through the inputs 9 of the device in the N input registers 15 receive the lower tetrads of all summable words. Using blocks intended for dp binary summation operations, as well as the corresponding synchronization buses 11 and 12, perform the usual binary addition operation, similarly to the described algorithm. It is noted here that transfer relocation register 4 contains zeros. After processing the lower tetrads, i.e. four-digit terms, in register 19 of the intermediate result (containing zeroes in the initial state), some binary sum B is formed,

(2У(2U

Разр дность регистра промежуточного результата определ етс  как . С пр.р.р п log(N+), если N ; 16,The bit depth of the intermediate result register is defined as. With pr.rr p log (N +), if N; sixteen,

гдеУ, - разр д ость регистра промежуточного результата; разр дность слагаемого (м-4) N - количество суммируемых слаraeNibix .whereU, is the register capacity of the intermediate result; the word length (m – 4) N is the number of summable slaeeNibix.

При подаче на третий тактовый вход 7 синхронизации устройства импульса происходит передача информации с регистра 19 промежуточного результата через элементы И 20 четвер- той группы на вход встроенного ратора адреса второго посто нного запоминающего блока 2, поступает информаци  с промежуточного результата регистра и в том же такте происходит его обнуление (врем  хранени  информации в промежуточном регистре результата определ етс  элементом 18 задержки).When a pulse device synchronizes to the third clock input 7, the information from the intermediate result register 19 is transmitted through the fourth group AND elements of the fourth group to the input of the built-in address device of the second permanent storage unit 2, information is received from the intermediate result of the register and occurs in the same cycle its zeroing (the storage time of information in the intermediate result register is determined by delay element 18).

Организаци  второго посто нного запоминающего блока 21 следующа  (фиг, 4).The organization of the second permanent storage unit 21 is as follows (FIG. 4).

На вход второго посто нного запо минающего блока 21 поступает информаци  с регистра промежуточного ре- зультата с учетом переноса из преды- дул(их тетрад. -Так как рассматривают двоичную сумму, полученную при сложении младших тетрад, то соответственно переносов из предьщущих тетрад нет. С выхода посто нного запоминающего блока 21 по соответствующему адресу считываетс  слово, которое содержит два вида информации, а именно вьщел ет разр д единиц в двоичноThe input of the second permanent storage unit 21 receives information from the intermediate result register, taking into account the transfer from the previous ones (their tetrads. - Since the binary sum obtained by adding the lower tetrads is considered, then there are no transfers from the previous tetrads, respectively. C the output of the permanent storage unit 21 at the corresponding address is read the word, which contains two types of information, namely, it allocates the unit of bits in binary

дес тичном коде, содержащихс  в сумме , а также остальные разр ды (дес тки, сотни, и т.д.) содержащиес  5(2) в двоичном коде. Например: S(- lllllin 255,„ 1 10012 L, О101.,„,о.the decimal code contained in the sum, as well as the remaining bits (tens, hundreds, etc.) contained 5 (2) in the binary code. For example: S (- lllllin 255, „1 10012 L, О101.,„, О.

L,L,

Полученна  информаци  L в двоично-дес тичном коде поступает на выходную шину 16 устройства, что  вл етс  результатом суммировани  уст- ройством младших тетрад. Информаци , полученна  с выхода второго посто нного запоминающего блока 21, Ь в двоичном коде поступает на входы регистра 14 хранени  переноса, что и есть количество переносов, необходимых учесть при суммировании вторых тетрад всех слагаемых. Разр дность регистра 14 хранени  переноса определ етс  какThe obtained information L in a binary-decimal code is fed to the output bus 16 of the device, which is the result of the device summing up the lower tetrads. The information obtained from the output of the second persistent storage unit 21, b in binary code is fed to the inputs of the transfer storage register 14, which is the number of transfers necessary to take into account when summing up the second tetrads of all the terms. The bit size of transfer carry register 14 is defined as

tj,. log (N-1).,tj log (N-1).,

Обработка следующих тетрад всех слагаемых происходит аналогично.The processing of the following tetrads of all the terms is similar.

5five

0 5 0 5

0 0

5 о 5 o

5five

00

5 0 50

- Разр дность регистра переноса меньиге или равно четырем- The width of the transfer register is less than or equal to four

(2-,.) + logj (N+l)l если N 1 16.(2- ,.) + logj (N + l) l if N 1 16.

Разр дность регистра 14 переноса больше четырех.The register size of 14 transfer is more than four.

( lORj(N-l.) + 10gj(N+l)}. (lORj (N-l.) + 10gj (N + l)}.

,До ;2(11-1 ) Р,, To; 2 (11-1) P,

где Р - разр дность двоично-дес тичного числа.where P is the size of the binary-decimal number.

Claims (1)

Формула изоб ретенн Formula isob retenn Ассоциативное суммирующее устройство N п-разр дных двоичных и двоично-дес тичных чисел, содержащее первый посто нньй запоминающий блок, ассоциативньш запоминаюпдгй блок, первьй элемент И, первую группу элементов И, вторую группу элементов И, третью группу элементов И, первую и вторую группы элементов задержки, первьш разр дный выход ассоциативного запоминающего блока  вл етс  выходом суммы двоичных кодов, остальные выходы ассоциативного запоминающего блока через соответствующие элементы задержки первой группы соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключен к первой шине синхронизации устройства , а выходы - к соответствующим входам опроса первой группы ассоциативного запоминающего блока, адресные входы первого посто нного запоминающего блока соединены с выходами соответствующих элемеитов И второй группы, первые входы которых соединены с второй шиной синхронизации устройства , первый разр дньш вьгход первого посто нного запоминающего блока соединен с первым входом первого элемента И, второй выход которого соединен с первыъш входами элементов И третьей группы и подключен к первойAn associative summing device of N p-bit binary and binary-decimal numbers, containing the first constant storage unit, the associative storage unit, the first And element, the first group of And elements, the second group of And elements, the third group of And elements, the first and second groups the delay elements, the first bit output of the associative storage unit is the output of the sum of binary codes, the remaining outputs of the associative storage unit are connected to the first through the corresponding delay elements of the first group the inputs of the corresponding elements AND of the first group, the second inputs of which are connected to the device’s first synchronization bus, and the outputs to the corresponding inputs of the first group of the associative storage unit, the address inputs of the first permanent storage unit connected to the outputs of the corresponding elements of the second group, the first inputs of which are connected with the second bus of the device synchronization, the first bit of the start of the first permanent storage unit connected to the first input of the first element I, the second output of the cat cerned pervysh connected to inputs of AND gates and the third group is connected to the first шине элементов И третьей группы и Ibus elements And the third group and I подключен к первой шине синхронизации , выходы первого запоминающего блока, кроме первого, подключены через соответствующие элементы задержки второй группы ко вторым входам соответствующих элементов И третьей группы, выходы которых соединены с соответствующими входами опроса второй группы ассоциативного запоминающего блока, вход младшего разр даconnected to the first sync bus, the outputs of the first storage unit, except the first, are connected through the corresponding delay elements of the second group to the second inputs of the corresponding elements AND of the third group, the outputs of which are connected to the corresponding inputs of the second group of the associative storage unit, the input of the lower bit которого соединен с выходом первого элемента И, отличающеес  тем, 4TOj с целью расширени  области применени  за счет возможности суммировани  N чисел, представленных в двоично-дес тичной системе счислени , в него введены второй посто н- ньй запоминающий блок, регистр хранени  переноса, К входных регистровs второй элемент И, элемент задержки, четверта  группа элементов И, регистр промежуточного результата, информационные входы входных регистров  вл5ттс  входами слагаемБ х устройства , а их выходы соединены с вторыми входами соответствующих элементов- И второй группы, выходы которых соединены с соответствующими адресными входами первого посто нного запоминающего блока, вход младшего разр да которого соединен с вькодом второго элемента И, первый вход которого соединен с выходом регистра переноса, синхровход которого соединен с синхровход .ами регистров, вторым входом второго элемента И и второй шиной синхронизации устройства, информащгонный вход регистра промежуточного результата соединен с выходом СУ1ЧМЫ двоичных кодов ассоциативного запоминающего блока, треть  шина синкронизации соединена с первьмиwhich is connected to the output of the first element AND, characterized by 4TOj in order to expand the field of application due to the possibility of summing the N numbers represented in the binary-decimal number system, the second constant storage block, the transfer storage register, K input the registers are the second element AND, the delay element, the fourth group of elements AND, the intermediate result register, the information inputs of the input registers and the inputs are connected to the second inputs of the corresponding elements-AND of the second group, the outputs of which are connected to the corresponding address inputs of the first permanent storage unit, the input of the lower bit of which is connected to the code of the second element I, the first input of which is connected to the output of the transfer register, the synchronous input of which is connected to the synchronous input of the registers, the second the input of the second element And the second device synchronization bus; the information input of the intermediate result register is connected to the output of the binary codes of the associative memory block SU1HMY, the third one on sinkronizatsii connected to pervmi входами элементов И четвертой группы и через элемент задержки - с синхро- ЕХОДОМ регистра промежуточной суммы, выходы которого соединены с вторьми входами соответствующих элементов Иthe inputs of the elements of the fourth group and through the delay element - with the sync-ECOM of the intermediate sum register, the outputs of which are connected to the second inputs of the corresponding elements AND четвертой группь, выходы которых соединены с соответствующими адресными В7 одами второго посто тшого запоминающего блока, все выходь второго посто нного запоминающего блока, кроме первого5 соединены с информационными входами регистра переноса, первый выход второго посто нного запо- минают;его блока  вл етс  выходом суммы двср чно-дес тичньп кодов устройс ТВ а.the fourth group, the outputs of which are connected to the corresponding address B7 of the second constant memory block, all the output of the second permanent memory block, except the first 5, are connected to the information inputs of the transfer register, the first output of the second constant memory, its block is the sum of the dhsr Number of ten device codes Составитель М, Есенина .Редактор Н. Бобкова Техред Л.ОлёйникКорректор М. ДемчикCompiled by M, Yesenin. Editor N. Bobkova Tehred L. Oliynik Corrector M. Demchik -..„, „ ------------ - --- - -- - - -.- .. „,„ ------------ - --- - - - - -. Заказ 2771/50 Тираж 67 ПодписноеOrder 2771/50 Circulation 67 Subscription ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Production and printing company, Uzhgorod, st. Project, 4