SU1241242A1 - Device for generating interruption signal - Google Patents

Abstract

Изобретение относитс  к области цифровой вычислительной техники и может быть использовано в системах прерывани  вычислительных систем, в том числе в управл ющих вычислительных машинах и комплексах. Целью изобретени   вл етс  повышение качества за счет введени  средств самоконтрол , охватывающих контролем основные узлы устройства. В устройство дополнительно введены второй двоичный счетчик , второй инвертор, второй мультиплексор , п тый, П1естой и седьмой элементы И, второй элемент сложени  по модулю два, третий инвертор, третий триггер, соединенные определенным образом. 1 ил. ю li irc 4 toThe invention relates to the field of digital computing and can be used in systems for the interruption of computer systems, including control computers and complexes. The aim of the invention is to improve the quality by introducing self-monitoring means covering the control of the main components of the device. A second binary counter, the second inverter, the second multiplexer, the fifth, the fifth and the seventh elements And, the second element modulo two, the third inverter, the third trigger, connected in a certain way, are additionally introduced into the device. 1 il. u li irc 4 to

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в системах прерывани  вы 1ислительных систем, в том числе в управл ющих вычислительных нашииах и комплексах.The invention relates to digital computing and can be used in interrupting systems of interrogative systems, including control computing systems and complexes.

Цель изобретени  - повышение быстродействи  устройства.The purpose of the invention is to increase the speed of the device.

На чертеже приведена структурна  схема устройствй.The drawing shows a block diagram of the device.

; :тройство содержит тактовый вхвД 1 устройствам ; группу запросных Входов 2 устройства, элемент НЕ 3, элемент И 4, .ачетчик 5, дешифратор 6 элементы И 7- группы, элемент ИЛИ 10 генератор 11 импульсов, элемент И 12 триггер 13, блок 14 пам ти, регистры 15 и 16 сдвига, элемент И-НЕ 17,муль типлексор 18, блок 19 пам ти, дешифратор 20, мажоритарный элемент 21, элемент 22 сложени  по модулю два, элемент И 23, триггер 24, элемент И 25, счетчик 26, элемент НЕ 27,муль типлексор 28, элемент И 29, элемент НЕ 30, элементы ИЗ и 32, триггер 33, элемент 34 сложени  по модулю два, адресный выход 35 устройства, сигнальный выход 36 устройства, выход 37 прерывани  устройства,вход 38 режима устройства, вход 39 начального сброса, вход 40 блокировки устройства и ответный вход 41 устройства.; : the trio contain clocks of 1 clock; a group of request Inputs 2 devices, an element NOT 3, an element AND 4, a counter 5, a decoder 6 elements AND 7 a group, an element OR 10 a generator of 11 pulses, an element 12 And a trigger 13, a memory block 14, shift registers 15 and 16, I-NE element 17, multiplexer 18, memory block 19, decoder 20, majority element 21, modulation element 22 modulo two, AND 23 element, trigger 24, AND 25 element, counter 26, HE element 27, multiplexer 28 , element 29, element 30, elements OF and 32, trigger 33, modulo two element 34, device address output 35, device signal output 36, output 37 pr Device wiping, device mode input 38, initial reset input 39, device lock 40 input and device response input 41.

Устройство работает в двух режимах: основной и самоконтроль. Режим работы определ етс  сигналом, поступающим на вход 38 устройства и далее на разрешающий вход второго блока 19 пам ти, управл ющий вход второго мультиплексора 28, третий вход шестого элемента И 31 и вход элемен- НЕ 30.The device operates in two modes: main and self-checking. The mode of operation is determined by the signal input to the device input 38 and further to the enabling input of the second memory block 19, the control input of the second multiplexer 28, the third input of the sixth And 31 element, and the input of the HE 30.

При работе в основном режиме устройство функционирует следующим образом .When operating in the main mode, the device operates as follows.

Мультиплексор 28 коммутирует сигнал с вьпсода элемента ИЛИ 10 на вход первого триггера 13.The multiplexer 28 commutes the signal from the output of the element OR 10 to the input of the first trigger 13.

Счетчик 5, на который с некоторой частотой поступают импуЛьсы с входа 1 при помощи первого дещифра- тора 6 и группы элементов И 7-9, в каждом такте проверки наличи  запро- са на входах 2 провер ет уровень .прерьшани , номер которого совпадает с. содержимым старших разр дов первого двоичного счетчика 5, поступающим в дешифратор 6 с первого выхода первого двоичного счетчика 5. ЭтаThe counter 5, which receives impulses from input 1 with the help of the first decipher 6 and the group of elements 7-9, with some frequency, during each check of the presence of a request at inputs 2, checks the level of the digits whose number coincides with. the contents of the higher bits of the first binary counter 5, entering the decoder 6 from the first output of the first binary counter 5. This

41242. 241242. 2

проверка уровн  прерывани  заключаетс  в сравнении значени  запросов за три предыдущих периода проверки, хран щихс  в блоке пам ти 14, с те- 5 кущим.значением запроса и определение факта изменени  значени  запроса. Если в данном уровне прерывани  запрос не изменил значени , то через некоторое врем  происходит изменение 10 на единицу старших разр дов счетчика 5 и провер етс  следующий по пор дку уровень прерывани . Если измен етс  значе11ие запроса, просмотр прекращаетс , устанавливаетс  триг- 15 гер 24, с выхода которого на выход 37 подаетс  сигнал прерывани , а содержимое счетчика 5 используетс  дл  формировани  начального адреса преры- вающей программы на выходе 35. Сиг-- 20 нал с выхода триггера 24 поступает также на элемент НЕ Зи запрещает прохождение импульсов с входа 1 через элемент И 4 на счетный вход счетчика 5, фиксиру  его состо ние. После 25 передачи управлени  прерывающей прог- рамме на вход 41 поступает сигнал сбрасывающий триггер 24, и процедура поиска запросов возобновл етс . Через некоторое врем  происходит изменение на: единицу старших разр дов счетчика 5 и провер етс  следующий по пор дку уровень прерывани .The interrupt level check consists in comparing the value of requests for the three previous verification periods stored in memory block 14 with the current value of the request and determining whether the value of the request has changed. If the request did not change the value at this interrupt level, then after some time a change of 10 per unit of higher bits of counter 5 occurs and the next interrupt level is checked. If the value of the request changes, the scan is stopped, the trigger 15 of the pulse 24 is set, the output of which is sent to the output 37 is interrupted, and the contents of the counter 5 is used to form the starting address of the interrupting program at the output 35. the trigger 24 also enters the NOT Zi element prohibits the passage of pulses from the input 1 through the element AND 4 to the counting input of the counter 5, fixing its state. After the transfer of control of the interrupting program is transmitted to the input 41, a signal is sent to the reset trigger 24, and the query search procedure is resumed. After some time, a change occurs in: the higher order bits of counter 5, and the next interrupt level is checked in order.

Проверка уровней прерывани  дл  формировани  сигнала прерывани  заключаетс  в сравнении значени  сигна- ла запроса за три предыдущих периода проверкиJ хран щихс  в первом блоке пам ти 14 с текущим запроса и определением факта изменени  значени  запроса. По сним работу первого блока пам ти 14 в составе устройства.Checking the interrupt levels to form an interrupt signal consists in comparing the value of the request signal over the three previous check periods stored in the first memory block 14 with the current request and determining whether the request value has changed. According to the operation of the first memory block 14 as part of the device.

Первый блок пам ти 14 - это оперативное запоминающее устройство (ОЗУ).The first memory block 14 is a random access memory (RAM).

В первом блоке 14 пам ти каждому уровню прерывани  отведена зона из четырех одноразр дных слов, идущих подр д одно за другим.- Зона первого блока 14 пам ти определ етс  старшими разр дами первого двоичного счётчика 5, ее номер совпадает с номером уровн  прерывани .In the first block 14 of memory, each interrupt level is assigned a zone of four one-bit words that go further one after another. The zone of the first memory block 14 is determined by the upper bits of the first binary counter 5, its number coincides with the interrupt level number.

В течение периода поиска по всем уровн м проверка значени  запроса выполн етс  в стандартном такте проверки . В этот такт проверки выполн етс  одна операци  записи информации в первый блок 14 пам ти и три операции считывани  информации из перво30During the search period for all levels, the query value check is performed in the standard check cycle. During this check cycle, one operation is performed to write information to the first memory block 14 and three operations to read information from the first 30

3535

4040

4545

5050

5555

.3 1.3 1

го блока 14 пам ти. Обращение к четырем словам зоны первого блока 14 пам ти выполн етс  с помощью двух средних разр дов первого двоичного счетчика 5. Это обращение к словам- блока 14 пам ти выполн етс  по очере ди, т.е. к первому слову зоны, далее к второму, третьему и затем четвертому . Дл  какого слова выполн етс  операци  записи информации, определ ет управл юща  информаци , поступающа  из первого мультиплексора 18 на управл ющий первого блока 14 пам ти.th block 14 memory. The reference to the four words of the zone of the first memory block 14 is made with the help of two middle bits of the first binary counter 5. This reference to the words of the memory block 14 is performed in turn, i.e. to the first word of the zone, next to the second, third and then fourth. For which word the information operation is performed, determines the control information received from the first multiplexer 18 to the control of the first memory block 14.

Дл  данного периода поиска по всем уровн м прерывани  номер слова в зоне первого блока 14 пам ти, в ко торое выполн етс  запись информации, один и тот же. В конце периода поиска этот номер измен етс  циклически т.е. в данный период поиска запись выполн етс  в слово зон первого блока 4 пам ти номер четыре, в следующий период запись информации выполн етс  в слово зон номер один, а по прошествии еще двух периодов поиска - снова в слово номер четыре и т.д.For a given search period across all interrupt levels, the word number in the zone of the first memory block 14 in which the information is recorded is the same. At the end of the search period, this number changes cyclically i. during this search period, the entry is made into the word zone of the first memory block 4, in the next period, the information is recorded into the word zone one, and after two more search periods, again into the word four, and so on.

Номер слова зон первого блока пам ти 14, в которое выполн етс  запись информации, формируетс  совместной работой регистра 16 сдвига,элемента И-НЕ 17 и мультиплексора 18. На тактовый вход регистра сдвига 16 поступает самый старший разр д, первого двоичного счетчика 5, по заднему фронту этого разр да выполн етс  операци  записи информации в регистр 16 сдвига. Все выходы регистра 16 сдвига соедин ютс  между собой через элемент И-НЕ 17, выход которб- го подключен к управл ющему.входу (данных) регистра 16 сдвига. Поэтому до тех пор, пока на одном их выходов регистра 16 сдвига имеетс  О, в не го записываютс  сигналы 1. После трех периодов поиска по всем уровн м прерывани  элемент Й-НЕ-17 переключа етс , после чего в течение периода поиска на управл ющем входе первого регистра 16 сдвига присутствует О, в результате чего О находитс  только на одном выходе регистра сдвига 16 или на выходе элемента И-НЕ 17 .- Выходу элемента И-НЕ 17 поставлены в соответствие все первые слова зон первого блока 14 пам ти. Трем выходам регистра 16 сдвига поставлены вThe word number of the zones of the first memory block 14, into which information is recorded, is formed by the joint operation of the shift register 16, the AND-NE element 17 and the multiplexer 18. The most significant bit of the first binary counter 5 enters the clock input of the shift register 16, the falling edge of this bit is the operation of writing information to the shift register 16. All the outputs of the shift register 16 are interconnected via an AND-NE element 17, the output of which is connected to the control input (data) of the shift register 16. Therefore, as long as one of the outputs of the shift register 16 is O, signals 1 are recorded in it. After three periods of searching through all interrupt levels, the Y-NE-17 element is switched, then during the search period on the control In the input of the first shift register 16, O is present, with the result that O is only on one output of the shift register 16 or on the output of the NAND element 17. All the first words of the zones of the first memory block 14 are assigned to the output of the NAND element 17. The three outputs of the 16 shift register are set to

412424412424

соответствие все вторые, третьи и четвертые слова зон первого блока пам ти 14 соответственно. Опрос зна- чений выходов регистра 16 сдвига и 5 выхода элемента fi-HE 17 выполн етMatch all the second, third and fourth words of the zones of the first memory block 14, respectively. The polling of the outputs of the shift register 16 and the output 5 of the element fi-HE 17 performs

мультиплексор 18, на управл ющий вход которого поступают два средних разр да первого двоичного счетчикаmultiplexer 18, to the control input of which two medium bits of the first binary counter are fed

5, на выходе мультиплексора 18 по вл - to етс  признак, указывающий, выполн ть nepBOMj - блоку 14 пам ти операцию записи или операц11ю считывани  данного слова.5, at the output of multiplexer 18, there is a sign indicating that nepBOMj - memory unit 14 should perform a write operation or a read operation of a given word.

Адрес обращени  к слову в первом 15 блоке 14 пам ти образуетс  объединением старших и средних разр довThe address of the word address in the first 15 block of memory 14 is formed by combining the high and medium bits.

счетчика 5, присутствующих на его первом и втором выходах.counter 5, present at its first and second outputs.

Такт проверки изменени  значени  20 запроса в данном уровне прерывани  одинаков дл  всех зон первого блока 14 пам ти и состоит из подачи кода уровн  прерывани  на дешифратор 6 и второй адресный вход первого блока 25 пам ти 14, операции записи текущего значени  запроса с вькода элемента ИЛИ 10 через мультиплексор 28 в первый триггер 13, четырех операций об- . ращени  к блоку пам ти 14, трех опе- 30 раций записи значени  запроса за три предыдущих периода проверки регистр сдвига 15 и операции записи сигнала прерывани  с выхода элемента И 25 в триггер 24. Способ записи информации в триггер 13 формируетс  элементом И i 2 по совпадению двух инверсных значений средних разр дов первого двоичного счетчика 5 и строба, присутствующего на первом выходе генератора 11 и щyльcoв. С выхода -элемента И 12 строб поступает на тактовый вход триггера 13. При этом триггер 13 фиксирует значение запроса, поступившее на его информационный вход, на весь такт поиска. Это обеспечивает возможность асинхронной работы источника запросов прерываний по отношению к устройству. Значение запроса с выхода триггера 13 поступает на информационный вход блока пам ти 14. Эта информаци  записьшаетс  в блок 14 пам ти тогда, когда с выхода мультиплексора 18 поступает приз- - нак записи.The change check clock of the request value 20 in this interrupt level is the same for all zones of the first memory block 14 and consists of submitting the interrupt level code to the decoder 6 and the second address input of the first memory block 14, writing the current request value from the code of the OR 10 element. through multiplexer 28 to the first trigger 13, four operations ob-. to the memory block 14, three operations of writing the request value for the three previous verification periods, the shift register 15 and the writing operation of the interrupt signal from the output of the AND 25 element to the trigger 24. The method of writing information to the trigger 13 is formed by the AND i 2 element by coincidence two inverse values of the average bits of the first binary counter 5 and the strobe present at the first output of the generator 11 and schuskov. From the output of the element And the 12 gate arrives at the clock input of the trigger 13. In this case, the trigger 13 captures the value of the request received at its information input for the entire search cycle. This allows asynchronous operation of the interrupt request source with respect to the device. The request value from the output of the trigger 13 is fed to the information input of the memory block 14. This information is written to the memory block 14 when a recording is received from the output of the multiplexer 18.

55 После записи значени  запроса в триггер 13 выполн ютс  четыре операции обращени  к первому блоку 14 пам ти, кажда  из которых сопровож3555 After writing the request value to the trigger 13, four operations are performed to access the first memory block 14, each of which is accompanied by

4040

4545

даетс  признаком записи или считывани , поступающим из мультиплексора 18. Этот признак поступает и на управл ющий вход регистра 15 сдвига, ксторьш во врем  операции записи в блок пам ти 1А пропускает такт записи информации. Операции записи значени  запроса.с выхода блока пам ти 14 в регистр сдвига 15.выполн ютс  во врем  трех операций считывани  информации из блока 14 пам ти.is given by a write or read sign coming from a multiplexer 18. This sign goes to the control input of the shift register 15, which during a write operation to memory block 1A, skips the information write cycle. The write operations of the request value from the output of the memory block 14 to the shift register 15. are performed during three operations of reading information from the memory block 14.

Синхронизацию работы блока 14 пам ти, триггера 13 и регистра 15 сдвига выполн ет генератор II импуль сов.The synchronization of the operation of the memory block 14, the trigger 13 and the shift register 15 is performed by the generator of II pulses.

В блоке 14 пам ти .значение запро са записываетс  с выхода тригтера 13, что обеспечивает использование значение запроса в следующие перио- ды проверки.In memory block 14, the request value is recorded from the output of the trigger 13, which ensures that the value of the query is used in the next check periods.

После четьфех операций обращени  к блоку 14 пам ти в регистре 15 сдвига имеют трехразр дное слово, содержащее значение за три предьщущих периода проверки. Информаци  с выхода регистра 15 сдвига параллельным трехразр дным кодом поступает на дешифратор 20 и мажоритарный элемент 21..After a couple of operations of accessing memory block 14 in shift register 15, they have a three-bit word containing the value for the three previous test periods. Information from the output of the shift register 15 by a parallel three-digit code is fed to the decoder 20 and the majority element 21.

С выхода мажоритарного элемента 21 сигнал поступает на второй вход .элемента 22 сложени  по модулю два.From the output of the majority element 21, the signal is fed to the second input of the element 22 of addition modulo two.

Элемент 22 сложени  по модулю два сравнивает состо ние триггера 13, равное текущему значению запроса, с сигналом с выхода мажоритарного элемента 21 и на выходе сигнал разрешени  (1) в случае несовпадени  сигналов на его входах и сиг нал запрета (О) в случае совпадени .Modulo two addition element 22 compares the state of flip-flop 13, equal to the current request value, with the signal from the output of the majority element 21 and the output of the enable signal (1) in case of discrepancy of the signals at its inputs and the inhibit signal (O) in the event of a match.

Блок 19 пам ти - это ПЗУ с организацией 1 разр д X Р слов. Этот блок содержит признаки разрешени  формировани  прерьтани  по по влению и/или по сн тию запроса.Memory block 19 is a ROM with the organization of 1 bit of X P words. This block contains signs of allowing the formation of a breakdown in the occurrence and / or clarification of the request.

Адрес обращени  к слову блока 19 пам ти образуетс  сли нием старших разр дов первого двоичного счетчика 5 и информации на выходе триггера 13. В блоке 19 пам ти в слове,соответствующем данной зоне первого блока 14 пам ти и значению запроса, поступающему из триггера 13, хранитс  информаци  Разрешено (1, если разрешено формирование сигнала прерывани  по сн тию запроса) и Запрет (О в противном случае).The address for accessing the word of memory block 19 is formed by merging the high-order bits of the first binary counter 5 and information at the output of trigger 13. In memory block 19, the word corresponding to this zone of the first memory block 14 and the request value coming from trigger 13, the information Allowed (1, if the generation of an interrupt signal by clearing the request is allowed) and Ban (About otherwise) is stored.

Второй дешифратор 20  вл етс  ПЗУ с организацией 1 разр д на 8 слов. Он формирует на выходе сигнал Запрет - (О) при наличии всех нулевых сигналов на его входе или при наличии всех единичных сигналов на его входе и сигнал Разрешено (1) во всех остальных случа х.The second decoder 20 is a ROM with the organization of 1 bit for 8 words. It generates a Ban - (O) signal at the output if all zero signals are present at its input or if all single signals are present at its input and the signal is Allowed (1) in all other cases.

Элемент И 25 формирует значение сигнала прерывани  I при по влении трех сигналов Разрешено на выходах второго блока 19 пам ти, второго дешифратора 20 и элемента 22 сложени  по модулю два и значение О в противном случае.Element AND 25 forms the value of the interrupt signal I at the occurrence of three signals Allowed at the outputs of the second memory block 19, the second decoder 20 and the modulo element 22 modulo two, and the value O otherwise.

Инфор1маци  с выхода элемента И 25 поступает на информационный вход триггера 24. Строб записи информации в триггер 24 поступает на его тактовый вход и формируетс  элементом И 23 по совпадению двух пр мых значений разр дов первого двоичного счетчика 5 и строба, присутствующего на четвертом выходе генератора 11 импульсов .Information from the output of the AND element 25 arrives at the information input of the trigger 24. Information strobe into the trigger 24 enters its clock input and is formed by the AND 23 element by the coincidence of two direct bit values of the first binary counter 5 and the strobe present at the fourth output of the generator 11 pulses.

Запись информации во второй регистр сдвига 15 выполн етс  по стробу , присутствзтощему на третьем выходе генератора И1у1пульсов 11,Recording information in the second shift register 15 is performed on the gate, which is present at the third output of the generator I1-pulses 11,

Генератор 11 импульсов обеспечивает синхронную работу узлов устройства , вырабатыва  на своих выходах импульсы так, что импульс на первом выходе начинаетс  раньше, чем на втором, на втором выходе раньше, чем на третьем и на третьем выходе раньше , чем на четвертом. Генератор 11 импульсов построен па основе регистра сдвига, управл емого двум  младшими разр дами двоичного счетчика 5.The pulse generator 11 ensures synchronous operation of the device nodes, producing pulses at its outputs so that the pulse at the first output starts earlier than at the second, at the second output earlier than at the third and at the third output earlier than at the fourth. A pulse generator 11 is built on the basis of a shift register, controlled by two lower bits of a binary counter 5.

При включении питани  узлы устройства наход тс  в неопределенном состо нии. Поэтому на вход 39 поступает сигнал Сброс по включению питани51,When power is turned on, device nodes are in an undefined state. Therefore, the input 39 receives a reset signal on power-up51,

В основном регжиме работа триггера 33 блокируетс , поскольку сигнал на входе 38 устройства равен 1.In the main mode, the operation of the trigger 33 is blocked, since the signal at the input 38 of the device is 1.

При работе в режиме самоконтрол  устройство функционирует следующим образом.When operating in self-monitoring mode, the device operates as follows.

На разрешающий вход второго блока пам ти, управл ющий вход мульти- sineKCopa 28 третий вход элемента И 31, вход элемента НЕ 30 с входа 38To the permissive input of the second memory block, the control input of the multi-kineKopa 28 third input element I 31, the input element NO 30 from the input 38

устройства подаетс  О, который задает режим самоконтрол .The device is fed O, which sets the self-monitoring mode.

При этом блокируетс  работа триггера 24. Триггер 24 находитс  в сбро шейном (О), состо нии, и в объект управлени  сигнал прерывани  не поступает .In this case, the operation of the trigger 24 is blocked. The trigger 24 is in the rear (O) state, and the interrupt signal is not received by the control object.

При подаче на разрешающий вход второго блока пам ти сигнала самокон рол  его работа блокируетс  и на его входе поддерживаетс  единичное сос- то ние на прот жении всей работы в режиме самоконтрол .When a signal is fed to the permitting input of the second memory block, its self-operation is blocked and a single state is maintained at its input during the whole self-control mode.

В этом режиме мультиплексор 28 запрещает прохождение сигнала с выхода элемента- ИЛИ 10 на вход триггера 13 и разрешает передачу эталонного сигнала с первого выхода второго счетчика 26 на вход триггера 13. In this mode, the multiplexer 28 prohibits the passage of a signal from the output of the element OR 10 to the input of the trigger 13 and allows the transfer of the reference signal from the first output of the second counter 26 to the input of the trigger 13.

Теперь устройство формирует сигнал прерывани  на выходе элемента И 25 в соответствии с эталонным, периодически мен ющим пол рность сигналом на первом (старшем) выходе двоич кого счетчика 26, который  вл етс  рсмитатором входных сигналов запросов прерывани .The device now generates an interrupt signal at the output of the AND 25 element in accordance with the reference, periodically changing polarity signal at the first (senior) output of the binary counter 26, which is the transmitter of the input interrupt request signals.

На счетный вход счетчика 26 пода- етс  самый старший разр д первого вькода счетчика 5. Счетчик 26 имеет три выходных разр да с кратным изменением частоты: первый (старший),второй и третий (младший).Частота изменени  первого разр да в два раза ниже , чем второго, частота изменени  второго разр да в два раза ниже, чем третьего.The counting input of counter 26 is supplied with the most significant bit of the first code of counter 5. Counter 26 has three output bits with a multiple frequency change: the first (senior), second and third (younger). The frequency of changing the first bit is two times lower than the second, the frequency of change of the second bit is two times lower than that of the third.

Под управлением счетчика 26 эле- мент И 29 и элемент НЕ 27 формируют на выходе элемента И 29 прогнозируемый сигнал прерывани . Сигнал на выходе элементов К 25 и 29 сравниваетс  элементом 34 сложени  по модулю два, информаци  с выхода которого потупает на информационный вход триггера 33.Under the control of counter 26, element 29 and element 27 do NOT form the predicted interrupt signal at output of element 29. The signal at the output of the elements K 25 and 29 is compared by the addition element 34 modulo two, the information from the output of which sinks to the information input of the trigger 33.

Стробирование триггеров 24 и 33 вдетс  одним и тем же сигналом, кото- рый с выхода элемента И 23 подаетс  на тактовый вход триггера. 33.The gating of the flip-flops 24 and 33 is supplied by the same signal that is output from the And 23 element to the trigger input of the trigger. 33.

В случае правильной работы устройства триггер 33 находитс  в нулевом состо Н ии и сигнал Неисправ- ность не формируетс , при отказе одного из. элементов устройства триггер 33 устанавливаетс  в единичноеIn the case of proper operation of the device, the trigger 33 is in the zero state and the signal Fault is not generated if one of them fails. elements of the device trigger 33 is set to one

5 five

10 ten

15 2015 20

25 25

Q Q

00

5 five

5five

состо ние .формируетс  сигнал неисправности , который подаетс  на выход 36.state. a malfunction signal is generated, which is fed to output 36.

При переходе из основного режима в режим самоконтрол  и обратно работа триггеров 24 и.33 блокируетс  подачей на входы 39 и 40 устройства сигналов Сброс.When switching from the main mode to the self-control mode and back, the operation of the triggers 24 and 33 is blocked by applying the Reset signals to the inputs 39 and 40 of the device.

Claims (1)

Формула изобретени Invention Formula Устройство дл  формировани  сигнала прерывани , содержащее первый элемент НЕ, четыре элемента И, первый счетчик, два дешифратора, группу элементов И, элемент ИЛИ, генератор импульсов, два триггера, два блока пам ти, два регистра сдвига, элемент И-НЕ, первый мультиплексор, мажоритарный элемент и первый элемент сложени  по модулю два, причем первый вход первого элемента И соединен с тактовым входом устройства,второй вход первого элемента И соединен с выходом первого элемента НЕ, выход .первого элемента И соединен со счетным входом первого счетчика, первый разр дный выход первого счетчика соединен с входом первого дешифратора, адресным выходом устройства, первьми входами адреса первого и второго блоков пам ти и тактовым-, входом первого регистра сдвига, каждый выход пер - вого д.ешифратора соединен с первым входом одноименного элемента И группы , вторые входы элементов И группы соединены с одноименными запросными входами устройства, выходы элементов И группы соединены с входами элемента ИЛИ, второй разр дный выход первого счетчика соединен с первыми входами второго и третьего элементов И, вторым входом адреса первого блока пам ти и первым управл ющим входом первого мультиплексора, третий разр дный выход первого счетчика соединен с входом запуска генератора импульсов, первый выход генератора импульсов соединен с вторым входом второго элемента И, второй выход генератора импульсов соединен с тактовым входом первого блока пам ти, третий выход генератора импульсов соединен с тактовым входом второго регистра сдвига, четвертый выход генератора импульсов соединен с вторым входом третьего элемента И,A device for generating an interrupt signal containing the first element NOT, four elements AND, the first counter, two decoders, the group of elements AND, the element OR, a pulse generator, two triggers, two memory blocks, two shift registers, the element NAND, the first multiplexer , the majority element and the first addition element modulo two, the first input of the first element AND connected to the clock input of the device, the second input of the first element AND connected to the output of the first element NOT, the output of the first element AND connected to the counting input of the first first counter, the first bit output of the first counter is connected to the input of the first decoder, the address output of the device, the first address inputs of the first and second memory blocks and the clock input, the input of the first shift register, each output of the first decryptor is connected to the first input of the same name the element AND group, the second inputs of the elements AND group are connected to the device request inputs of the same name, the outputs of the elements AND group are connected to the inputs of the OR element, the second bit output of the first counter is connected to the first inputs of the second and The third And elements, the second address input of the first memory block and the first control input of the first multiplexer, the third bit output of the first counter is connected to the trigger input of the pulse generator, the first output of the pulse generator is connected to the second input of the second And element, the second pulse generator output is connected to the clock input of the first memory block, the third output of the pulse generator is connected to the clock input of the second shift register, the fourth output of the pulse generator is connected to the second input of the third element And, выход второго элемента И соединен с тактовым входом первого тригг.ера, выход первого триггера соединен с информационным входом первого блока пам ти, вторым входом адреса второго блока пам ти и первым входом первого элемента сложени  по модулю два, выход первого блока пам ти соединен с информационным входом второго ре- гистра сдвига, выходы первого регистра сдвига соединены с входами .элемента И-НЕ и группой входов первого мультиплексора, выход элемента И-НЕ соединен с входом управлени  сдвигом первого регистра сдвига и вторым управл ющим входом первого мультиплексора ,выход первого мультиплексора соединен с входом управлени  записью первого блока пам ти и входом управ- лени  сдвигом второго регистра сдвига , выходы второго регистра сдвига соединены с входом второго дешифратора и входом мажоритарного элемента , выход мажоритарного элемента сое динен с вторым входом элемента сложени  по модулю два, выход второго блока пам ти соединен с первым вхо- до четвертого элемента И, выход второго дешифратора соединен с вторьм входом четвертого элемента И, выход первого элемента сложени  по модулю два соединен с третьим входом четвертого элемента И, выход четвертого элемента И соединен с информационным входом второго триггера, выход третьего элемента И соединен с тактовым входом второго триггера, выход второго триггера соединен с входом первого элемента НЕ и  вл етс  выходом прерывани  устройства, о т - личающе.ес  тем, что, с целью повышени  быстродействи  устройства , в него введены второй счетчик , второй элемент НЕ, второй мультиплексор , п тый, шестой и седь.мой элементы И, второй элемент сложени  по модулю два, третий элемент НЕ и .третий триггер, причем первый разthe output of the second element I is connected to the clock input of the first trigger, the output of the first trigger is connected to the information input of the first memory block, the second address input of the second memory block and the first input of the first addition element modulo two, the output of the first memory block is connected to the information the input of the second shift register, the outputs of the first shift register are connected to the inputs of the NAND element and the input group of the first multiplexer, the output of the NAND element is connected to the shift control input of the first shift register and the second control named by the input of the first multiplexer, the output of the first multiplexer is connected to the recording control input of the first memory block and the shift shift control input of the second shift register; the outputs of the second shift register are connected to the second decoder input and the majority element input; the output of the majority element is connected to the second element input modulo two, the output of the second memory block is connected to the first input of the fourth And element, the output of the second decoder is connected to the second input of the fourth And element, the output of the first element modulo two is connected to the third input of the fourth element I, the output of the fourth element I is connected to the information input of the second trigger, the output of the third element I is connected to the clock input of the second trigger, the output of the second trigger is connected to the input of the first element NO , t is different. In order to increase the speed of the device, the second counter, the second element NOT, the second multiplexer, the fifth, sixth and seventh my element I, the second addition element modulo two, the third element and NOT A third flip-flop, wherein the first time 5 0 5 о 0 5 0 5 about 0 5five р дный выход первого счетчика соединен со счетным входом второго счетчика , разрешающий вход второго блока пам ти, управл ющий вход второго мультиплексора, первый вход п того элемента И и вход второго элемента НЕ соединены с входом задани  режима устройства, первый разр дный выход второго счетчика соединен с первым информационным входом второго мультиплексора , выход элемента HJlIi соединен с вторым информационным входом второго мультиплексора, выход второго мультиплексора соединен с инфор- мационньш входом первого триггера, второй разр дный выход второго счетчика соединен с входом третьего эле- мента НЕ, третий разр дный выход второго счетчика соединен с первым входом; шестого элемента И, вьгход третьего элемента НЕ соединен с вторым входом шестого элемента И, выход шестого элемента И соединен с первым входом второго элемента сложени  по модулю два, вькод четвертого элемента И соединен с вторым входом второго элемента сложени  по модулзо -два/ выход второго элемента сложени  по модулю два соединен с информационным- входом третьего триггера, второй вход п того элемента И соединен с ответным входом устройства, первый вход седьмого элемента И соединен с входом блокировки устройства, третий вход п того элемента И и второй вход седьмого элемента И соединены с входом начального сброса устройства, выход второго элемента НЕ соединен с третьим входом седьмого элемента И, вьо:од п того элемента И соединен с входом сброса второго триггера, выход седьмого элемента И соединен с входом сброса третьего триггера, выход третьего элемента И соединен с тактовым входом третьего триггера , выход третьего триггера  вл етс  сигнальным выходом устройства.The serial output of the first counter is connected to the counting input of the second counter, allowing the input of the second memory block, the control input of the second multiplexer, the first input of the fifth element And the input of the second element are NOT connected to the input of the device mode, the first bit output of the second counter is connected the first information input of the second multiplexer, the output of the HJlIi element is connected to the second information input of the second multiplexer, the output of the second multiplexer is connected to the information input of the first trigger, the second p sp projectile loader output of the second counter is connected to an input element of the third NOR third the discharge output of the second counter is connected to the first input; the sixth element And, the input of the third element is NOT connected to the second input of the sixth element And, the output of the sixth element And connected to the first input of the second addition element modulo two, the code of the fourth And element connected to the second input of the second addition element modulo-two / output of the second element modulo-two is connected to the informational input of the third trigger, the second input of the fifth element I is connected to the response input of the device, the first input of the seventh element I is connected to the input of the device lock, the third input of the fifth And the second input of the seventh element And connected to the input of the initial reset of the device, the output of the second element is NOT connected to the third input of the seventh element And, vio: one of the fifth element And connected to the reset input of the second trigger, the output of the seventh element And connected to the reset input of the third the trigger, the output of the third element And is connected to the clock input of the third trigger, the output of the third trigger is the signal output of the device. // Редактор Л.Пчелинска Editor L. Pchelinska СоставительМ.Кудр шов Техред О.ГорТВаиCompiled by M. Kudr seam Tehred O. GorTVai Заказ 3490/44Тираж 671 ,ПодписноеOrder 3490 / 44Tirage 671, Subscription ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб,, д.4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab ,, d.4 / 5 Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4Production and printing company, Uzhgorod, Projecto st., 4 Корректор А.Т скоProofreader A.T. sko