SU1228232A1 - Multichannel pulse sequence generator - Google Patents

Abstract

Изобретение мо5кет быть использовано дл  контрол  систем цифровой св зи, цифровых интегральных схем, блоков пам ти, систем диагностики. Цель изобретени  - расширение функциональных возможностей. Устройство содержит блок 1 опорной частоты, формирователь 2 тактовых импульсов, блок 3 формировани  длины последовательностей , запоминающий блок 4, блок 5 управлени , блок 6 сдвига импульсов , блок 7 задержки импульсов, каналы 8 формировани . Каждый канал 8 содержит триггер 9,- усилитель-формирователь 10 и блок 12 коммутации. Расширение функциональных возможностей достигаетс  за счет введени  блока 6 сдвига импульсов, блока 7 задержки импульсов, а в каждый канал 8 формировани  введен блок 12 коммутации , что позволит дополнительно измен ть положение импульсов в такте последовательности. В описании также приведены примеры конкретного выполнени  блока 1 опорной частоты, формировател  2 тактовых импульсов, блока 6 сдвига импульсов, блока 7 задержки импульсов, блока 3 формировани  длины последовательностей импульсов , запоминающего блока 4, блока 5 управлени , блока 12 коммутации. 7 ил. (Л iV N3 ю 30 го : юThe invention may be used to control digital communication systems, digital integrated circuits, memory blocks, diagnostic systems. The purpose of the invention is to expand the functionality. The device includes a reference frequency unit 1, a clock pulse shaper 2, a sequence length generation unit 3, a storage unit 4, a control unit 5, a pulse shift unit 6, a pulse delay unit 7, a generation channels 8. Each channel 8 contains a trigger 9, the amplifier-shaper 10 and the switching unit 12. Expansion of functionality is achieved by introducing a pulse shift unit 6, a pulse delay unit 7, and a switching unit 12 is inserted into each formation channel 8, which will allow an additional change in the position of the pulses in the tact of the sequence. The description also provides examples of the specific implementation of the reference frequency block 1, the 2 clock pulse shaper, the pulse shift block 6, the pulse delay block 7, the pulse sequence length shaping block 3, the memory block 4, the control block 5, the switching block 12. 7 il. (L iV N3 th 30 th: th

Description

Изобретение относитс  к импульсной технике и может быть использован дл  контрол  систем цифровой св зи, цифровых интегральных схем, блоков пам ти, систем диагностики.The invention relates to a pulse technique and can be used to control digital communication systems, digital integrated circuits, memory blocks, diagnostic systems.

Цель изобретени  - расширение функциональных возможностей за счет изменени  положени  импульсов в такт последовательности.The purpose of the invention is to expand the functionality by changing the position of the pulses in time with the sequence.

На фиг. 1 представлена функциональна  схема многоканального генератора последовательностей импульсов на фиг. 2 - то же, блока опорной частоты; на фиг. 3 - то же, формировател  тактовых импульсов, блока сдвига импульсов,, блока задержки импульсов ; на фиг, 4 - то же, блока формировани  длины последовательностей импульсов; на фиг. 5 - то же, запоминающего блока; на фиг. 6 - то же, блока управлени ; на фиг. 7 - то же, блока коммутации.FIG. 1 is a functional diagram of the multichannel pulse sequence generator in FIG. 2 - the same, the reference frequency block; in fig. 3 - the same, clock generator, pulse shift unit, pulse delay unit; Fig. 4 is the same as a unit for forming a length of a sequence of pulses; in fig. 5 - the same, the storage unit; in fig. 6 - the same, control unit; in fig. 7 - the same switching unit.

Многоканальный генератор последовательностей импульсов содержит последовательно соединенные блок I опорной частоты, формирователь 2 тактовых импульсов, блок 3 формировани  длины последовательностей, запоминающий блок 4, а также блок 5 управлени , блок 6 сдвига импульсов, блок 7 задержки импульсов и N каналов 8 формировани . В каждом канале генератора имеютс  триггер 9, выход которого св зан через усилитель-формирователь 10 с основным выходом 11 генератора, и блок 12 коммутации, выходы которого соединены с R и С-входами триггера 9, D-входы триггеров 9 соединены с разр дными выходами I3 запоминающего блока 4, Вторые входы блока 12 коммутации соединены с выходом 14 блока 7 задержки Третий вход блока 12 коммутации соединен с дополнительным выходом 15 блока 3. Первые входы блоков 12 коммутации , усилителей-формирователей 10, блока 1 опорной частоты, формировател  2 тактовых импульсов, блока 3 формировани , запоминающего блока 4, блока 6 сдвига импульсов подключены к второму выходу I6 блока 5 управлени  . Третий выход 17 блока 5 управлени  соединен с входом запоминающего блока 4. Четвертый выход I блока 5 управлени  соединен с вторым входом блока 1 опорных частот, с вторым входом формировател  2 такто- .вых импульсов, с вторым входом блока 3 , с третьим входом блока 6 сдвига импульсов и с первым входом блока 7 задержки импульсов. Первый вход блока 5 управлени  соединен с внешним входом 19 запуска, п тый вход блока 5 управлени  с третьим выходом 20 блока 3, второй вход блока 5 управлени  - с шиной 21 управлени  генератором, второй вход-выход блока 5 управлени  - с входом-выходом 22 запоминающего блока 4. Вторые вход 23 и выход 24 блока 1  вл ютс  внешним входом импульсов внешней частоты и выходом импульсов опорных частотThe multichannel pulse sequence generator contains serially connected I frequency reference shaper, 2 clock pulses, sequence length shaping unit 3, storage unit 4, as well as control block 5, pulse shifting unit 6, pulse delay unit 7 and N shaping channels 8. In each channel of the generator there are a trigger 9, the output of which is connected through the amplifier-shaper 10 with the main output 11 of the generator, and the switching unit 12, the outputs of which are connected to the R and C inputs of the trigger 9, the D inputs of the trigger 9 are connected to the discharge outputs I3 of the storage unit 4, the second inputs of the switching unit 12 are connected to the output 14 of the delay unit 7 Third input of the switching unit 12 is connected to the additional output 15 of the unit 3. The first inputs of the switching unit 12, driver amplifiers 10, reference frequency unit 1, the driver 2 clock impulses sov, forming unit 3, storage unit 4, unit 6, shift pulses are connected to the second output of the control unit 5 I6. The third output 17 of the control unit 5 is connected to the input of the storage unit 4. The fourth output I of the control unit 5 is connected to the second input of the reference frequency block 1, to the second input of the driver 2 clock pulses, to the second input of the block 6 pulse shift and with the first input of the block 7 pulse delay. The first input of control unit 5 is connected to external start input 19, the fifth input of control unit 5 with the third output 20 of unit 3, the second input of control unit 5 to the generator control bus 21, the second input / output of control unit 5 to input output 22 storage unit 4. The second input 23 and output 24 of unit 1 are the external input of external frequency pulses and the output of reference frequency pulses

соответственно. Дополнительный выход 25 формировател  2 соединен с вторым входом блока 7 задержки, дополнительный выход 26 формировател  2-е первым входом блока 6 сдвигаrespectively. An additional output 25 of the imaging unit 2 is connected to the second input of the delay unit 7, an additional output 26 of the imaging unit 2nd by the first input of the shift unit 6

импульсов, выходы 27 блока 6 сдвига подключены к третьему входу блока 7 задержки. Третий выход 28 блока 3  вл етс  внешним выходом синхроим- пульсов.pulses, the outputs 27 of the block 6 shift is connected to the third input of the block 7 delay. The third output 28 of block 3 is the external output of the sync pulses.

Генератор работает в двух основных режимах: настройки (подготовки к генерации) и генерации.The generator operates in two main modes: settings (preparation for generation) and generation.

В режиме настройки блок 5 управлени  заполн ет запоминающий блок 4 данными о последовательност х импульсов , а также запоминает признаки настройки дл  остальных блоков.In the setup mode, the control unit 5 fills in the storage unit 4 with data on the pulse sequences, and also stores the tuning indications for the remaining blocks.

В режиме генерации блок 1 опорной частоты вырабатывает импульсы опорнойIn the generation mode, the reference frequency unit 1 generates reference pulses

частоты на основе импульсов либоpulse based frequencies either

внутреннего, либо внешнего задающего генератора. В формирователе 2 из импульсов опорной частоты формируютс  тактовые импульсы с заранее заданньт периодом, кратным периоду опорной частоты. В блоке 6 сдвига импульсов создаютс  импульсы с периодом тактовых импульсов, но сдвинутые по отно шению к тактовым на заданное числоinternal or external master oscillator. In the driver 2, clock pulses with a predetermined period multiple of the reference frequency period are formed from the reference frequency pulses. In block 6 of the pulse shift, pulses are created with a period of clock pulses, but shifted in relation to the clock pulses by a predetermined number

периодов опорной частоты.reference frequency periods.

Тактовые импульсы подсчитываютс  в блоке 3, Соответствующие счетчики задают адрес дп  запоминающего блока 4 . По этому адресу выбираетс  многоразр дное двоичное слово. Каждому каналу генератора соответствует отдельные разр д слова. Значение 1 в разр де этого слова указывает на то, что в данном такте на выходе генератора должен по витьс  импульс. Однако, форма этого импульса зависит от настройки блока I2 коммутации. На вход этого блока поступают черезThe clock pulses are counted in block 3. The corresponding counters set the dp address of the storage unit 4. At this address a multi-bit binary word is selected. Each channel of the generator corresponds to a separate bit of the word. A value of 1 in the discharge of this word indicates that a pulse must appear at a given clock pulse at the generator output. However, the shape of this pulse depends on the setting of the switching unit I2. To the input of this block come through

блок 7 задержки импульсов сдвинутые тактовые импульсы из блока 6, В блоке 7 эти импульсы задерживаютс  дл  компенсации задержек в запоминающем блоке 4 и дополнительно синхронизи- руютс . Импульсы на выходах a-d блока 7 задержки прив заны к фронту импульсов на выходах a -d , а на выходах e-h - к срезу тех же входных импульсов. Так как блок 12 коммутации соединен с С-входом триггера 9 типа D, то по одному из импульсов а-А в триггере формируетс  значение разр да слова, поступающего на D-вход из запоминающего блока 4. В режиме с возвращением к нулю (режим ВН) сброс триггера выполн етс  импульсов на R-входе, прив занным к одному из импульсов e-h. В режиме без возвращени  к нулю (режим БВН) сброс триггера блокируетс  в блоке 12 коммутации.pulsed delay unit 7, the shifted clock pulses from block 6. In block 7, these pulses are delayed to compensate for delays in the storage unit 4 and are additionally synchronized. The pulses at the outputs a-d of the delay unit 7 are connected to the front of the pulses at the outputs a-d, and at the outputs e-h to the cut-off of the same input pulses. Since the switching unit 12 is connected to the C input of the flip-flop 9 of type D, then one of the pulses a-A in the trigger generates the value of the word discharged to the D-input from the storage unit 4. In the return mode to zero (HV mode a) trigger flush is performed by pulses at the R input tied to one of the pulses eh. In the non-zero mode (BVN mode), resetting the trigger is blocked in the switching unit 12.

Выходные импульсы генератора окончательно формируютс  усилител ми-формировател ми 10, которые настраиваютс  на уровни транзисторно-транзистор- ной или эмиттерно-св занной логики.The output pulses of the generator are finally formed by the amplifier makers 10, which are tuned to the levels of transistor-transistor or emitter-coupled logic.

Блоки генератора реализованы следующим образом.The generator blocks are implemented as follows.

Блок 1 опорной частоты (фиг. 2) включает в себ  задающий генератор 29 и усилитель-формирователь 30, вход которого соединен с внещним входом 23 импульсов внешней частоты. Выходы узлов 29 и 30 соединены с коммутатором 31. Таким образом, на выходе коммутатора 31 в зависимости от на-.- стройки по выходу 16 по вл ютс  импульсы либо от внутреннего задающего генератора 29, либо от внешнего генератора . Эти импульсы направл ютс  далее в устройство управл емой задержки 32 и ответвл ютс  через усилитель-формирователь 33 на выход 24 импульсов опорных частот. После прохождени  устройства задержки 32 импульсы усиливаютс  и формируютс  в усипителе-формирователе 34. К выходу этого узла подключены умножители частоты 35 на два и на три. После усилени  в усилител х-формировател х 33 импульсы двойной и тройной частоты по вл ютс  на выходе 24 импульсов опорных частот генератора. В формировател х 33 измен ютс  уровни выходных напр жений под действием сигналов настройки по выходу 16. The reference frequency unit 1 (Fig. 2) includes a master oscillator 29 and an amplifier driver 30, the input of which is connected to the external input 23 of the external frequency pulses. The outputs of the nodes 29 and 30 are connected to the switch 31. Thus, at the output of the switch 31, depending on the configuration of output 16, pulses appear either from the internal master oscillator 29 or from an external generator. These pulses are sent further to controllable delay device 32 and are coupled via amplifier-shaper 33 to the output 24 of the reference frequency pulses. After passing through the delay device 32, the pulses are amplified and formed in the amplifier shaper 34. Frequency multipliers 35 by two and three are connected to the output of this node. After amplification in amplifier x-driver 33, double and triple-frequency pulses appear at the output of 24 oscillator reference-frequency pulses. In the imaging unit 33, the output voltage levels are changed by the action of the output setting signals 16.

Перестройкой коммутатора 36 можно направить дальше импульсы одинарной частоты от усилител -формировател  3The restructuring of the switch 36 can be sent on single-frequency pulses from the amplifier-former 3

0 0

5 five

Q 0 5Q 0 5

00

5five

или двойной частоты от умножител  35. Далее в цепочке узлов помещен формирователь 37 импульсов полной длительности . Импульс полной длительности по вл етс  на выходе формировател  37 только после сн ти  сигнала начальной установки, поступающего по четвертому выходу 18.or double frequency from the multiplier 35. Next in the chain of nodes placed shaper 37 pulses of full duration. A full duration pulse appears at the output of shaper 37 only after the signal of the initial setup, coming in at fourth exit 18, is removed.

Фрагмент блока I опорной частоты, состо щий из счетчика 38, двух схем 39 и 40 сравнени , двух триггеров 41, 42, двух логических элементов ИЛИ 43, 44,трех логических элементов И 45, 46, 47  вл етс  узлом отработки начальной задержки импульсов и делени  частоты на задаваемый коэффициент . Режим отработки начальной задержки импульсов задаетс  состо нием О триггера 41. Подключенные к его выходу логические элементы И 46, 47 блокируютс , а третьему элементу И 45 даетс  разрешение на срабатывание. Отработка начальной задержки может быть запрещена подачей 1 по второму выходу 16. Импульсы на выходе формировател  37 переключают счетчик 38 по отрицательному фронту. На выходе схемы 39 сравнени , подключенной к выходу счетчика 38, в момент раве нства кода, заданного по выходу 16, и кода счетчика формируетс  импульс, поступающий на вход логического элемента И 45. По по влению положительного фронта импульса от формировател  37 импульс с выхода элемента И 45 проходит через логический элемент ИЛИ 43 и устанавливает счетчик 38 в состо ние О. Этот же импульс устанавливает D-триггер 42 в состо ние 1, а через элемент ИЛИ 44 триггер 4 также в состо ние 1.A fragment of the I frequency reference block, consisting of a counter 38, two comparison circuits 39 and 40, two triggers 41, 42, two logical elements OR 43, 44, three logical elements AND 45, 46, 47 is a node for testing the initial delay of pulses and dividing the frequency by a given factor. The mode of testing the initial delay of the pulses is set by the state O of the trigger 41. The logic elements AND 46, 47 connected to its output are blocked, and the third element I 45 is given permission to operate. Testing the initial delay can be disabled by applying 1 on the second output 16. The pulses at the output of the imaging unit 37 switch the counter 38 along the negative front. At the output of the comparison circuit 39 connected to the output of the counter 38, at the moment of equality of the code specified at the output 16, and the counter code, a pulse is generated that arrives at the input of the logic element 45. On the positive edge of the pulse from the imager 37, the pulse from the output of the element And 45 passes through the logical element OR 43 and sets the counter 38 to the state O. The same pulse sets the D-flip-flop 42 to the state 1, and through the element OR 44 the flip-flop 4 also to the state 1.

Если при настройке задан не единичный коэффициент делени  частоты, то на D-входе триггера 42 установлен по выходу .Ближайший отрицательный фронт импульсов на выходе формировател  37 вызывает установку D- триггера 42 в состо ние О. Однако до этого на выходе логического элемента И 47 по витс  первьй импульс ff опорной частоты.If the setting does not specify a unit frequency division factor, then the output D of the flip-flop 42 is set to the output. The nearest negative edge of the pulses at the output of the shaper 37 causes the D-flip-flop 42 to be set to O. However, before Wits first pulse ff reference frequency.

В дальнейшем D-триггер 42 устанавливаетс  в состо ние 1 под действием 1, по вл ющейс  на выходе элемента И 46 только в том случае, если втора  схема 40 сравнени  создает сигнал равенства состо ни  счетчика 38 и кода настройки по выходу 16.Further, the D-flip-flop 42 is set to state 1 under the action of 1, which appears at the output of the element AND 46 only if the second comparison circuit 40 generates an equal signal of the state of the counter 38 and the output tuning code 16.

Если на D-входе триггера 42 уста- новлена по выходу 6 1, то триггер 42 не переключаетс  (всегда находитс  в состо нии I). После отработки на- чальной задержки импульсы опорной частоты будут по вл тьс  на выходе элемента 47 в ответ на каждый импз/ льс на выходе формировател  37,If the D-input of the trigger 42 is set to output 6 1, then the trigger 42 does not switch (it is always in state I). After testing the initial delay, the reference frequency pulses will appear at the output of element 47 in response to each imp / ls at the output of shaper 37,

Три тесно св занных блока, форми- рователь тактовых импульсов 2, блок 6 импульсов и блок 7 задержки импульсов имеют (фиг. 3) в основе счетчик 48з на счетный вход которого поступают импульсы fpp опорной частоты. К выхо-ду счетчика 48 подключены схемы 49, 50 сравнени . Число схем 50 сравнени  равно числу задаваемых задержек в пределах формировани  тактовых; импульсов . Выход схемы 49 сравнени  соеди- нен через элемент ИЛИ 5i с входом сброса счетчика 48. Схемы 49, 50 сравнени  настраиваютс  по выходу 16 от блока 5 управлени . К выходу элемента ИЛИ 51 подключена схема 52 уп- равлени , от которой требуетс  пропустить первый из импульсов fg,, опорной частоты, а в дальнейшем пропускать импульсы установки счетчика 48 в состо ние 0 % т.е. импульсы на выходе элемента ШШ 51 , Выход схеМы 52 управлени   вл етс  выходом Такт формировател  2 и соединен с D-входом триггера 53, вход щего в блок 6 сдвига. Выход схемы 50 орав- нени  соединен-С D-входом триггера 54 Прием в триггеры 53 и 54 выполнйетс  по переднему фронту импульса на выходе элемента 55 задержки, который задерживает импульсы fpj, опорной час- тоты на врем , не меньшее чем сумма задержек, в счетчике 48, схеме 49 сравнени  и схеме 52 управлени , но не более чем эта сумма плюс длительность импульса Гд|, опо рной частоты .Three closely related blocks, a clock pulse generator 2, a pulse block 6, and a pulse delay block 7 (FIG. 3) are based on a counter 48z on the counting input of which the reference frequency pulses fpp arrive. The output circuits of the counter 48 are connected to the circuits 49, 50 of the comparison. The number of comparison circuits 50 is equal to the number of set delays within the formation of the clock; pulses. The output of the comparison circuit 49 is connected via the OR element 5i to the reset input of the counter 48. The comparison circuits 49, 50 are configured on the output 16 from the control unit 5. A control circuit 52 is connected to the output of the OR 51 element, from which it is necessary to skip the first of the pulses fg ,, of the reference frequency, and then to pass the pulses of the installation of the counter 48 to the 0% state, i.e. the pulses at the output of the SHS 51 element, the output of the control circuit 52 is the output of the torque generator 2 and is connected to the D input of the flip-flop 53, which is included in the shift block 6. The output of the circuit 50 of the equation is connected with the D input of the trigger 54 Reception into the triggers 53 and 54 is performed on the leading edge of the pulse at the output of the delay element 55, which delays the pulses fpj, the reference frequency, for a time not less than the sum of the delays the counter 48, the comparison circuit 49 and the control circuit 52, but no more than this sum plus the pulse duration Gd |, of the reference frequency.

На выходах триггеров 53 и 54 создаютс  импульсы а , b ,,..,d с длительностью , равной периоду опорной частоты. Импульс а прив зан к нача- лу такта, а импульсы Ъ .,, d сдвинуты на врем , кратное периоду опорной частоты,The outputs of the triggers 53 and 54 create pulses a, b ,, .., d with a duration equal to the period of the reference frequency. The impulse a is tied to the beginning of the cycle, and the impulses b. ,, d are shifted by a time multiple of the reference frequency period

В блоке 7 импульсы а , b ,, „ . pCl задерживаютс  дополнительно дл  ком- пенсации задержки в запоминающем блоке 4. Задержка выполн етс  ;шемен тами 56 и 57 задержки, присоединенными к выходам триггеров 53 и 54. К выходу элементов 56 и 57 задержки подключены D-входы триггеров 58 и 59 создающих импульсы a,b,...,h. Прием в триггеры 58 и 59 синхронизируетс  импульсом с выхода элемента 60 задержки , получающего импульс от элемента 55 задержки.In block 7, the impulses a, b ,, „. The pCl is delayed additionally to compensate for the delay in the storage unit 4. The delay is accomplished; delays 56 and 57 are connected to the outputs of the flip-flops 53 and 54. To the output of the delay elements 56 and 57 are connected the D-inputs of the flip-flops 58 and 59 which create pulses , b, ..., h. The reception in the triggers 58 and 59 is synchronized by a pulse from the output of the delay element 60, which receives a pulse from the delay element 55.

X выходам триггеров 58 и 59 подключены е.ще усилители-формирователи 61 и 62, создающие импульсы e,f,... .,,jh в момент отрицательного фронта импульсов а,,Ъ,, . . ,d. Установка в состо ние О всех триггеров и счетчика блоков 2., 6 5 7 выполн етс  по выходу 18.X outputs of the flip-flops 58 and 59 are connected. There are also amplifiers-shapers 61 and 62, which create impulses e, f, .... ,, jh at the moment of the negative front of impulses a ,, Ъ,.. . d. The installation in the state O of all the flip-flops and the block counter 2., 6 5 7 is performed on output 18.

Последовательность импульсов в кажд,ом канале генератора содержит повтор ющиес  участки из заданного числа тактов„ В двоично-кодированной форме эти участки можно назвать словами . За формирование длины слов и лпины последовательностей слов отвечает блок 3 формировани  длины после довательностей. Блок 3 формировани  длины последовательностей (фиг. 4) содержит последовательно соединенньге схему 63 дл  пропуска первого тактового импульса в слове и 1-разр дный счетчик 64 тактов. Первый тактовый импульс пропускаетс  дл  того,чтобы в течение nepijoro такта состо ние счетчика 64 было О, а это значение используетс  как адрес первой  чейки пам ти в запоминающем блоке 4. Выход счетчика 64 соединен со схемой 65 сраЕ;нени , стробируемой тактовым импульсом . Схема сравнени  65 настраиваетс  по выходам 16 на число тактов в слове без одного. Выход схемы 65 сравнени  св зан через элемент ИДИ 66 с входом установки в О счетчика 64. Выход элемента ИЛИ 66 также соединен с выходом установки в О счетчика 67, счетный вход которого соединен с выходом т-го разр да счетчика 64. На выходе сче.тчика 67 создаетс  сдвинутый код старших п разр дов адреса дл  запомина ощего блока 4. Несдвинутый (базовый) код адреса снимаетс  с выхода счетчика 64:п CTapinHx разр дов и m младших разр дов, всего -(m+n) разр дов. Указанные разр ды передаютс  в запоминающий блок 4 через вентили 68, управл емые от схемы 69 блокировки. Слема 69 блокировки необходима дл The sequence of pulses in each generator channel contains repeating sections of a given number of cycles. In the binary-coded form, these sections can be called words. For the formation of the length of words and the pattern of words sequences is the unit 3 of the formation of lengths of sequences. The sequence length shaping unit 3 (Fig. 4) contains a series-connected circuit 63 for skipping the first clock pulse in the word and a 1-bit counter 64 clock cycles. The first clock pulse is transmitted so that during the nepijoro clock cycle the state of the counter 64 is O, and this value is used as the address of the first memory cell in the storage unit 4. The output of the counter 64 is connected to the circuit 65 of the pulse gated clock. Comparison circuit 65 is configured on outputs 16 to the number of ticks in a word without one. The output of the comparison circuit 65 is connected via the IDI element 66 to the installation input to O of the counter 64. The output of the OR element 66 is also connected to the output of the installation to O of the counter 67, the counting input of which is connected to the output of the tth digit of the counter 64. At the output of the counter. Trick 67 creates a shifted code for the higher n bits of the address for storing block 4. The unshifted (base) code of the address is removed from the output of counter 64: n CTapinHx bits and m low bits, total - (m + n) bits. These bits are transmitted to the storage unit 4 via valves 68 controlled from the blocking circuit 69. Lock 69 is necessary for

того, что длина последовательностей, заданна  числом тактов, может превышать емкость запоминающего блока 4. Сигнал разрешени  на выходе 15 схемы 69 блокировки по вл етс  только при сн том сигнале установки по выходу 18 и удерживаетс  пока код на выходе счетчика 64 измен етс  от О до кода адреса последней  чейки пам ти запоминающего блока. Сигнал разрешени  на втором выходе 70 схемы 69 блокировки , поступающий на вентили 68, удерживаетс  дольше чем на выходе 15 на длительность одного такта. Это необходимо дл  того, чтобы запоминающий блок 4 выдал данные по последнему адресу. Схема 69 блокировки присоединена к выходу счетчика 64, к линии Такт и к выходу 18 начальной установки.that the sequence length specified by the number of cycles may exceed the capacity of the storage unit 4. The permission signal at the output 15 of the lock circuit 69 appears only when the output setting signal is removed at the output 18 and is held while the code at the output of the counter 64 changes from 0 to The code of the address of the last memory cell of the storage unit. The enable signal at the second output 70 of the blocking circuit 69 supplied to the valves 68 is held longer than the output 15 for the duration of one cycle. This is necessary in order for the storage unit 4 to provide data at the last address. The blocking circuit 69 is connected to the output of the counter 64, to the Tact line and to the output 18 of the initial installation.

К выходу стробируемой схемы сравнени  65 присоединена также схема 63 дл  пропуска первого тактового импульса в слове и схема 71 управлени , выход которой подключен к счетному входу счетчика 72 слов и к входу разрешени  схемы сравнени  73. Схема 71 управлени  соединена по входам также с линией Такт и с выходом 18 начальной установки. Функци  схемы 71 управлени  состоит в том, чтобы пропустить первьш тактовый импульс и далее пропускать тактовые импульсы, ближайшие к импульсам на выходе схемы 65 сравнени .A circuit 63 is also connected to the output of the gated comparison circuit 65 to pass the first clock pulse in the word and the control circuit 71, the output of which is connected to the counting input of the word counter 72 and to the resolution input of the comparison circuit 73. The control circuit 71 is also connected to the Tact line and the inputs with the release of the 18th initial installation. The function of the control circuit 71 is to skip the first clock pulse and then pass the clock pulses closest to the pulses at the output of the comparison circuit 65.

Схема 73 сравнени  подключена к выходу счетчика 72 и к выходу 16 настройки . Через элемент ИЛИ 74 выход схемы 73 сравнени  св зан с входом начальной установки счетчика 72. Выход схемы 73 сравнени  соединен и с S-входом триггера 75, на котором выполн етс  промежуточное запоминание импульса сравнени . Кроме того, им- пульс на выходе схемы 73 сравнени   вл етс  признаком конца последовательности и передаетс  по выходу 20 в блок 5 управлени .The comparison circuit 73 is connected to the output of the counter 72 and to the output 16 of the setting. Through the OR 74 element, the output of the comparison circuit 73 is connected to the input of the initial installation of the counter 72. The output of the comparison circuit 73 is also connected to the S input of the trigger 75, which performs intermediate storing of the comparison pulse. In addition, the pulse at the output of the comparison circuit 73 is a sign of the end of the sequence and is transmitted on the output 20 to the control block 5.

Остальные узлы блока 3 необходимы дл  создани  синхроимпульсов. Наибольшую частоту имеет импульс СИ1 на выходе усилител -формировател  76, получающего задержанный тактовый импульс от элемента.77 задержки.The remaining nodes of block 3 are needed to create sync pulses. The greatest frequency has a pulse SI1 at the output of the amplifier maker 76, receiving a delayed clock pulse from the delay element .77.

Усилитель-формирователь 78 создает импульс СИ2, прив занный к заданному такту. Вход формировател  78 присоединен к выходу триггера 79, D-вход которого соединен с выходом схемы 80A driver 78 generates a pulse CI2 coupled to a predetermined cycle. The input of the driver 78 is connected to the output of the trigger 79, the D input of which is connected to the output of the circuit 80

282328282328

сравнени . Эта схема создает импульс в момент равенства кода состо ни  счетчика 64 и кода настройки на выходе 16. Прием в триггер 79 синхрос низируетс  импульсом на выходе эле мента 77 задержки. Врем  задержки подбираетс  большим, чем сумма задержек в схеме 63, счетчике 64 и схеме 80 сравнени , но меньшим чем этаcompare. This circuit creates a pulse at the moment of equality of the code of the state of the counter 64 and the code of the tuning at the output 16. The reception at the trigger 79 is synchronized with the pulse at the output of the delay element 77. The delay time is chosen longer than the sum of the delays in circuit 63, counter 64 and comparison circuit 80, but smaller than this.

to сумма плюс длительность тактового импульса.to sum plus clock duration.

Выход элемента 77 задержки соединен также с синхровходом триггера 81, D-вход которого подключен к выJ5 ходу триггера 75. Выход триггера 81 соединен с входом установки в О триггера 75 и с входом усилител - формировател  82, на выходе которого образуютс  импульсы СИЗ.The output of the delay element 77 is also connected to the synchronous input of the trigger 81, the D input of which is connected to the output of the trigger 75. The output of the trigger 81 is connected to the installation input of the O trigger 75 and to the input of the shaping amplifier 82, at the output of which the impulses of the PPI are formed.

2Q Вследствие начальной установки в 1 триггера 75 (по выходу 18) импульс СИЗ по вл етс  по первому тактовому импульсу и в моменты окончани  всей последовательности. Длительнос25 ти импульсов СИ2 и СИЗ равны длительности такта.2Q Due to the initial setting of 1 flip-flop 75 (at output 18), the PPE pulse appears at the first clock pulse and at the moments of the end of the entire sequence. The duration of the pulses of the SI2 and PPE is equal to the duration of the cycle.

Усилители-формирователи 76, 78, 82 настраиваютс  на уровни транзисторно-транзисторной или эмиттерно- св за|1ной логики по выходу 16 на30Amplifiers-formers 76, 78, 82 are tuned to the levels of a transistor-transistor or emitter switch for | 1 logic at the output 16 at 30

стройки.construction sites.

Сигналом по выходу 18 устанавливаютс  в состо ние О триггеры 79 и 81, в состо ние 1 триггер 75, иThe output signal 18 sets the status O to the triggers 79 and 81, the state 1 the trigger 75, and

через схемы ИЛИ 66, 74 - счетчики 64, 67, 72 в состо ние О.through the circuits OR 66, 74, counters 64, 67, 72 to state O.

Запоминающий блок 4 содержит N субблоков 83, каждый из которых хранит кодовую последовательность дл The storage unit 4 contains N subblocks 83, each of which stores a code sequence for

одного канала. Дл  увеличени  скорости выдачи данных в субблоках 83 осуществл етс  преобразование параллельного кода в последовательный. В субблок 83 вход т две группы запоминающих устройств 84, 85 и коммутатор 86. Выход коммутатора 86  вл етс  разр дным выходом запоминающего блока 4.- Информационный вход коммутатора 86 соединен с разр дными выходами.запоминающих устройств 84 и 85. Коммутатор 86 получает разрешение по выходу 16. К выходам настройки коммутатора 86 присоединены m младших разр дов адреса, поступающих по лини мsingle channel. To increase the speed of data output in subunits 83, parallel code is converted to serial. The subunit 83 includes two groups of storage devices 84, 85 and switch 86. The output of switch 86 is the bit output of memory block 4.- The information input of switch 86 is connected to the bit outputs. Memory devices 84 and 85. Switch 86 receives permission for output 16. To the outputs of the switch configuration 86 are connected m lower-order address bits arriving via lines

Адрес из блока 3.Address from block 3.

Запоминающие- устройства 84 и 85 (микросхемы пам ти) управл ютс  по входу режима от дешифратора 87 с инверсными выходами. Дешифратор 87 получает разрешение по выходу 16 настройки , а информационный вход де- шифратора 87 св зан с m младшими разр дами адреса, поступающими по выходу 17 из блока 5 управлени .Memories 84 and 85 (memory chips) are controlled on the mode input from a decoder 87 with inverse outputs. The decoder 87 obtains permission on the output 16 of the setting, and the information input of the decoder 87 is associated with m lower address bits arriving on the output 17 from the control unit 5.

Если на дешифратор 87 не поступает сигнал разрешени  по выходу 16, то на его выходах разрешают запоми- наюлщм устройствам работать в режиме считывани , в противном случае (т.е. если сигнал разрешени  поступает на дешифратор 87) О на одном из выходов дешифратора 87 переводит по одному запоминающему устройству 84 и 85 из первой и второй групп в режим записи. Данные на их входы поступают из схемы 88 ввода-вывода данных.If the decoder 87 does not receive a permission signal on output 16, then its outputs allow memory devices to work in read mode, otherwise (i.e., if the resolution signal goes to decoder 87) O, one of the outputs of the decoder 87 transfers one storage device 84 and 85 from the first and second groups to the recording mode. Data to their inputs come from the circuit 88 input-output data.

Адресные входы запоминающих устройств 84 первой группы присоединены к коммутатору 89 сдвинутого адреса, а адресные входы запоминаюпщх устройств 85 второй группы - к коммутатору 90 базового адреса. Настройка коммутаторов вьтолн етс  по выходу 16 Коммутатор 89 сдвинутого адреса пропускает либо п старших разр дов сдвинутого адреса из,блока 3, либо п старших разр дов адреса, приход щих по выходу 17 из блока 5 управлени . Коммутатор 90 базового адреса пропускает либо п старших разр дов базового адреса из блока 3, либо те же п старих разр дов адреса из блока 5.The address inputs of the memory devices 84 of the first group are connected to the switch 89 of the shifted address, and the address inputs of the memory devices 85 of the second group are connected to the switch 90 of the base address. Switch configuration is complete on output 16 The switch 89 of the shifted address skips either the n higher-order bits of the shifted address from block 3 or the higher-order bits of the address coming in exit 17 from control block 5. The base address switch 90 skips either the high-order bits of the base address from block 3 or the same old ones from the address bits from block 5.

Схема 88 ввода-вывода данных управл етс  по выходу 16. Онс1 св зана выходом 22 с блоком 5 управлени . Схема 88 ввода-вывода подключена также к разр дным выходам 13 запоминающего блока 4. Работа запоминающего блока 4 зависит от настройвги по выходам 16. В режиме обмена данными с блоком 5 управлени  заполнени  данными и контрольное считывание идет через схему 88 ввода-вывода. В режиме генерации данные по вл ютс  на разр дных выходах 13 по мере изменени  кода базового и сдвинутого адреса. В то врем , когда коммутатор 86 подключает к своему выходу линии св зи от запоминающих устройств 84, идут переходные процессы и устанавливаютс  данные на выходе запоминаюа №1Х устройств 85. Затем коммутатор 86 подключаетс  к выходам устройств 85 ,. а в запоминающих устройствах 84 подготавливаетс  очередна  порци  данных .Data input / output circuit 88 is controlled by output 16. Onc1 is connected by output 22 to control unit 5. The I / O circuit 88 is also connected to the bit outputs 13 of the storage unit 4. The operation of the storage unit 4 depends on the setting of the outputs 16. In the mode of data exchange with the data management unit 5 and the test readout goes through the I / O circuit 88. In the generation mode, data appears on the bit outputs 13 as the code of the base and shifted address changes. At that time, when the switch 86 connects to its output the communication lines from the storage devices 84, transients occur and data is set at the output of memory No. 1X devices 85. Then the switch 86 is connected to the outputs of devices 85,. and in memory devices 84, the next piece of data is prepared.

10ten

2020

2282321022823210

Блок 5 управлени  (фиг. 6) имеет в основе формирователь 91 команд. Первый вход данных формировател  91 команд соединен с выходом устройства 92 св зи с каналом дистанционного управлени . Устройство 92 св зи соединено с входом-выходом 21 дистанционного управлени , получает признак гтп (готов к приему) формировател  91 команд и посылает в него признак пр (прием разрешен). Выполнение устройства 92 св зи полностью зависит от примен емого интерфейса.The control unit 5 (FIG. 6) is based on the command generator 91. The first data input of the command generator 91 is connected to the output of the communication device 92 with a remote control channel. The communication device 92 is connected to the remote control I / O 21, receives a gtr tag (ready to receive) the command builder 91, and sends it a token (reception enabled). The implementation of communication device 92 is entirely dependent on the interface used.

Формирователь 91 команд св зан с клавиатурой 93 с долговременным запоминающим устройством 94, с регистром настройки 95 и с запоминающим блоком 4. Клавиатура 93 получает из формировател  команд признак t/k (блокировка клавиатуры) и передает в формирователь 91 команд признак рп (разрешаетс  прием).The command generator 91 is associated with the keyboard 93 with a long-term memory device 94, with the setting register 95 and with the storage unit 4. The keyboard 93 receives from the command generator an indication of t / k (keyboard lock) and transmits the indication p to the command generator 91 .

Долговременное запоминающее устройство 94 соединено с адресным выходом 17 фррмировател  команд, к которому также подключены регистр 95 настройки и запоминающий блок 4. Долговременное запоминающее устройство 94 и регистр 95 настройки синхронизируютс  от формировател  команд 91 п;о линии СИ (синхроимпульс). Долговременное запоминающее устройство сохран ет копию кодовой последовательности на врем  выключени  питани  генератора.The long-term memory 94 is connected to the address output 17 of the command distributor, to which the setting register 95 and the storage unit 4 are also connected. The long-term memory 94 and the setting register 95 are synchronized from the command generator 91; about the SI line (sync pulse). Long-term memory stores a copy of the code sequence for the duration of the generator power off.

К выходу 16 регистра 95 настройки подключены устройство 96 индика- и,ии, схема 97 начальной установки, а TaicKe другие блоки генератора. Схема 97 начальной установки создает сигнал начальной установки по выходу 1.8. Этот сигнал снимаетс  на врем  генерации последовательности как следствие либо сигнала внешнего запуска с входа 19, либо сигнала внутреннего запуска по выходу 16. Восстанавливаетс  сигнал начальной установки после прихода по выходу 20 признака конца последовательности.To the output 16 of the register 95 settings are connected to the device 96 display-and, AI, circuit 97 initial installation, and TaicKe other generator blocks. The initial setup circuit 97 creates a default setup signal on output 1.8. This signal is removed for the time of generation of the sequence as a result of either an external trigger signal from input 19 or an internal trigger signal on output 16. The initial setup signal is restored after the end of the sequence on output 20.

.25.25

30thirty

3535

Схема 98 пуска обеспечив-ает выдачу признака П (пуск) формировател  91 команд по истечение определенной задержки с момента подачи питани . Формирователь 91 команд отрабатывает микропрограмму начального луска и приступает к управлению прибором.The start circuit 98 provides for the issuance of the sign P (start) of the command driver 91 after a certain delay has elapsed since the power has been supplied. The shaper 91 commands fulfills the firmware of the initial lusk and proceeds to control the device.

Дл  перевода формировател  команд из режима местного управлени  в ре11To transfer a command driver from local control to pe11

жим дистанционного управлени  на вход формировател  91 команд подаетс  признак 1 (дистанционное управление) от тумблера 99. На вход формировател  91 команд поступает также признак К - (конец последовательности).The remote control press at the input of the command generator 91 is sign 1 (remote control) from the toggle switch 99. The sign K - (end of sequence) is also input to the command generator 91.

Блок 12 коммутации (фиг. 7) содержит два коммутатора 100 и 101, элемент И 102, элемент ИЛИ 103 и схему местного управлени , состо щую из триггера 104, элемента ЗАПРЕТ 105 и коммутатора 106.Switching unit 12 (FIG. 7) comprises two switches 100 and 101, an AND 102 element, an OR 103 element, and a local control circuit consisting of a trigger 104, a BAN 105 element, and a switch 106.

Коммутаторы 100, 101 и 106 настраиваютс  по выходу 16. Информационные входы коммутаторов 100 и 101 соединены с выходом 14 блока 7 задержки, причем на коммутатор 100 поступают импульсы а , Ь,. .. ,d., прив занные к началу такта (импульс q) и к началу периода опорной частоты (b,...jd), а на коммутатор 101 поступают импульсы, e,f,;..,h, прив занные к срезу импульсов q ,Ъ,. ..,d. Выход коммутатора 100 соединен с С-входом канального триггера 9 и с входом коммутатора 106, а выход коммутатора Г01 соединен с R-входом канального триггера 9 через элементы И 102 и ИЛИ 103 и с вторым входом коммутатора 106.The switches 100, 101 and 106 are configured on the output 16. The information inputs of the switches 100 and 101 are connected to the output 14 of the delay unit 7, and the switches 100 receive pulses a, b ,. .., d., tied to the beginning of the cycle (pulse q) and to the beginning of the reference frequency period (b, ... jd), and the switch 101 receives impulses, e, f,; .., h, tied to slice q, b ,. .., d. The output of the switch 100 is connected to the C-input of the channel trigger 9 and to the input of the switch 106, and the output of the switch G01 is connected to the R-input of the channel trigger 9 via the elements AND 102 and OR 103 and to the second input of the switch 106.

По импульсу от коммутатора 100 триггер 9 устанавливаетс  в состо ние определ емое значением на D-входе Вьжодов 13. В режиме 8Н (возвращение к нулю) по линии настройки ВН/БВН поступает 1, и поэтому триггер 9 сбрасываетс  импульсом с выхода второго элемента 102.The impulse from the switch 100 triggers 9 to a state determined by the value at the D input of Vzhodov 13. In the 8H mode (return to zero), 1 is received on the HV / BVN tuning line, and therefore the trigger 9 is reset by a pulse from the output of the second element 102.

Схема местного управлени  необходима потому, что после сн ти  разрешени по выходу 15 необходимо продолжить формирование на триггер 9 с выхода блока 12 выходного импульса последнего такта. При по влении О на. выходе 15 (сигнал разрешени ) снимаетс  удержание в О триггера 104 и даетс  разрешение на прохождение импульсов от коммутатора 106 через элемент ЗАПРЕТ 105 на S-вход триггера 104. В зависимости от настройки по линии ВН/БВН через коммутатор проходит импульс с выхода либо коммутатора 100, либо коммутатора 101. Триггер 104 через элемент ИЛИ 103 сбрасывает в О триггер 9. Начальна  установка триггера 104 в состо ние 1 и тем самым триггера 9 в состо ние О выполн етс  по выходу 16 настройки.The local control scheme is necessary because after removing the resolution on output 15, it is necessary to continue forming trigger 10 from the output of block 12 of the output pulse of the last clock cycle. When you see About on. output 15 (enable signal) is removed in O of flip-flop 104 and a pulse is allowed to pass from switch 106 through prohibit 105 to S-input of flip-flop 104. Depending on the setting of the HV / BVN line, a switch passes a pulse from the output or switch 100 or switch 101. The trigger 104 through the element OR 103 resets the trigger 9 to O. The initial setting of the trigger 104 to the state 1 and thereby the trigger 9 to the state O is performed on the output 16 of the setting.

) )

122823212122823212

Claims (1)

Формула изобретени Invention Formula Многоканальный генератор последовательностей импульсов, содержащийA multichannel pulse trainer containing блок опорной частоты, формирователь тактовых импульсов, блок формировани  длины последовательностей, запоминающий блок, блок управлени , каналы формировани , каждый из которых состоит из триггера и усилител -формировател  , первый вход блока управлени  подключен к шине внешнего запуска, второй вход соединен с шиной управлени , генератора, первый выход блокаreference frequency unit, clock pulse shaper, sequence length shaping unit, storage unit, control unit, generation channels, each of which consists of a trigger and a shaping amplifier, the first input of the control unit is connected to the external start bus, the second input is connected to the control bus, generator, the first output unit управлени  соединен с управл ющими входами запоминающего блока, второй выход блока управлени  - с первыми входами блока опорной частоты, формировател  тактовых импульсов, блокаcontrol unit is connected to the control inputs of the memory block, the second output of the control block is connected to the first inputs of the reference frequency block, clock generator, and block формировани  длины последовательностей , запоминающего блока и входам усилителей-формирователей каждого канала формировани , третий выход блока управлени  соединен с вторыми,forming the length of the sequences, the storage unit and the inputs of the shaping amplifiers of each formation channel, the third output of the control unit is connected to the second ones, входами запоминающего блока, четвертый выход блока управлени  - с вторыми входами блока опорной частоты, формировател  тактовой частоты и блока формировани  длины последовательностей , третий выход которого соединен с третьим входом блока управлени , выход блока опорной частоты подсоединен через последовательно соединенные формирователь тактовых импульсов и блок формированид длиныthe inputs of the storage unit; the fourth output of the control unit — with the second inputs of the reference frequency unit, the clock frequency generator and the sequence length shaping unit, the third output of which is connected to the third input of the control unit; the output of the reference frequency unit is connected via serially connected clock generator and the length shaping unit последовательностей к третьим входам запоминающего блока, разр дные выходы которого соединены с входами триггеров каналов формировани , о т л и- чающийс  тем, что, с целью расширени  функциональных возможностей , в него введены блок сдвига импульсов , блок задержки импульсов, а в каждый канал формировани  - блокsequences to the third inputs of the storage unit, the bit outputs of which are connected to the inputs of the triggering channels of the formation, in which, in order to expand the functionality, a pulse shifter, a pulse delay block, and - block коммутации, выходы которого через триггер подключены к входу усилител -формировател  своего канала формировани , первые входы блока коммутации каждого канала формировани  соединены с вторыми выходами.блока управлени , вторые входы блока коммутации каждого канала формировани  соединены с выходами -блока задержки импульсов, третий вход каждого блока коммутации соединен с дополнительным выходом блока формировани  длины последовательностей, первый вход блока задержки соединен с четвертымswitching, the outputs of which through the trigger are connected to the input of the amplifier forming its own channel of formation, the first inputs of the switching unit of each channel of the formation are connected to the second outputs of the control unit, the second inputs of the switching unit of each channel of the formation are connected to the outputs of the –delay of the pulse delay, the third input of each block switching is connected to the auxiliary output of the sequence length shaping unit; the first input of the delay unit is connected to the fourth 3122823214 3122823214 выходом блока управлени , второйвход которого соединен с вторым до- вход блока задержки - с дополнитель-полнительным выходом формировател  ным выходом формировател  тактовыхтактовьгх импульсов, а второй и тре- импульсов, третьи входы блока за-тий входы блока сдвига импульсов - держки импульсов соединены с выхода- gсоответственно с вторым и четвертым ми блока сдвига импульсов, первьгй выходами блока управлени .the output of the control unit, the second input of which is connected to the second input of the delay unit — with an additional output — the shaping output of the clock pulse pulse generator, and the second and three pulses; the third inputs of the block — the inputs of the pulse shifting block — the pulse holders are connected from the output - g respectively with the second and fourth pulse shifter unit, the first outputs of the control unit. -ЧИ ГТ -CHO GT i «i " Г-Г « 1 НСёУ;Gd “1 NSU; л l Го/r/nGo / r / n AdiifeAdiife СНCH