RU2024186C1 - Signal delay device - Google Patents

Abstract

FIELD: pulse technique. SUBSTANCE: serial delay slices are converted into numeric words up to maximum delay of n=4, 8, 16 within m operations, where m = log₂n; word length is doubled within each operation and slicing frequency is made twice as low; reverse conversion is made by switching signals of separate word numbers with proportionally reduced conversion rates in transformed time scale. EFFECT: improved design. 4 cl, 4 dwg

Description

Изобретение относится к импульсной технике, в частности к устройствам для задержки сигналов, выполненных на основе оперативно-запоминающих блоков с использованием других элементов цифровой вычислительной техники. The invention relates to a pulse technique, in particular to devices for delaying signals made on the basis of random-access memory using other elements of digital computer technology.

Известно устройство для задержки сигналов, содержащее оперативно-запоминающий блок (ОЗБ), регистры, управляемый многоканальный усилитель и блок управления, включающий генератор тактовых импульсов, счетчик импульсов, логический блок, блок постоянной памяти и регистр [1]. В известном устройстве входной непрерывный информационный сигнал квантуется по времени с получением отдельных битов дискретной двоичной информации, т.е. квантов задержки, записывается в ОЗБ, где хранится заданное время, и затем считывается из ОЗБ в выходной регистр. A device for delaying signals, comprising a random-access memory (OZB), registers, a controlled multi-channel amplifier and a control unit including a clock, pulse counter, logic block, read-only memory and register [1]. In the known device, the input continuous information signal is quantized in time to obtain individual bits of discrete binary information, i.e. delay quanta, is recorded in the OZB, where the specified time is stored, and then read from the OZB into the output register.

Недостаток известного устройства - невысокая точность задержки из-за низкой граничной, максимально возможной частоты квантования входного сигнала. Известно, что максимальная частота квантования, величина которой определяет точность задержки, может быть определена по граничной рабочей частоте наиболее инерционного элемента в указанной цепи преобразования. В данном случае таким элементом является ОЗБ. Минимальная длительность цикла записи-считывания микросхем - ОЗБ из наиболее широко применяемой серии 537 не превышает 0,4 мкс, поэтому при использовании серийно выпускаемых в настоящее время дискретных элементов вычислительной техники для построения известного устройства оно принципиально не может обеспечить погрешность задержки менее 0,4 мкс, что часто является неприемлемым. В аппаратуре, разрабатываемой на предприятии-заявителе, эта погрешность не должна превышать 20 нс (частота квантования 50 МГц), что делает неприемлемым использование известного технического решения в указанном случае из-за низкой точности задержки. A disadvantage of the known device is the low accuracy of the delay due to the low boundary, the maximum possible quantization frequency of the input signal. It is known that the maximum quantization frequency, the value of which determines the accuracy of the delay, can be determined by the boundary operating frequency of the most inertial element in the specified conversion circuit. In this case, such an element is the BSS. The minimum duration of the write-read circuit of microcircuits - OZB from the most widely used 537 series does not exceed 0.4 μs, therefore, when using discrete elements of computer technology that are currently commercially available to build a known device, it cannot fundamentally provide a delay error of less than 0.4 μs which is often unacceptable. In the equipment developed at the applicant enterprise, this error should not exceed 20 ns (quantization frequency 50 MHz), which makes it unacceptable to use the known technical solution in this case due to the low accuracy of the delay.

Известно устройство для задержки сигналов [2], содержащее времязадающий и фазосдвигающий блоки, счетчик m запоминающих регистров (m=1,2,3...), блок оперативной памяти, включающий m ОЗБ, блок управления и элемент ИЛИ. В этом устройстве входной сигнал разделяется на m каналов, в каждом из которых квантуется по времени с частотой задающего генератора времязадающего блока, сдвинутой по фазе относительно частоты в соседних каналах. Затем полученные отдельные биты информации в каждом канале записываются в ОЗБ, хранятся в нем заданное время и далее считываются из ОЗБ, после чего объединяются в один выходной сигнал. В устройстве, таким образом, реализован принцип повышения точности задержки путем увеличения числа параллельно работающих каналов. A device for delaying signals [2] is known, which contains time-setting and phase-shifting blocks, a counter m of memory registers (m = 1,2,3 ...), a block of random access memory, including m OZB, a control unit, and an OR element. In this device, the input signal is divided into m channels, in each of which is quantized in time with the frequency of the master oscillator of the timing unit, out of phase with respect to the frequency in adjacent channels. Then the received individual bits of information in each channel are recorded in the BSS, stored in it for a specified time and then read from the BSS, and then combined into one output signal. Thus, the device implements the principle of increasing the accuracy of the delay by increasing the number of parallel channels.

Недостаток известного технического решения - его сложность и неэкономичность из-за большой потребляемой мощности от источников питания, которая увеличивается практически пропорционально повышению точности задержки, так как при каждом увеличении точности задержки, например, в 2 раза требуется усложнение устройства задержки в это же число раз, т.е. фактическое построение двух устройств. A disadvantage of the known technical solution is its complexity and uneconomicalness due to the large power consumption from power sources, which increases almost in proportion to an increase in the delay accuracy, since with each increase in the accuracy of the delay, for example, 2 times, the delay device is complicated by the same number of times, those. the actual construction of two devices.

Известно устройство для задержки сигналов [3], наиболее близкое по технической сущности к предложенному устройству, содержащее последовательно соединенные первый регистр сдвига, вход которого соединен с первой входной шиной, первый запоминающий регистр, ОЗБ, второй запоминающий регистр, второй регистр сдвига, мультиплексор и включенные параллельно два D-триггера, выходы которых являются выходами устройства. Выход мультиплексора также соединен с информационным входом второго D-триггера через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. В устройство также входит управляющий блок, содержащий задающий генератор тактовых импульсов, распределитель импульсов, второй вход которого соединен с второй входной шиной, формирователь импульсов и первый мультиплексор, соединенные последовательно, два счетчика импульсов, первые входы которых соединены с выходом формирователя импульсов, вторые входы - с второй входной шиной, а выходы - с вторым и третьим входами первого мультиплексора, причем второй вход второго счетчика импульсов соединен с третьей входной шиной, а второй его выход через D-триггер, второй мультиплексор, преобразователь код-временной интервал, параллельно соединенные второй преобразователь код-временной интервал и делитель частоты следования импульсов соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Кроме того, выход распределителя импульсов соединен с вторым входом второго мультиплексора, третий вход которого соединен с вторым входом мультиплексора устройства и его четвертой входной шиной. A device for delaying signals [3] is known, which is the closest in technical essence to the proposed device, containing serially connected first shift register, the input of which is connected to the first input bus, the first storage register, OZB, the second storage register, the second shift register, multiplexer and included two D-flip-flops in parallel, the outputs of which are the outputs of the device. The multiplexer output is also connected to the information input of the second D-flip-flop via an EXCLUSIVE OR element. The device also includes a control unit containing a clock master, a pulse distributor, the second input of which is connected to the second input bus, a pulse shaper and the first multiplexer connected in series, two pulse counters, the first inputs of which are connected to the output of the pulse shaper, the second inputs are with the second input bus, and the outputs with the second and third inputs of the first multiplexer, and the second input of the second pulse counter is connected to the third input bus, and its second output is Through the D-trigger, the second multiplexer, the code-time interval converter, the second code-time interval converter and the pulse repetition rate divider connected in parallel to the second input of the EXCLUSIVE OR element. In addition, the output of the pulse distributor is connected to the second input of the second multiplexer, the third input of which is connected to the second input of the device multiplexer and its fourth input bus.

В этом устройстве входной информационный сигнал квантуется по времени и получаемые отдельные двоичные биты информации (кванты задержки) последовательно запоминаются в количестве n квантов (n=4, 8, 16, 32). Далее в определенные моменты времени и с частотой в n раз ниже частоты квантования запомненные n квантов одновременно переписываются в запоминающий n-разрядный регистр, в результате чего формируются n-разрядные слова, которые записываются в ОЗБ, хранятся в нем заданое время, считываются из ОЗБ и преобразуются обратно из слов в последовательные кванты задержки с длительностью квантов, равной длительности входных квантов, т.е. в реальном масштабе времени. Таким образом, в известном устройстве использован принцип повышения точности задержки, заключающийся в накоплении последовательных квантов задержки в количестве n квантов с максимальной частотой квантования, формировании n-разрядных слов в промежутках между моментами квантования и обратном преобразовании n-разрядных слов в последовательные кванты задержки с той же высокой частотой квантования. In this device, the input information signal is quantized in time and the individual binary bits of information obtained (delay quanta) are sequentially stored in the number of n quanta (n = 4, 8, 16, 32). Then, at certain points in time and with a frequency n times lower than the quantization frequency, the stored n quanta are simultaneously written to the n-bit memory register, as a result of which n-bit words are formed, which are written in the RAM, the specified time is stored in it, read from the RAM, and are converted back from words into successive delay quanta with a duration of quanta equal to the duration of the input quanta, i.e. in real time. Thus, in the known device, the principle of increasing the accuracy of the delay is used, which consists in the accumulation of successive delay quanta in the number of n quanta with a maximum quantization frequency, the formation of n-bit words in the intervals between the moments of quantization and the inverse transformation of n-bit words into successive delay quanta with same high frequency quantization.

Недостаток такого технического решения - низкая экономичность из-за увеличения потребляемой мощности практически пропорционально повышению частоты квантования, что точно соблюдается при высоких частотах квантования (более 10 МГц) и ведет при увеличении точности задержки к существенному увеличению потребляемой мощности, которое не позволяет использовать известное техническое решение. The disadvantage of this technical solution is low efficiency due to the increase in power consumption is almost proportional to the increase in the quantization frequency, which is precisely observed at high quantization frequencies (more than 10 MHz) and leads to a significant increase in power consumption with an increase in the delay accuracy, which does not allow using the known technical solution .

В известном устройстве при высоких частотах квантования определяющими по потреблению становятся элементы, работающие на самых высоких частотах, т. е. на частоте квантования входного сигнала. Такими энергоемкими элементами в соответствии с используемым принципом повышения точности в известном устройстве являются 4n элементов с памятью, составляющих входной и выходной регистры сдвига, буферные запоминающие регистры и распределитель импульсов блока управления. In the known device at high quantization frequencies, the elements determining the consumption are the elements operating at the highest frequencies, i.e., at the quantization frequency of the input signal. Such energy-consuming elements in accordance with the used principle of increasing accuracy in the known device are 4n elements with memory constituting the input and output shift registers, buffer memory registers and the pulse distributor of the control unit.

При увеличении точности необходимо увеличивать величину n, что приводит к пропорциональному увеличению потребляемой мощности. With increasing accuracy, it is necessary to increase the value of n, which leads to a proportional increase in power consumption.

Указанный недостаток поясняется с помощью следующего примера. При n=32 и частоте квантования 50 МГц указанные узлы, работающие на высокой частоте, должны быть выполнены в соответствии с используемым принципом, например, на 32 микросхемах 530ИР11 (или аналогичных), каждая из которых потребляет мощность 0,7 Вт, суммарная мощность составит более 20 Вт, что во много раз больше потребляемой мощности других элементов устройства, в том числе и ОЗБ. This drawback is illustrated by the following example. At n = 32 and a sampling frequency of 50 MHz, the indicated nodes operating at a high frequency must be implemented in accordance with the principle used, for example, on 32 530IR11 chips (or similar), each of which consumes a power of 0.7 W, the total power will be more than 20 watts, which is many times more than the power consumption of other elements of the device, including OZB.

Сущность изобретения заключается в том, что последовательные двоичные кванты задержки преобразуют в разрядные слова до максимальной величины n= 4,8,16, ... за m операций (m=log₂ n), увеличивая за каждую операцию разрядность каждого слова в 2 раза, при этом одновременно и параллельно понижают каждый раз частоту преобразования (квантования) также в 2 раза и обратное преобразование n-разрядных слов в последовательные кванты задержки осуществляют коммутацией сигналов отдельных разрядов слов с помощью сигналов с пропорционально пониженными частотами преобразования в трансформированном масштабе времени. В результате устраняются наиболее энергоемкие операции сдвига информации на самой высокой частоте квантования, реализуемые на большом количестве (4 n) элементов с памятью, которое растет с увеличением точности задержки, и заменяются операциями деления и записи, которые выполняются на элементах с памятью, число которых не зависит от величины n, работающих к тому же на частоте квантования, в два раза более низкой, чем частота, на которой выполняется операция сдвига информации в известном устройстве.The essence of the invention lies in the fact that sequential binary delay quanta are converted into bit words up to a maximum value n = 4,8,16, ... for m operations (m = log ₂ n), increasing the word length of each word by 2 times for each operation at the same time, simultaneously and simultaneously each time, the conversion (quantization) frequency is also reduced by a factor of 2, and the inverse conversion of n-bit words to successive delay quanta is performed by switching the signals of individual word bits using signals with proportionally reduced frequencies transformations in the transformed time scale. As a result, the most energy-intensive operations of shifting information at the highest quantization frequency are eliminated, implemented on a large number of (4 n) elements with memory, which grows with increasing delay accuracy, and are replaced by division and write operations that are performed on memory elements, the number of which is not depends on the value of n, working at the same time at a quantization frequency two times lower than the frequency at which the operation of shifting information in a known device is performed.

Сущность изобретения поясняется с помощью функциональной схемы предложенного устройства для задержки сигналов на фиг. 1, функциональных схем его отдельных блоков на фиг. 2 и 3 и временных диаграмм напряжений в характерных точках устройства на фиг. 4. The invention is illustrated using a functional diagram of the proposed device for delaying signals in FIG. 1, functional diagrams of its individual blocks in FIG. 2 and 3 and timing diagrams of stresses at characteristic points of the device in FIG. 4.

На фиг. 1 приняты следующие обозначения: 1 - входная информационная шина, 2 (2-1, 2-2, ..., 2-m) - блоки запоминающих регистров в количестве m с разрядностью выходов 2,4 ..... n соответственно, 3, 4 - ОЗБ, каждый из которых имеет группы D1 и D0 из n информационных входов и выходов, группу А из а адресных кодированных входов и входы записи - считывания (З/С) и разрешения (Р) записи-считывания, где а= 2,3,..., 5 - блок коммутаторов сигналов, 6 - выходная информационная шина, 7 - входная шина синхронизации, 8 - блок управления, где 9[9-1...9-(m-1)...9-К] - последовательные делители частоты следования импульсов задающего генератора, где К=2, 3,..., в количестве К делителей, 10 - задающий генератор тактовых импульсов, 11 - счетный триггер, 12 и 13 - формирователи импульсов управления реального и трансформированного масштабов времени соответственно, 14 - коммутатор сигналов, 15, 16 - адресные счетчики импульсов, имеющие а+1 разрядов. In FIG. 1, the following notation is adopted: 1 - input information bus, 2 (2-1, 2-2, ..., 2-m) - blocks of memory registers in the amount of m with a capacity of outputs 2.4 ..... n, respectively, 3, 4 - OZB, each of which has groups D1 and D0 of n information inputs and outputs, group A of a address coded inputs and write-read (S / C) and write-read permission (P), where a = 2,3, ..., 5 - a block of signal switches, 6 - an output information bus, 7 - an input synchronization bus, 8 - a control unit, where 9 [9-1 ... 9- (m-1) ... 9-K] - sequential frequency dividers followed pulses of the master oscillator, where K = 2, 3, ..., in the number of K dividers, 10 is the master clock pulse generator, 11 is the counting trigger, 12 and 13 are the control pulse shapers of the real and transformed time scales, respectively, 14 is the switch signals, 15, 16 - address pulse counters having a + 1 digits.

В блоке 2-i, где 1 ≅ i ≅ m, 17 - запоминающий е/2-разрядный регистр (е= 2i) с входами D и C информации и синхронизации, 18 - логический элемент НЕ (инвертор). In block 2-i, where 1 ≅ i ≅ m, 17 is a memory e / 2-bit register (e = 2i) with inputs D and C of information and synchronization, 18 is a logical element NOT (inverter).

В формирователе 12 (13) 19 - триггер с установочными R- и S-входами, 20 - триггер с входами D и С информации и синхронизации, 21 - элемент И, 22 и 23 - дешифраторы. In the former 12 (13), 19 is a trigger with installation R- and S-inputs, 20 is a trigger with information and synchronization inputs D and C, 21 is an I element, 22 and 23 are decoders.

На фиг. 1 информационная входная шина 1 соединена через m блоков 2 запоминающих регистров, ОЗБ 3 и 4, соединенные параллельно, и блок 5 коммутаторов сигналов с выходной шиной 6. Вторая входная шина 7 (синхросигнала) соединена с входом блока 8 управления, первая и вторая группы из m выходов которого соединены с входом синхронизации каждого из m блоков 2 запоминающих регистров и управляющими входами блока 5 коммутаторов сигналов соответственно, две группы выходов из а выходов соединены с адресными входами из а входов каждого из ОЗБ 3 и 4, первая и вторая группы из двух выходов соединены с входами записи-считывания и разрешения записи-считывания ОЗБ 3 и 4. В блоке 8 управления вход синхронизации соединен с входами установки К делителей 9-1. . .9-(m-1)...9-K частоты следования импульсов задающего генератора 10, выход которого, а также выходы делителей 9-1...9-(m-1) частоты образуют первую группу из m выходов блока 8 управления, выходы старших разрядов которых с 9-(К-m) по 9-К являются второй группой из m выходов блока 8 управления. Кроме того, вход 7 синхронизации блока соединен с входом синхронизации счетного триггера 11, прямой и инверсный выходы которого образуют первую группу из двух выходов блока 8 управления, и входами запуска формирователей 12 и 13 импульсов реального и трансформированного масштабов времени. Вторые входы формирователей 12 и 13 импульсов подключены к выходам коммутатора 14 импульсов, его группа из двух выходов является второй группой выходов блока 8 управления, вторая группа из двух выходов соединена с входами синхронизации счетчиков 15 и 16 импульсов, адресные выходы которых образуют две группы по а выходов блока 8 управления. Первая и вторая группы из двух входов коммутатора 14 импульсов соединены с выходами формирователей 12 и 13 импульсов, и управляющий вход коммутатора 14 импульсов соединен с одним из двух выходов счетного триггера 11. In FIG. 1 information input bus 1 is connected through m blocks 2 of memory registers, OZBs 3 and 4 connected in parallel, and block 5 of signal switches with output bus 6. The second input bus 7 (clock signal) is connected to the input of control unit 8, the first and second groups of m outputs of which are connected to the synchronization input of each of m blocks of 2 memory registers and control inputs of block 5 of signal switches, respectively, two groups of outputs from a outputs are connected to address inputs of a inputs of each of OZB 3 and 4, the first and second groups The s of the two outputs are connected to the write-read and write-read enable inputs of the OZB 3 and 4. In the control unit 8, the synchronization input is connected to the inputs of the installation K of the dividers 9-1. . .9- (m-1) ... 9-K of the pulse repetition frequency of the master oscillator 10, the output of which, as well as the outputs of the frequency dividers 9-1 ... 9- (m-1), form the first group of m outputs of block 8 control, the outputs of the senior bits of which 9- (K-m) to 9-K are the second group of m outputs of the control unit 8. In addition, the synchronization input block 7 is connected to the synchronization input of the counting trigger 11, the direct and inverse outputs of which form the first group of two outputs of the control unit 8, and the trigger inputs of the formers 12 and 13 of the real and transformed time scales. The second inputs of the pulse shapers 12 and 13 are connected to the outputs of the switch 14 of the pulses, its group of two outputs is the second group of outputs of the control unit 8, the second group of two outputs is connected to the synchronization inputs of the counters 15 and 16 pulses, the address outputs of which form two groups of a the outputs of the control unit 8. The first and second groups of two inputs of the pulse switch 14 are connected to the outputs of the pulse shapers 12 and 13, and the control input of the pulse switch 14 is connected to one of the two outputs of the counting trigger 11.

На фиг. 2 запоминающие регистры 17-1 и 17-2 блока 2-i соединены последовательно, группа из е/2 входов соединена с входами регистров 17-1 и 17-3, выходы регистров 17-2 и 17-3 образуют группу из е выходов, а вход блока 2-i запоминающих регистров непосредственно соединен с входом синхронизации С регистра 17-1 и через инвертор 18 - с входами С регистров 17-2 и 17-3, причем е=2ⁱ.In FIG. 2 memory registers 17-1 and 17-2 of block 2-i are connected in series, a group of e / 2 inputs is connected to the inputs of registers 17-1 and 17-3, the outputs of registers 17-2 and 17-3 form a group of e outputs, and the input of the block 2-i of the storage registers is directly connected to the synchronization input C of the register 17-1 and through the inverter 18 to the inputs C of the registers 17-2 and 17-3, and e = 2 ⁱ .

На фиг. 3 первый и второй входы формирователей 12(13) импульсов соединены с установочными R- и S-входами триггера 19, выход которого через триггер 20, имеющий информационный вход D и вход С синхронизации, соединен с первыми входами элементов И 21-1 и 21-2. Выходы последних образуют выходы формирователей 12(13) импульсов, а вторые входы элементов И 21 соединены через дешифраторы 22 и 23 с группой из К входов, один из которых подключен к входу С триггера 20. In FIG. 3, the first and second inputs of the pulse shapers 12 (13) are connected to the installation R and S inputs of the trigger 19, the output of which through the trigger 20, with the information input D and the synchronization input C, is connected to the first inputs of the elements And 21-1 and 21- 2. The outputs of the latter form the outputs of the pulse shapers 12 (13), and the second inputs of the elements And 21 are connected through decoders 22 and 23 with a group of K inputs, one of which is connected to the input C of the trigger 20.

На фиг. 4 по оси абсцисс временных диаграмм 24...35 отложено время t, а по оси ординат - напряжение U. In FIG. 4, the time t is plotted along the abscissa of the time diagrams 24 ... 35, and the voltage U is plotted along the ordinate.

Устройство для задержки сигналов работает следующим образом. A device for delaying signals works as follows.

Устройство предназначено для задержки периодического дискретного двоичного сигнала, поступающего на входную шину 1, на величину периода его повторения с измененным, т. е. трансформированным, масштабом времени выходного сигнала, снимаемого с выходной шины 6. The device is designed to delay a periodic discrete binary signal received on the input bus 1 by the value of the repetition period with a modified, i.e. transformed, time scale of the output signal taken from the output bus 6.

Устройство выполнено на интегральных микросхемах цифровой вычислительной техники [4]. В каждом периоде повторения входной информационный сигнал может иметь произвольную, случайную кодовую двоичную структуру, с помощью которой передается необходимая информация, но появляется только в определенной временной зоне, начало которой совпадает (задается) с короткими импульсами синхронизации, поступающими на шину 7. Длительность указанной зоны определяется числом, например, М квантов задержки - битов входной информации. The device is made on integrated circuits of digital computer technology [4]. In each repetition period, the input information signal can have an arbitrary, random code binary structure, with the help of which the necessary information is transmitted, but appears only in a certain time zone, the beginning of which coincides (is set) with short synchronization pulses arriving on bus 7. The duration of this zone is determined by the number, for example, M delay quanta — bits of input information.

Выходной сигнал имеет одинаковую с входным кодовую структуру и то же число М квантов задержки, длительность которых, однако, увеличена, например, в целое число С раз, называемое коэффициентом трансформации масштаба времени (С=1, 2, 3,...). Предполагается, что длительность отдельных кодовых информационных элементов входного сигнала не менее чем в два раза больше периода квантования сигнала в устройстве задержки, и поэтому потери информации в задержанном сигнале не происходит. The output signal has the same code structure as the input and the same number M of delay quanta, the duration of which, however, is increased, for example, by an integer C times, called the time scale transformation coefficient (C = 1, 2, 3, ...). It is assumed that the duration of the individual code information elements of the input signal is not less than two times the quantization period of the signal in the delay device, and therefore, information is not lost in the delayed signal.

Входной информационный кодированный сигнал с шины 1 поступает на информационный вход первого блока 2-1 запоминающих регистров, на другой вход которого - вход синхронизации - подается из блока 8 управления сигнал квантования, т. е. непрерывная последовательность импульсов, период повторения которых равен двум квантам задержки реального масштаба времени, так как квантование в блоке 2-1 осуществляется по фронтам и спадам импульсов квантования. С помощью блока 2-1 запоминающих регистров осуществляется преобразование последовательных квантов задержки в двухразрядный дискретный сигнал, т.е. в двухразрядные двоичные слова. Далее информационный сигнал последовательно проходит через каждый из m блоков 2 запоминающих регистров, где разрядность указанных двоичных слов увеличивается в два раза до максимальной величины n. The input information encoded signal from bus 1 is fed to the information input of the first block 2-1 of the memory registers, to the other input of which is the synchronization input, a quantization signal is supplied from the control unit 8, i.e., a continuous sequence of pulses, the repetition period of which is equal to two delay quanta real time scale, since quantization in block 2-1 is carried out along the edges of the quantization pulses. Using block 2-1 of the memory registers, successive quanta of delay are converted into a two-bit discrete signal, i.e. into two-digit binary words. Further, the information signal sequentially passes through each of m blocks of 2 memory registers, where the capacity of these binary words is doubled to a maximum value of n.

Принцип работы одного из блоков 2 запоминающих регистров, имеющего произвольный, например i-й, порядковый номер, под воздействием сигнала квантования, формируемого блоком 8 управления, более подробно поясняется с помощью фиг. 2 и 4. Блок 2-i запоминающих регистров содержит три одинаковых е/2-разрядных запоминающих регистра, имеющих информационные D-входы и входы С синхронизации (е=2ⁱ). Благодаря наличию инвертора 18 одинаковые регистры 17 записывают информацию по различным (положительным и отрицательным) перепадам импульсов квантования. В результате увеличения разрядности слов на выходе блока увеличивается также в два раза длительность, в течение которой эти слова существует на выходе блока. Вследствие этого для обеспечения работы следующего, (i+1)-го блока 2 запоминающих регистров может быть использована частота квантования, пониженная также в два раза. В результате требуемое число сигналов квантования с постепенно понижающейся частотой может быть получена наиболее простым способом, с наименьшими энергозатратами, а именно с помощью последовательных делителей 9 частоты следования импульсов задающего генератора 10 блока 8 управления. При этом устраняется необходимость применения распределителя импульсов, все разряды которого работают на самой высокой частоте квантования. Выходные сигналы делителей 9-1. . .9-(m-1)...9-К частоты также используются для формирования импульсов управления в реальном и трансформированном масштабе времени. Эти сигналы вырабатываются в блоке 8 управления, предназначенном для формирования управляющих импульсов и кодированных сигналов, обеспечивающих работу остальных блоков устройства.The principle of operation of one of the blocks 2 of the storage registers, having an arbitrary, for example, ith, serial number, under the influence of a quantization signal generated by the control unit 8, is explained in more detail using FIG. 2 and 4. The block 2-i memory registers contains three identical e / 2-bit memory registers having information D-inputs and inputs C synchronization (e = 2 ⁱ ). Due to the presence of an inverter 18, the same registers 17 record information on various (positive and negative) drops of quantization pulses. As a result of increasing the word depth at the output of the block, the duration also lasts twice during which these words exist at the output of the block. As a result, to ensure the operation of the next, (i + 1) -th block 2 of the memory registers, a quantization frequency that is also halved can be used. As a result, the required number of quantization signals with a gradually decreasing frequency can be obtained in the simplest way, with the least energy consumption, namely using sequential dividers 9 of the pulse repetition rate of the master oscillator 10 of the control unit 8. This eliminates the need for a pulse distributor, all bits of which operate at the highest quantization frequency. The output signals of the dividers 9-1. . .9- (m-1) ... 9-K frequencies are also used to form control pulses in real and transformed time scales. These signals are generated in the control unit 8, designed to generate control pulses and encoded signals that ensure the operation of the remaining blocks of the device.

Принцип работы блока основан на суммировании временных интервалов и делении частоты следования высокостабильных, высокочастотных импульсов, вырабатываемых задающим генератором 10. С выхода генератора 10, например, снимаются тактовые импульсы частотой 25 МГц для обеспечения длительности квантов реального времени 20 нс. Соответственно задающий генератор 10 может быть выполнен на микросхеме 530ГГ1 с подключенным кварцевым резонатором ([4], с. 271). The principle of operation of the unit is based on summing the time intervals and dividing the repetition rate of highly stable, high-frequency pulses generated by the master oscillator 10. For example, the clock pulses of a frequency of 25 MHz are removed from the output of the generator 10 to ensure a real-time quantum duration of 20 ns. Accordingly, the master oscillator 10 can be performed on a 530GG1 chip with a connected quartz resonator ([4], p. 271).

На фиг. 4 показан принцип формирования n=8-разрядных слов и импульсов управления реального и трансформированного масштабов времени для пояснения конкретной реализации предложенного принципа и специфических особенностей нового принципа работы предложенного технического решения, позволяющего существенно снизить потребляемую мощность. На диаграмме 24 показан короткий импульс синхронизации, поступающий на входную шину 7. Этот импульс устанавливает в определенное, а именно в единичное, состояние, показанное на диаграммах 29, 32 и 35, делители 9-1...9-3 частоты так же, как и все последующие. На диаграмме 25 условно цифрами, начиная с 1, показаны номера квантов задержки, которые должны быть преобразованы в восьмиразрядные слова. На диаграмме 34 показано первое сформированное слово, условно обозначенное цифрами 1. ..8. На диаграмме 27 показана информация, переписываемая по положительным фронтам первых импульсов квантования (диаграмма 26) и возникающая на информационных выходах запоминающего регистра 17-1 блока 2-1 в виде нечетных квантов задержки 1, 3, 5... Далее эта информация и входная информация одновременно переписываются по отрицательным фронтам импульсов квантования на выходы регистров 17-2 и 17-3, где формируются двухразрядные слова, обозначенные цифрами 1, 2, 3, 4 и т.д. на диаграмме 28. Следующий блок 2-2 запоминающих регистров уже с уменьшенной в два раза частотой квантования обеспечивает формирование аналогично блоку 2-1 четырехразрядных слов, как это показано на диаграммах 29...31. Уменьшение рабочей частоты позволяет выполнить блок 2-2 и в особенности последующие блоки на более низкочастотных элементах вычислительной техники, например серии 1554, потребление по питанию которых качественно отличается от быстродействующих элементов серии 530, что сразу же снижает мощность, потребляемую устройством задержки от источников питания, и определяет одну из возможностей, которые поясняются далее, повышения экономичности предложенного технического решения. Формирование восьмиразрядных слов показано на диаграммах 32...34. Первое слово 1. . . 8 (диаграмма 34) появляется через 12 квантов реального времени, т.е. через полтора периода выходного сигнала делителя 9-2 после поступления импульса синхронизации (диаграмма 24), что далее учитывается с помощью триггера 20 задержки (фиг. 3) в формирователе 12 импульсов управления реального масштаба времени, вырабатывающего импульсы разрешения записи-считывания и счетные импульсы для формирования с помощью счетчиков 15 и 16 импульсов кодированных адресов ОЗБ 3 и 4. Аналогичные импульсы, но в другом масштабе времени, увеличенном в С раз, и не имеющие указанной ранее задержки, вырабатываются формирователем 13 импульсов управления трансформированного масштаба времени. Формирование указанных импульсов осуществляется путем декодирования определенных состояний делителей 9-1...9-К частоты с помощью дешифраторов 22 и 23 формирователей 12 и 13, как это показано на фиг. 4. In FIG. Figure 4 shows the principle of formation of n = 8-bit words and control pulses of real and transformed time scales to explain the specific implementation of the proposed principle and the specific features of the new principle of operation of the proposed technical solution, which can significantly reduce power consumption. Diagram 24 shows a short synchronization pulse arriving at the input bus 7. This pulse sets in a specific, namely single, state, shown in diagrams 29, 32 and 35, frequency dividers 9-1 ... 9-3 in the same way like all subsequent ones. Diagram 25 conditionally in numbers, starting from 1, shows the numbers of delay quanta that must be converted into eight-bit words. Diagram 34 shows the first formed word, conventionally indicated by the numbers 1. ..8. Diagram 27 shows information rewritten on the positive edges of the first quantization pulses (diagram 26) and occurring at the information outputs of the memory register 17-1 of block 2-1 in the form of odd delay quanta 1, 3, 5 ... Further, this information and input information at the same time correspond on the negative fronts of the quantization pulses to the outputs of the registers 17-2 and 17-3, where two-digit words are formed, indicated by the numbers 1, 2, 3, 4, etc. on the diagram 28. The next block 2-2 of the storage registers, already with a halving frequency of quantization, provides the formation, similar to the block 2-1 of four-bit words, as shown in diagrams 29 ... 31. Reducing the operating frequency allows block 2-2, and in particular subsequent blocks, to run on lower-frequency components of computer technology, such as the 1554 series, the power consumption of which is qualitatively different from the high-speed elements of the 530 series, which immediately reduces the power consumed by the delay device from power sources, and determines one of the possibilities, which are explained below, to increase the efficiency of the proposed technical solution. The formation of eight-bit words is shown in diagrams 32 ... 34. First word 1.. . 8 (diagram 34) appears after 12 real-time quanta, i.e. one and a half periods of the output signal of the divider 9-2 after the arrival of the synchronization pulse (diagram 24), which is then taken into account using the delay trigger 20 (Fig. 3) in the real-time control pulse generator 12, which generates write-read permission pulses and counting pulses for the formation with the help of counters 15 and 16 pulses of coded OZB addresses 3 and 4. Similar pulses, but in a different time scale, increased by a factor of C and not having the delay indicated above, are generated by the shaper 13 pulse s management transformed time scale. The formation of these pulses is carried out by decoding certain states of the frequency dividers 9-1 ... 9-K using decoders 22 and 23 of the shapers 12 and 13, as shown in FIG. 4.

Таким образом, на выходе блока 2-m формируется после поступления каждого импульса синхронизации на шину 7 M/n слов, т.е. n-разрядных значений кодов, являющихся цифровым эквивалентом входного сигнала за один период. Для задержки этой информации на период ее повторения указанные n-разрядные слова попеременно от периода к периоду записываются в ОЗБ 3 и 4, режим записи или считывания которых определяется сигналами противоположного логического значения (логические "0" или "1"), снимаемого с прямого или инверсного выхода счетного триггера 11, срабатывающего от фронта сигнала с шины 7, который может быть выполнен на микросхеме 1564ТМ2. В соответствии с рабочим режимом переключаются выходным сигналом счетного триггера 11 с помощью коммутатора 14 импульсов сигналы разрешения записи-считывания реального и трансформированного масштабов времени и счетные импульсы счетчиков 15 и 16, а также выходы их а+1 разрядов для сброса (выключения) в каждом периоде формирования импульсов управления. Коммутатор 14 импульсов может быть выполнен на мультиплексорах 1533КП11, на его информационные входы подаются указанные входные сигналы. Сигнал с выхода триггера 11 подается на управляющий вход мультиплексора. Thus, at the output of the 2-m block, it is formed after the arrival of each synchronization pulse to the 7 M / n word bus, i.e. n-bit code values, which are the digital equivalent of an input signal in one period. To delay this information for the period of its repetition, these n-bit words are alternately written from period to period in OZB 3 and 4, the recording or reading mode of which is determined by signals of the opposite logical value (logical "0" or "1"), taken from the direct or the inverse output of the counting trigger 11, triggered from the front of the signal from the bus 7, which can be performed on the 1564TM2 chip. In accordance with the operating mode, the output signals of the counting trigger 11 using the switch 14 pulses enable the write-read resolution signals of real and transformed time scales and counting pulses of the counters 15 and 16, as well as the outputs of their a + 1 digits for reset (shutdown) in each period formation of control pulses. The switch 14 pulses can be performed on multiplexers 1533KP11, on its information inputs are fed the specified input signals. The signal from the output of the trigger 11 is fed to the control input of the multiplexer.

ОВБ 3 и 4 предназначены для записи, хранения и считывания информации в виде n-разрядных слов (с. 214, [4]). Каждый из ОЗБ 3 и 4 поочередно от периода к периоду импульсов синхронизации на шине 7 работает в режиме записи или считывания и построен так (т.е. имеет определенную структуру), что имеет М/n строк. Каждая строка имеет свой а-разрядный двоичный номер, где а= log₂ M/n. ОЗБ 3 и 4 могут быть выполнены на основе, например, микросхем серии 537. В этом случае каждый из них кроме адресных входов имеет управляющие входы записи-считывания (логический уровень "0" - запись, "1" - считывание) и вход разрешения записи-считывания. Как известно, ОЗБ разделяются на синхронные, на входах или выходах которых установлены дополнительные буферные запоминающие регистры, и асинхронные, в которых указанные регистры отсутствуют. Управление асинхронных ОЗБ упрощается, так как при считывании сигналы записи-считывания и разрешения можно подавать в виде постоянных логических уровней напряжения в соответствии с техническими условиями на конкретные используемые ОЗБ.OVB 3 and 4 are intended for recording, storing and reading information in the form of n-bit words (p. 214, [4]). Each of the OZBs 3 and 4, alternately from period to period of synchronization pulses on bus 7, operates in the write or read mode and is constructed in such a way (i.e., has a certain structure) that has M / n lines. Each line has its own a-bit binary number, where a = log ₂ M / n. OZB 3 and 4 can be performed on the basis of, for example, 537 series microcircuits. In this case, each of them, in addition to address inputs, has write-read control inputs (logic level "0" - write, "1" - read) and write enable input - readings. As you know, OZB are divided into synchronous, at the inputs or outputs of which additional buffer memory registers are installed, and asynchronous, in which these registers are absent. The management of asynchronous OSS is simplified, since during reading, the write-read and enable signals can be supplied in the form of constant logical voltage levels in accordance with the technical conditions for the specific used OSS.

В случае использования микросхем серии 537 для построения ОЗБ 3 и 4 и n= 8 из фиг. 4 видно, что импульсы разрешения реального масштаба времени могут быть получены путем декодирования логических "1" (высокий уровень напряжения двоичных сигналов) сигналов, изображенных на диаграммах 29 и 32 (выходы делителей 9-1 и 9-2). Счетные импульсы для адресных счетчиков 15 и 16 в реальном масштабе времени при n=8, как видно из диаграмм фиг. 4, могут быть сформированы из импульсов на диаграмме 32. In the case of using the 537 series microcircuits for constructing the BSS 3 and 4 and n = 8 from FIG. Figure 4 shows that real-time resolution pulses can be obtained by decoding the logical “1” (high voltage level of binary signals) signals shown in diagrams 29 and 32 (outputs of dividers 9-1 and 9-2). The counting pulses for address counters 15 and 16 in real time at n = 8, as can be seen from the diagrams of FIG. 4 may be generated from pulses in diagram 32.

Работа формирователя 12 импульсов реального масштаба времени заключается в следующем (фиг. 3). В исходном состоянии до прихода импульса синхронизации импульсы с выхода формирователя не выдаются, так как элементы И 21-1,2 выключены выходным сигналом триггера 20. Также в исходном, статическом состоянии находятся счетчики 15 и 16 импульсов, с младших а разрядов которых снимаются нулевые кодированные адресные сигналы для ОЗБ 3 и 4. При поступлении запускающего импульса синхронизации с шины 7 триггер 19 переключается в состояние, при котором снимается запрещающий сигнал с триггера 20, и он может переключаться и вырабатывать разрешающий сигнал для инверторов 21. Этот разрешающий сигнал с информационного входа D триггера 20 на его выход переписывается выходным сигналом делителя 9-3 (диаграмма 35), подаваемым на вход синхронизации С триггера 20. Через элементы И 21-1 и 21-2 начинают выдаваться импульсы разрешения и адресные счетные импульсы, сформированные с помощью дешифраторов 22 и 23, как это было показано ранее, на соответствующие входы счетчика 15 или 16 импульсов и ОЗБ 3 или 4 после коммутации с помощью коммутатора 14 импульсов. Таким образом выдается М/n счетных импульсов до переполнения счетчиков. При поступлении (M/n+1)-го счетного импульса а первых разрядов счетчика 15 или 16 устанавливаются в нулевое состояние, а на информационном выходе (а+1)-го разряда появляется логическая "1", которая через коммутатор 14 импульсов, поступая на вход R триггера 19 формирователя 12, возвращает его в исходное состояние. The operation of the driver 12 pulses of a real time scale is as follows (Fig. 3). In the initial state, before the synchronization pulse arrives, pulses from the output of the shaper are not issued, since the elements And 21-1,2 are turned off by the output signal of trigger 20. Also, in the initial, static state, there are counters 15 and 16 pulses, from the lower and lower digits of which zero coded address signals for OZB 3 and 4. Upon receipt of a triggering synchronization pulse from bus 7, trigger 19 switches to a state in which the inhibit signal from trigger 20 is removed, and it can switch and generate an enable signal for for inverters 21. This enable signal from the information input D of flip-flop 20 is written to its output by the output signal of the divider 9-3 (diagram 35) supplied to the synchronization input C of flip-flop 20. Through the elements And 21-1 and 21-2, enable pulses begin to be issued and addressable counting pulses generated with the help of decoders 22 and 23, as shown earlier, to the corresponding inputs of the counter 15 or 16 pulses and OZB 3 or 4 after switching using a switch 14 pulses. Thus, M / n counting pulses are issued before the counters overflow. Upon receipt of the (M / n + 1) -th counting pulse, the first bits of the counter 15 or 16 are set to zero, and a logical "1" appears on the information output of the (a + 1) -th discharge, which receives 14 pulses through the switch the input R of the trigger 19 of the shaper 12, returns it to its original state.

Работа формирователя 13 импульсов управления трансформированного масштаба времени осуществляется аналогично работе формирователя 12. Для упрощенного случая при С=2, когда К=m, как это показано на фиг. 4, импульсы разрешения формируются путем декодированная логических "1" выходных сигналов делителей 9-2 и 9-3 частоты (диаграммы 32 и 35), и последние из указанных импульсов следует использовать в качестве счетных для счетчиков 15 и 16 при их поочередной работе в трансформированном масштабе времени. The operation of the driver 13 of the control pulses of the transformed time scale is carried out similarly to the operation of the driver 12. For the simplified case with C = 2, when K = m, as shown in FIG. 4, resolution pulses are generated by decoded logical "1" output signals of frequency dividers 9-2 and 9-3 (diagrams 32 and 35), and the last of these pulses should be used as counting pulses for counters 15 and 16 during their alternate operation in the transformed time scale.

Как указывалось, если ОЗБ 3 и 4 являются асинхронными, то в динамическом режиме работы формирователя 13 импульсов требуется только формирование счетных импульсов для изменения адресных сигналов на входах А ОЗБ 3 и 4 (с. 220, [4]). As indicated, if OZB 3 and 4 are asynchronous, then in the dynamic mode of operation of the pulse shaper 13, only the formation of counting pulses is required to change the address signals at inputs A of OZB 3 and 4 (p. 220, [4]).

Для преобразования n-разрядных кодированных сигналов, т.е. n-разрядных слов, с выходов ОЗБ 3 и 4 в последовательные кванты задержки предназначен блок 5 коммутаторов сигналов, принцип действия которого соответствует его наименованию. Преобразование осуществляется с использованием самых элементарных и соответственно малоэнергоемких операций с использованием управляющих сигналов, частоты которых уменьшены, т.е. трансформированы, в С раз, что является одной из реализованных возможностей существенного уменьшения мощности, потребляемой блоком от источника питания. При n=8 блок 5 коммутаторов сигналов может быть выполнен на мультиплексоре 1564КП7, на информационные входы которого подается информация с выходов ОЗБ 3 или 4, а на управляющие входы при С=2 - сигналы с выходов делителей 9-1...9-3 (диаграммы 29, 32 и 35 на фиг. 4). To convert n-bit encoded signals, i.e. n-bit words, from the outputs of the OZB 3 and 4 to the successive delay quanta, a block 5 of signal switches is designed, the principle of which corresponds to its name. The conversion is carried out using the most elementary and accordingly low-energy operations using control signals whose frequencies are reduced, i.e. transformed, C times, which is one of the realized opportunities to significantly reduce the power consumed by the unit from the power source. With n = 8, block 5 of the signal switches can be performed on the 1564KP7 multiplexer, to the information inputs of which information is supplied from the outputs of the OZB 3 or 4, and to the control inputs at C = 2, the signals from the outputs of the dividers 9-1 ... 9-3 (diagrams 29, 32 and 35 in FIG. 4).

Техническим преимуществом предложенного устройства для задержки сигналов является его существенно более высокая экономичность по потребляемой мощности от источника питания. Указанное преимущество достигнуто в результате использования нового принципа преобразования последовательных квантов задержки в многоразрядные двоичные слова, записи этих слов в ОЗБ, считывания слов и обратного преобразования в последовательные кванты задержки. Этот принцип реализуется с использованием наиболее простых и экономичных операций при максимально пониженных рабочих частотах преобразования и управления, при которых потребление от источников питания существенно снижается. The technical advantage of the proposed device for delaying signals is its significantly higher efficiency in terms of power consumption from the power source. This advantage has been achieved as a result of using the new principle of converting successive delay quanta to multi-bit binary words, writing these words to OZB, reading words, and inverting to sequential delay quanta. This principle is implemented using the simplest and most economical operations at the lowest possible operating frequencies of conversion and control, at which the consumption from power sources is significantly reduced.

Claims (4)

1. УСТРОЙСТВО ДЛЯ ЗАДЕРЖКИ СИГНАЛОВ, содержащее входную и выходную информационные шины, первый оперативно запоминающий блок и блок управления, вход которого соединен с входной шиной синхронизации, отличающееся тем, что в него введены второй оперативно запоминающий блок, блок коммутаторов сигналов и m блоков запоминающих регистров, где m = 1, 2, 3, ... , соединенных последовательно, первый из которых соединен с входной информационной шиной, входы синхронизации каждого из блоков запоминающих регистров соединены с группой из m выходов блока управления, а группа из n выходов, где n = 2^m , последнего блока запоминающих регистров через два оперативно запоминающие блока, соединенные параллельно, и блок коммутаторов сигналов подсоединена к выходной информационной шине и вторая группа из m выходов блока управления соединена с группой из m управляющих входов блока коммутаторов сигналов, а группы из a адресных входов каждого из оперативно запоминающих блоков, где a = 1, 2, 3, ..., их входы записи-считывания и разрешения соединены с двумя группами из a выходов и с двумя группами из двух выходов соответственно блока управления.1. A DEVICE for delaying the SIGNALS, comprising input and output information buses, a first operational storage unit and a control unit, the input of which is connected to an input synchronization bus, characterized in that a second operational storage unit, a signal switching unit and m blocks of memory registers are inserted into it , where m = 1, 2, 3, ..., connected in series, the first of which is connected to the input information bus, the synchronization inputs of each of the blocks of the memory registers are connected to a group of m outputs of the control unit a group of n outputs, where n = 2 ^m , of the last block of memory registers through two random-access memory blocks connected in parallel, and the block of signal switches is connected to the output information bus and the second group of m outputs of the control unit is connected to a group of m control the inputs of the block of signal switches, and groups of a address inputs of each of the random-access memory blocks, where a = 1, 2, 3, ..., their write-read and enable inputs are connected to two groups of a outputs and two groups of two outputs respectively actually the control unit. 2. Устройство по п.1, отличающееся тем, что блок управления содержит задающий кварцевый генератор, K делителей частоты соединенных последовательно, где K = 1, 2, 3, ... m ..., счетный триггер, два формирователя импульсов управления реального и трансформированного масштабов времени, коммутатор импульсов и два адресных счетчика импульсов, информационные выходы которых являются группами из a выходов блока управления, при этом выход генератора тактовых импульсов, соединенный с входом первого делителя частоты, и m - 1 выходов первых делителей частоты являются первой группой из m выходов блока управления, а выходы последних m из K делителей частоты образуют вторую группу из m выходов блока управления, вход которого соединен с входом синхронизации счетного триггера и с входами сброса K делителей частоты, выходы которых также связаны с группой входов формирователей импульсов управления реального и трансформированного масштабов времени, и входы запуска последних также соединены с входом блока управления, а их входы сброса и группы из двух выходов соединены с соответствующими входами и выходами коммутатора импульсов, управляющий вход которого соединен с одним из выходов счетного триггера, выходы которого являются первой группой из двух выходов блока управления, а третья группа из двух входов коммутатора импульсов связана с выходами a + 1 разрядов адресных счетчиков импульсов, входы синхронизации которых также соединены с выходами коммутатора импульсов, вторая группа из двух выходов которого является второй группой из двух выходов блока управления. 2. The device according to claim 1, characterized in that the control unit contains a master crystal oscillator, K frequency dividers connected in series, where K = 1, 2, 3, ... m ..., counting trigger, two control pulse shapers real and a transformed time scale, a pulse switch and two addressable pulse counters, the information outputs of which are groups of a outputs of the control unit, while the output of the clock pulse generator connected to the input of the first frequency divider, and m - 1 outputs of the first frequency dividers are are the first group of m outputs of the control unit, and the outputs of the last m of K frequency dividers form the second group of m outputs of the control unit, the input of which is connected to the synchronization input of the counting trigger and to the reset inputs of K frequency dividers, the outputs of which are also connected to the group of shaper inputs the control pulses of the real and transformed time scales, and the trigger inputs of the latter are also connected to the input of the control unit, and their reset inputs and groups of two outputs are connected to the corresponding inputs and outputs a pulse switch, the control input of which is connected to one of the outputs of the counting trigger, the outputs of which are the first group of two outputs of the control unit, and the third group of two inputs of the pulse switch is connected to the outputs a + 1 bits of the address pulse counters, the synchronization inputs of which are also connected with the outputs of the pulse switch, the second group of two outputs of which is the second group of two outputs of the control unit. 3. Устройство по п.1, отличающееся тем, что каждый из m блоков запоминающих регистров, например, i-й, где i = 1, 2, ..., m, содержит три l/2-разрядных запоминающих регистра, где l = 2ⁱ, и инвертор, причем информационные входы первого и второго регистров объединены и являются группой из l/2 входов i-го блока запоминающих регистров, информацйионные выходы первого регистра соединены с информационными входами третьего регистра, информационные выходы второго и третьего регистров являются группой из l выходов i-го блока, вход параллельного ввода информации (синхронизации) первого регистра является входом блока, а входы синхронизации второго и третьего регистров объединены и подключены к входу блока через инвертор.3. The device according to claim 1, characterized in that each of m blocks of memory registers, for example, i-th, where i = 1, 2, ..., m, contains three l / 2-bit memory registers, where l = 2 ⁱ , and an inverter, and the information inputs of the first and second registers are combined and are a group of l / 2 inputs of the i-th block of memory registers, the information outputs of the first register are connected to the information inputs of the third register, the information outputs of the second and third registers are a group of l outputs of the i-th block, input of parallel input of information (syn ronizatsii) is input to the first register unit, and clock inputs of the second and third registers are combined and connected to the input of the inverter unit. 4. Устройство по п.1, отличающееся тем, что блок коммутаторов сигналов содержит мультиплексор n ->> 1 , , информационные входы которого соединены с выходами оперативно запоминающих блоков, информационный выход подсоединен к выходной шине, а группа из m управляющих входов соединена с второй группой из m выходов блока управления. 4. The device according to claim 1, characterized in that the block of signal switches contains a multiplexer n - >> 1,, the information inputs of which are connected to the outputs of the memory blocks, the information output is connected to the output bus, and a group of m control inputs is connected to the second group of m outputs of the control unit.

Images