SU1223234A1 - Device for checking logic units - Google Patents

Abstract

Устройство относитс  к вычислительной технике и может быть использовано при тестовом диагностировании блоков. Цель изобретени  - повышение достоверности контрол . Устройство содержит генератор .тестов, образован- ;ный генератором тактовых импульсов и счетчиком, эталонный блок, блоки обнаружени  входов/выходов, блоки анализа, коммутаторы, регистр, блок индикации. Устройство работает по принципу сравнени  эталонных реакций и реакций с выходов контролируемого блока. Длительность веро тных несовпадений выходных реакций определ етс  коэффициентом делени  частоты калиброванного генератора тактовых импульсов и коэффициентом пересчета блоков анализа. При несовпадении значений реакций по длительности на одном или нескольких выходах контролируемого логического блока,блок анализа , соответствующий каждому выходу, формирует сигнал, который запоминаетс  регистром и вьгоодитс  из индикации . 3 ил. с слThe device relates to computer technology and can be used in the test diagnosis of blocks. The purpose of the invention is to increase the reliability of the control. The device contains a generator of tests, formed by a clock generator and a counter, a reference unit, input / output detection units, analysis units, switches, a register, a display unit. The device works on the principle of comparing reference reactions and reactions from the outputs of the controlled block. The duration of the likely mismatch of the output reactions is determined by the frequency division factor of the calibrated clock generator and the conversion factor of the analysis units. If the reaction values do not match in duration at one or several outputs of the controlled logic block, the analysis block corresponding to each output generates a signal that is stored by the register and is retrieved from the display. 3 il. from the next

Description

Изобретение .о.тноситс  к автоматике и вычислительной технике и может быть использовано дл  автоматизированной проверки работоспособности логических блоков ЭВМ.The invention relates to automation and computing and can be used to automatically verify the operability of computer logic blocks.

Цель изобретени  - повьшение достоверности контрол .The purpose of the invention is to increase the reliability of the control.

На фиг. } показана структурна  схема предлагаемого устройства; на фиг. 2 - схема блока анализа; на фиг. г .3 - схема блока управлени .FIG. } shows a block diagram of the proposed device; in fig. 2 is a block diagram analysis; in fig. d. 3 - control unit diagram.

Устройство содержит генератор I тактовых импульсов, счетчик 2, п блд- ков обнаружени  входов/выходов 3.1 - З.п, (где п - число входов/выходов контролируемого логического блока), контролируемый логический блок 4, эталонный блок 5, п коммутаторов 6.1- 6.П, 2п формирователей 7.1 - 7.п и 8.1 8.П импульсов, п блоков 9.1 - 9.П анализа, регистр 10 пам ти, блок 11 индикации, элемент ИЛИ 12, блок 13 управлени .The device contains a generator of I clock pulses, counter 2, p I / O detection fields 3.1 - Z.p, (where n is the number of inputs / outputs of the monitored logic unit), controlled logic unit 4, reference unit 5, n switches 6.1- 6.P, 2P driver 7.1 - 7.p and 8.1 8.P pulses, n blocks 9.1 - 9.P analysis, memory register 10, display unit 11, element OR 12, control block 13.

Блок анализа (фиг.2) содержит формирователь J4 импульсов, элементы ИЛИ 15 -, 17, триггер 18, элементы И 19 - 23, счетчик 24.The analysis unit (figure 2) contains the pulse former J4, the elements OR 15, 17, the trigger 18, the elements AND 19-23, the counter 24.

БЛОК управлени  (фиг.З) содержит генератор 25 тактовых импульсов, делитель 26 частоты, элемент И 27, формирователь 28 импульса, триггер 29, шифратор 30, переключатель 31.The control unit (Fig. 3) contains a clock pulse generator 25, a frequency divider 26, an AND element 27, a pulse shaper 28, a trigger 29, an encoder 30, a switch 31.

Блоки обнарз ени  входов/выходов выполнены как в известном устройстве Сигнал дл  управлени  коммутаторами fe.l - 6.П, выполненньфш на элементах И, снимаетс  с пр мого выхода D-триг- гера.The I / O detection blocks are made as in the known device. The signal for controlling the switches fe.l - 6.P, performed on the AND elements, is removed from the direct output of the D-flip-flop.

Устройство работает следующим образом .The device works as follows.

После включени  питани  на единичный вход триггера 29 подаетс  высокий уровень, который переводит триггер 29 в единичное состо ние. Передним фронтом положительный потенциал поступает с выхода триггера 29 на вход формировател  28 импульсов, этот импульс устанавливает в исходное состо ние счетчик 2, блоки 3 обнаружени  входов/выходов (D-триггер), блоки 9 анализа и регистр 10 пам ти.After power is turned on, a single input of trigger 29 is supplied with a high level, which places trigger 29 into a single state. The front edge of the positive potential comes from the output of the trigger 29 to the input of the pulse driver 28, this pulse sets the initial state of counter 2, I / O detection blocks 3 (D-flip-flop), analysis blocks 9 and memory register 10.

Положительный: потенциал с выхода триггера 29 поступает на вход элемента И 27 и на входы элемеитов ИЛИ 16 и 17, на вход пуска генератора 1 тактовых импульсов и на входы разрешени  блоков 3 обнаружени  входов/выходов . Калиброванна  частота генератора 25 тактовых импульсов через делиPositive: the potential from the output of the trigger 29 goes to the input of the element AND 27 and to the inputs of the elements OR 16 and 17, to the input of the start of the 1 clock pulse generator and to the inputs of the resolution of the I / O detection units 3. Calibrated oscillator frequency 25 clocks through deli

00

5five

тель 26 частоты и открытый элемент И 27 поступает на вход элемента И 19 в каждый из блоков 9 анализа. The frequency band 26 and the open element AND 27 are fed to the input of the element AND 19 in each of the analysis blocks 9.

При определении входов/выходов блоки 3 обнаружени  входов/выходов разрешают прохождение входных воздействий от счетчика 2 на входы контролируемого блока 4 и эталонного блока 5, и запрещают прохождение этих сигналов через коммутаторы 6 низким уровнем с первого и второго выхода блоков обнаружени  входов/выходов. На выходные контакты контролируемого 4 и эталонного 5 блоков логические уровни с разр дных выходов счетчика 2 не оказьюают вли ни , так как на выходах блоков 3 обнаружени  входов/выходов расположены элементы И с открытыми коллекторными выходами. Одновременно с пр мого выхода D-триггера поступает потенциал на управл ющие входы коммутаторов 6, который открывает коммутаторы дл  прохождени  выходных реакций контролируемого 4 и эталонного 5 блоков.When determining the inputs / outputs, the input / output detection units 3 allow input influences from counter 2 to the inputs of the monitored unit 4 and reference unit 5, and prohibit the passage of these signals through the switches 6 to the low level from the first and second outputs of the input / output detection units. The output contacts of the monitored 4 and reference 5 blocks of the logic levels from the bit outputs of counter 2 do not affect, since the And outputs of the open collector outputs are located at the outputs of the I / O detection unit 3. Simultaneously from the direct output of the D-flip-flop, the potential flows to the control inputs of the switches 6, which opens the switches for passing the output reactions of controlled 4 and reference 5 blocks.

Устройство работает по принципу сравнени  выходных реакций контролируемого и эталонного блоков. Длительность возможного несовпадени  выход- IThe device works on the principle of comparing the output reactions of the controlled and reference blocks. The duration of the possible mismatch output-I

00

5five

00

5five

00

5five

ных реакций определ етс  коэффициентом делени  частоты калиброванного генератора тактовых импульсов 25 и коэффициентом пересчета блоков анали- за 9.These reactions are determined by the frequency division factor of the calibrated clock generator 25 and the conversion factor of the analysis blocks 9.

При несовпадении значени  логических уровней одного или нескольких выходов по длительности вьш1е установленного предела на нулевом выходе счетчика 24 по вл етс  сигнал, который поступает на информационные входы соответствующего разр да регистра 10 пам ти и через элемент ИЛИ 12 на нулевой вход триггера 29, что переводит триггер 29 в нулевое состо - ние. В этом случае устройство останавливает свою работу и на блоке индикации высвечиваетс  номер или номера несовпадающих выходных контактов . При совпадении логических уров- ией выходиых реакций эталонного 5 и контролируемого 4 логических блоков на всех состо ни х счетчика 2 контролируемый логиче.ский блок признаетс  работоспособным.If the logical levels of one or several outputs do not match the duration of the set limit at the zero output of counter 24, a signal appears at the information inputs of the corresponding register register 10 and, through the OR 12 element, at the zero input of the trigger 29, which translates the trigger 29 to zero state. In this case, the device stops its operation and the number or numbers of the mismatched output contacts is displayed on the display unit. If the logical levels of the output reactions of the reference 5 and the controlled 4 logic blocks in all states of counter 2 coincide, the controlled logical block is recognized as operable.

Двоично-дес тичный счетчик 24 устанавливаетс  в исходное состо ние (заноситс  коэффициеит пересчета) при каждом изменении состо ни  счетчика 2 с помощью имульса от генератора 1 тактовых импульсов через формирователь 14 импульсов и элемент ИЛИ 17. Поэтому счет допустимых интервалов несовпадени  производитс  блоками 9 анализа на каждом новом состо нии счетчика 2.Binary-decimal counter 24 is set to its initial state (the conversion factor is entered) with each change in the state of counter 2 using an impulse from the clock generator 1 through the pulse shaper 14 and the element OR 17. Therefore, the calculation of the allowed mismatch intervals each new counter state 2.

Отсчет интервдлов несовпадени  производитс  следую1цим образом.The mismatch interval count is calculated as follows.

Формирователи 7 и 8 импульсов по фронту и срезу входного сигнала выра- батьгоают импульсы при любом изменении выходных реакций эталонного 5 и контролируемого 4 логических блоков . При изменении выходной реакции эталонного логического блока 5 формирователь 7.импульсов вырабатывает импульс, который через элемент ИЛИ 15 поступает на счетный вход триггера 18 и устанавливает его в единичное состо ние, разреша  тем самым , поступление калиброванной частоты генератора 25 тактовых импульсов через элемент И 19.на двоично-дес тичный счетчик 24. Изменение выходной реакции на соответствующем выходе контролируемого логического блока 4 приводит к выработке аналогичного импульса форм ирователем 8, в результате чего триггер 18 установитс  в нулевое состо ние, которое запрещает прохож- . дение калиброванной .частоты на счетчик 26 через элемент И 19. Если интервал несовпадени  изменений выход- ;Ных реакций контролируемого и эталонного логических блоков не превьшает . допустимую величину, то сигнал несовпадени  на выходе двоично-дес тичного счетчика 24 не по вл етс , а счетчик устанавливаетс  в исходное состо ние дл  проведени  контрол  несовпадений на следующем тестовом наборе, При помощи переключател  31 с шифратора 30 снимаетс  код, поступающий через коммутатор, образованный элементами И 20 - 23, на информационные входы счетчика 24. Применение делител  26 в блоке 13 управлени  предоставл ет возможность расширить диапа- ;3он частоты измерени , ..что, в свою очередь, позвол ет проводить контроль более пюрокой номенклатуры логических блоков.The formers 7 and 8 pulses generate and generate pulses on the front and edge of the input signal for any change in the output reactions of the reference 5 and controlled 4 logic blocks. When the output response of the reference logic block 5 changes, the impulse generator 7.pulses produces a pulse that passes through the OR element 15 to the counting input of the trigger 18 and sets it in one state, thereby allowing the arrival of the calibrated frequency of the generator 25 clock pulses through the I 19 element. to a binary-decimal counter 24. A change in the output reaction at the corresponding output of the controlled logic block 4 leads to the generation of a similar pulse by the generator 8, with the result that trigger 18 is Tanovits to zero state, which prohibits passage. Calibration of the frequency to the counter 26 through the element And 19. If the interval of the discrepancy between the changes in the output-; The reactions of the controlled and reference logic blocks do not exceed. the admissible value, the mismatch signal at the output of the binary-decimal counter 24 does not appear, and the counter is reset to conduct a mismatch control on the next test set. Using the switch 31, the coder 30 removes the code received through the switch formed And 20-23 elements to the information inputs of the counter 24. The use of the divider 26 in the control unit 13 provides an opportunity to extend the range of the measurement frequency, which, in turn, allows monitoring more pure Coy range of logical blocks.

Claims (1)

Формула изобретени Invention Formula Устройство дл  контрол  логических блоков, содержащее генератор тактовых импульсов, счетчик, п блоков обнаружени  входов/выходов (где п - число входов/выходов контролируемогоA device for monitoring logic blocks, comprising a clock pulse generator, a counter, n blocks of input / output detection (where n is the number of inputs / outputs of the monitored логического блока), эталонный блок, регистр пам ти, блок индикации и блок управлени , содержащий формирователь импульса, причем первые выходы всехlogic block), a reference block, a memory register, an indication block and a control block containing a pulse shaper, with the first outputs of all блоков обнаружени  входов/выходов соединены с, соответствующими входами/ /выходами эталонного блока, синхро- входы п блоков обнаружени  входов/выходов соединены с соответствующимиI / O detection blocks are connected to the corresponding inputs / / outputs of the reference block, the sync inputs n of the blocks of I / O detection blocks are connected to the corresponding разр дными выходами счетчика, вход сброса которого соединен с выходом формировател  импульсов блока управлени , с входами сброса п блоков обнаружени  входов/выходов и входомthe bit outputs of the counter, the reset input of which is connected to the output of the pulse driver of the control unit, with the reset inputs n of the I / O detection units and the input сброса регистра пам ти, входы разрешени  каждого блока обнаружени  входов/выходов соединены с выходом формировател  импульсов и установочными входами соответствующих разр дов регистра пам ти, вторые выходы п блоков обнарз ени  входов/выходов соединены с соответствующими входами/выходами контролируемого логического блока, выходы регистра пам ти соединены с соответствующими информационными входами блока индикации, о т - личающеес   тем, что, с целью повьш1ени  достоверности контрол , оно содержит п коммутаторов, 2п формирователей импульсов, элемент ИЛИ и п блоков анализа, а блок управлени  содержит генератор тактовых импульсов , переключатель, делитель частоты, триггер, шифратор и элемент И, а каждый блок анализа содержит формирователь импульсов, переключатель, первый , второй и третий элементы 1ШИ, первый, второй, третий, четвертый и п тый элементы И и счетчик, причем вход пуска устройства соединен с единичным входом триггера, нулевой вход которого соединен с выходом элемента ИЛИ, выход триггера соединен с входом формировател  импульсов блока управлени , с первым входомthe memory register reset, the resolution inputs of each I / O detection unit are connected to the output of the pulse generator and the installation inputs of the corresponding memory register bits, the second outputs n of the I / O detection units are connected to the corresponding inputs / outputs of the monitored logic block, memory register outputs These are connected to the corresponding information inputs of the display unit, which is about the fact that, in order to increase the reliability of the control, it contains n switches, 2p drivers and pulses, an OR element and p analysis units, and the control unit contains a clock pulse generator, a switch, a frequency divider, a trigger, an encoder and an AND element, and each analysis block contains a pulse driver, a switch, the first, second and third elements of the first, the second, the second , the third, fourth and fifth elements And and the counter, the device start input is connected to a single trigger input, the zero input of which is connected to the output of the OR element, the trigger output is connected to the input of the control unit pulse former, with the first input odom элемента И и входом пуска генератора тактовых импульсов, второй вход элемента И соединен с выходом делител  частоты, вход которого соединен с выходом генератора тактовых импульсов блока управлени , информационные входы шифратора соединены с неподвижными контактами переключател , подвижный контакт которого, подключен к шине единичного потенциала устройства , выходы шифратора соединены с первыми входами первого, второго, третьего и четвертого элементов И каждого блока анализа, в каждом i-мelement I and the start input of the clock generator, the second input of the element I is connected to the output of the frequency divider, whose input is connected to the output of the clock generator of the control unit, the information inputs of the encoder are connected to the fixed contacts of the switch, the movable contact of which is connected to the unit potential bus the outputs of the encoder are connected to the first inputs of the first, second, third and fourth elements AND of each analysis block, in each i-th локе анализа (где ,...,п) выхоы первого, второго, третьего и четвертого элементов И соединены с инормационными входами счетчика, вход синхронизации которого соединен с выходом п того элемента И, первый вход которого соединен с выходом триггера, вход сброса которого соединен с выходом первого элемента ИЖ, вход синхронизации триггера соединен с выходо м второго элеьЛнта ИЛИ, выход переноса счетчика i-ro блока анализа соединен с первым входом первого элемента ИЛИ одноименного блока анализа и информационными входами соответствующих разр дов регистра пам ти, второй вход первого элемента ИЛИ i-ro блока анализа соединен с первым входом третьего элемента ИЛИ одноименного блока анализа и с вьЬсодом формировател  импульса блока управлени , выход третьего элемента ИЛИ i-ro блока анализа соединен с вторыми входами первого, второго, третьего иlock of analysis (where, ..., p) outputs of the first, second, third and fourth elements I are connected to the information inputs of the counter, the synchronization input of which is connected to the output of the fifth element I, the first input of which is connected to the output of the trigger, the reset input of which is connected with the output of the first IZH element, the trigger synchronization input is connected to the outputs of the second element OR, the transfer output of the counter of the i-ro analysis unit is connected to the first input of the first element OR of the same name analysis unit and information inputs of the corresponding bits the memory register, the second input of the first element OR the i-ro analysis unit is connected to the first input of the third element OR of the same name analysis unit and with the output of the control unit pulse generator, the output of the third element OR the i-ro analysis unit is connected to the second inputs of the first, second and четвертого элементов И одноименного блока анализа, второй вход третьего элемента ИЛИ 1-го блока анализа сое- динен с выходом формировател  импульсов одноименного.блока анализа, вход которого соединен с выходом генератора тактовых импульсов, второй вход п того элемента И i-ro блока анализаthe fourth element AND the same analysis unit, the second input of the third element OR the 1st analysis unit is connected to the output of the impulse generator of the same name analysis unit, the input of which is connected to the output of the clock generator, the second input of the fifth element AND the i-ro analysis unit )Q соединен с выходом элемента И блока управлени , первый и второй входы второго элемента ИЛИ i-ro блока анализа соединены с выходами i-ro и (i + 1)-го формирователей импульсов,) Q is connected to the output of the control element AND of the control unit, the first and second inputs of the second element OR the i-ro analysis block are connected to the outputs of the i-ro and (i + 1) -th pulse formers, ,5 входы которых соединены соответственно с первым и вторым выходами i-ro коммутатора, первый и второй информационные входы которого соединены соответственно с первым и вторым вы2Q ходами одноименного блока обнаружени  входов/выходов, инверсный первый выход i-ro блока обнаружени  входов/выходов соединен с первым и вторым равл ющими входами одноименного ком25 мутатора., 5 inputs of which are connected respectively with the first and second outputs of the i-ro switch, the first and second information inputs of which are connected respectively with the first and second outputs of the same input / output detection unit, the inverse first output of the input detection / output unit i-ro is connected to the first and second equating inputs of the same-named commutator. 77 8eight 1515 f4f4 1717 LnLn 1818 19nineteen 2424 фиг, 2fig 2