SU1221743A1 - Controlled pulse repetition frequency divider - Google Patents
Controlled pulse repetition frequency divider Download PDFInfo
- Publication number
- SU1221743A1 SU1221743A1 SU843791832A SU3791832A SU1221743A1 SU 1221743 A1 SU1221743 A1 SU 1221743A1 SU 843791832 A SU843791832 A SU 843791832A SU 3791832 A SU3791832 A SU 3791832A SU 1221743 A1 SU1221743 A1 SU 1221743A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- pulse
- control
- key
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к импульсной технике и может быть использовано в вычислительной технике и автоматике . Устройство содержит импульсный вход 1, вход 2 управлени режимом работы, при сигнале О устройст во имеет коэффициент делени К+1, а при сигнале 1 - К, вход 3 управлени коэффициентом.делени , шины входа управлени , импульсный выход 8, выход 9 устройства, код на котором соответствует количеству поданных на вход 1 импульсов, шины 10-13 выхода , триггеры 14-17 со счетным входсК, образуюрдае двоичный N-разр дный счетчик импульсов, D-триггер 18, элементы 19-23 И-НЕ, элементы 24 И, импульсные ключи 31 и 32 с запоминанием сигнала управлени . Введение в устройство полусумматоров 27-30, элемента 25 И и элемента 26 ИЛИ позвол ет расширить функциональные возможности за счет использовани его в режиме счетчика при сохранении длительности входного импульса на вькоде устройства . 3 ил. i (Л § to to Ч 4;; САThe invention relates to a pulse technique and can be used in computing and automation. The device contains pulse input 1, input 2 controls the mode of operation, with a signal O, the device has a division factor K + 1, and with a signal 1 - K, input 3 controls the division ratio, control input bus, pulse output 8, output 9 of the device, the code on which corresponds to the number of pulses fed to the input 1, output buses 10–13, triggers 14–17 with counting inputs, generates a binary N-bit pulse counter, D-flip-flop 18, elements 19-23 AND –NE, elements 24 AND , pulse keys 31 and 32 with control signal memorization. Introduction to the device of half-adders 27-30, element 25 AND and element 26 OR allows to expand the functionality by using it in counter mode while maintaining the duration of the input pulse on the code of the device. 3 il. i (L § to to H 4 ;; SA
Description
Изобретение относитс к импульсной технике и может быть использован в системах вычислительной техники и автоматики.The invention relates to a pulse technique and can be used in computer systems and automation.
Цель изобретени - расширение функциональных возможностей путем обеспечени возможности использовани устройства в режиме счетчика при сохранении длительности входного импульса на выходе устройства, а также получени коэффициента делени К,, и .The purpose of the invention is to expand the functionality by allowing the device to be used in counter mode while maintaining the duration of the input pulse at the device output, as well as obtaining the division factor K ,, and.
На фиг.1 приведена принципиальна схема управл емого делител частоты следовани импульсов; на фиг.2 - принципиальна схема имйульсного ключа с запоминанием сигнала управлени на фиг.З - временна диаграмма работы импульсного ключа с запоминанием сигнала управлени .Figure 1 is a circuit diagram of a controlled pulse frequency divider; 2 is a schematic diagram of an impulse key with a control signal memorization. FIG. 3 is a timing diagram of the operation of a pulse key with memorization of a control signal.
Управл емый делитель частоты следовани импульсов (фиг.1) содержит импульсный вход 1, на который подаг етс импульсный сигнал, частота которого должна быть разделена на некоторое число; вход 2 управлени режимом работы (при сигнале О уст- ройство имеет коэффициент делени К+1, а при сигнале ); вход 3 управлени коэффициентом делени , шины 4-7 входа 3 управлейи . (шина 4 - шина младшего, а шина 7 - старшего разр дов); импульсный выход 8 устройства, на котором реализуютс коэффициенты делени К илиК+1, где k - число, задаваемое на входе 3 управлени ; параллельный выход 9 устройства , код на котором соответствует (равен) количеству поданных на вход 1 импульсов; отдельные шины 10-13 выхода 9; триггеры 14-17 со счетным входом, образующие двоичный N-разр дный счетчик импульсов (на фиг.1 ); D-триггер 18; элементы 19-23 И-НЕ, первый 24 и второй 25 элементы И, элемент 26 РШИ, полусумг маторы 27-30 с выходами суммы S и переноса С; первый 31 и второй 32 импульсные ключи с запоминанием сигнала управлени .The controllable pulse frequency divider (Fig. 1) contains a pulse input 1, onto which a pulse signal is applied, the frequency of which must be divided into a certain number; input 2 controls the mode of operation (with a signal O, the device has a division factor K + 1, and with a signal); input 3 control division factor, bus 4-7 input 3 control. (tire 4 is the younger bus and tire 7 is the oldest bit); pulse output 8 of the device, where the division factors K or K + 1 are realized, where k is the number specified at control input 3; parallel output 9 of the device, the code on which corresponds to (equal to) the number of pulses fed to the input 1; individual tires 10-13 output 9; triggers 14-17 with a counting input, forming a binary N-bit pulse counter (figure 1); D-trigger 18; elements 19-23 AND-NOT, the first 24 and second 25 elements AND, the element 26 of RShI, half-mators 27-30 with outputs of the sum S and transfer C; the first 31 and second 32 pulse keys with control signal memorization.
Вход коммутации С первого импульсного ключа 31 с запоминанием сигнала управлени вл етс входом устройства , вход управлени V подключен к выходу первого элемента 24 И, вхо- ды которого подключены к выходам соответствующих элементов 19 и 22. И-НЕ, первые входы каждого из котоThe switching input C of the first pulse key 31 with the storage of the control signal is the input of the device, the control input V is connected to the output of the first element 24 And whose inputs are connected to the outputs of the corresponding elements 19 and 22. NAND, the first inputs of each
5five
1one
5 050
5 О 5 o
5 five
5five
74327432
рых подключены к соответствующим ши- нам 4-7 входа-3 управлени коэффициентом делени , первый и второй выходы первого импульсного ключа 3 подключены соответственно к счетному входу и входу сброса N-разр дного счетчика на триггерах 14-17, второй выход первого импульсного ключа 31 соединен с входом коммутации второго импульсного ключа 32, выход которого вл етс выходом устройства, выход элемента 26 ИЛИ подключен к входу управлени V второго импульсного ключа 32, первый и второй входы (N+1)-го элемента 23 И-НЕ подключены соответственно к инверсному выходу триггера 18 и к входу управлени режимом работы устройства, соединенным с D-входом триггера 18 и с первым входом полусумматора 27 первого разр да , выход переноса которого подклю:. чен к первому входу второго элемента И 25, выход которого подключен к первому входу полусумматора 28 второ го разр да, выход переноса каждого полусумматора 28 и 29 подключен к первым входам полусумматоров 29 и 30 старшего разр да, а второй инверсный вход и инверсный выход суммы полусумматоров 27, 28, 29 и 30 каждого разр да подключены соответственно к инверсному выходу своего разр да счетчика на триггерах 14-17 и к вторым входам элементов 19-22 И-НЕ своего разр да, выход триггера 18 и его входы С и R подключены соответственно к второму входу второго элемента И 25, к первому и второму j выходам второго импульсного ключа 32, первый и второй входы элемента 26 ИЛИ подключены соответственно к шине 4 управлени коэффициентом делени младшего разр да и выходу (N+l)-ro элемента 23 И-НЕ.connected to the corresponding 4-7 control-input control bus widths 4-7, the first and second outputs of the first pulse key 3 are connected respectively to the counting input and the reset input of the N-bit counter on triggers 14-17, the second output of the first pulse key 31 connected to the switching input of the second pulse key 32, the output of which is the output of the device, the output of element 26 OR is connected to the control input V of the second pulse key 32, the first and second inputs of the (N + 1) -th element 23 AND-NOT are connected respectively to the inversethe output of the trigger 18 and to the control input of the operating mode of the device connected to the D input of the trigger 18 and to the first input of the half accumulator 27 of the first discharge, the transfer output of which is connected to :. To the first input of the second element I 25, the output of which is connected to the first input of the half adder 28 of the second discharge, the transfer output of each half adder 28 and 29 is connected to the first inputs of the half adder 29 and 30 of the older discharge, and the second inverse input and the inverse output of the sum of half adder 27, 28, 29 and 30 of each bit are connected respectively to the inverse output of their bit counter on flip-flops 14-17 and to the second inputs of elements 19-22 AND-NOT of their bit, the trigger output 18 and its inputs C and R are connected respectively to the second entrance of the second element And 25, to the first and second j outputs of the second pulse key 32, the first and second inputs of the element 26 OR are connected respectively to the bus 4 controlling the division of the low-order bit and the output (N + l) -ro of the element 23 AND-NOT.
На выходе элемента И-НЕ формируетс сигнал 1, однако состо ние устройства не мен етс поскольку на выходе элемента 21 И-НЕ имеетс сигнал о. Следующие три импульса с входа 1 увеличивают число в счетчике на триггерах 14-17 до значени 4. На входе управлени V ключа 31 остаетс по-прежнему сигнал О. П тый импульс, поданный на вход 1, снова коммутируетс на первый выход ключа 31 и переключает триггер 14 в состо ние 1. В счетчике на триггерах 14-17 теперь записано число 5,A signal 1 is generated at the output of the NAND element, however, the state of the device does not change, since the signal O is at the output of the NAND element 21. The next three pulses from input 1 increase the number in the counter on triggers 14-17 to value 4. At the control input V of key 31, the signal O still remains. The fifth pulse applied to input 1 switches to the first output of key 31 again and switches trigger 14 to state 1. The counter on triggers 14-17 now contains the number 5,
33
при этом на выходах всех элементов 1-9-22 И-НЕ устанавливаютс сигналы 1, на выходе элемента 24 И и на выходе управлени V ключа 31 устанавливаетс сигнал 1, в результате чего шестой импульс с входа 1 коммутируетс на второй выход ключа 31 и через ключ 32 проходит на выход 8 устройства.the signals 1 are set at the outputs of all elements 1-9-22 AND-NOT, the signal 1 is set at the output of element 24 AND and the control output V of key 31, which causes the sixth pulse from input 1 to switch to the second output of key 31 and key 32 passes to exit 8 of the device.
Таким образом, в рассмотренном режиме происходит деление частоты поданных на вход 1 импульсов на число К +1,Thus, in the considered mode, the frequency division of the pulses fed to the input 1 by the number K +1 occurs,
Во втором режиме работы, когда на входе 2 имеетс сигнал 1, коэффициент делени устройства равен k. В исходном состо нии на инверсных выходах триггеров 14-17 имеютс сигналы 1, Триггер 18 находитс в состо нии О, поэтому на инверсных выходах суммы полусумматоров 28-30 имеютс „сигналы 1, а на инверсном выходе S полусумматора 27 - сигнал О.In the second mode of operation, when signal 1 is at input 2, the division factor of the device is k. In the initial state, the inverse outputs of the triggers 14-17 have signals 1, the trigger 18 is in the state O, therefore the inverse outputs of the sum of half summers 28-30 have signals 1, and the inverse output S of half summator 27 has a signal O.
При цифровом коде на входе 3 управлени равном 1 (на шине 4 - 1, а на остальных шинах - О) на инверсном выходе суммы S полусумматора 27 имеетс сигнал О, при этом на выходе элемента 19 И-НЕ - сигнал I, на выходах элементов 20-22 |И-НЕ - также сигналы 1, на выходе элемента 24 И - сигнал 1, Импульсы с входа 1 коммутируютс на второй выход ключа 31, поступают на вход коммутации С ключа 32 и коммутируютс на выход 8, так как на входе управлени V ключа 32 имеетс сигнал ), поступающий с шины 4 через элемент 26 ИЛИ. Таким образом, при коде числа на входе 3 равном 1, устройство делит поступающую на его вход 1 частоту импульсов на значение .When the digital code at input 3 of control is 1 (on bus 4 - 1, and on other buses is O), the inverse output of the sum S of half-adder 27 has a signal O, while the output of element 19 is NOT the signal I, at the outputs of elements 20-22 | AND-NOT - also signals 1, at the output of element 24 AND - signal 1, the pulses from input 1 are switched to the second output of key 31, are fed to the switching input C of key 32 and are switched to output 8, because at the control input V key 32 has a signal), coming from bus 4 via OR element 26. Thus, when the code of the input 3 is equal to 1, the device divides the pulse frequency coming to its input 1 by a value.
27 S - 28 S - 29 S - 30 S - С - , С - С - С - 19 - 20 - 21 - 1, 22 - 1,27 S - 28 S - 29 S - 30 S - C -, C - C - C - 19 - 20 - 21 - 1, 22 - 1,
на выходе элемента 24 И формируетс сигнал 1. П тый импульс с вхоДа 1 коммутируетс на второй выход ключа 31, поступает на вход коммутации ключа 32 и коммутируетс на выход 8, так как на входе управлени V ключа 32 имеетс сигнал 1 с выхода элемента 23 И-НЕ и с инверсного выхода триггера 18.signal 1 is generated at the output of element 24I. A fifth pulse from input 1 switches to the second output of key 31, enters the switching input of key 32, and switches to output 8, since the control input V of key 32 has a signal 1 from the output of element 23 AND -NOT and with inverse trigger output 18.
217434217434
При цифровом коде на входе 3 управлени , отличном от О и 1, на входе управлени V ключа 31 имеетс в исходном состо нии сигнал 0. До5 пустим, что код числа на входе 3 управлени равен числу 5 (на шинах 4 и 6 - сигналы 1, на шинах 5 и 7 - сигналы О). В исходном состо нии триггер 18 находитс в состо нииWhen the digital code at input 3 of the control is different from O and 1, signal 0 is in the initial state of control V of key 31. Up to 5, we assume that the code of the number at control input 3 is equal to 5 (on buses 4 and 6, signals 1 , on tires 5 and 7 - signals O). In the initial state, the trigger 18 is in the state
10 О, поэтому перенос с полусумматора 27 не пропускаетс на вход полусумматора 28. На инверсных выходах всех триггеров имеютс сигналы 1, на инверсных выходах суммы S полу15 сумматоров 27 - 28 - 30 - 1, на выходах элементов И-НЕ 19 - 1, 21 - О, 22 - 1, на выходе эле- : мента 24 И - сигнал О, который по- . ступает на вход управлени V клю20 ча 31 .10 O, therefore the transfer from the half adder 27 is not passed to the input of the half adder 28. At the inverse outputs of all triggers there are signals 1, at the inverse outputs of the sum S half of the 15 adders 27 are 28 - 30 - 1, at the outputs of the AND-NE elements 19 - 1, 21 - O, 22 - 1, at the output of the element 24 AND is the signal O, which is-. steps into the control input V kly20 cha 31.
Первый импульс с входа 1 коммутируетс на первый выход ключа 31 и переключает триггеры 14 и 18 в состо ние 1, при этом на шине 10 25 подтверждающий факт записи одного импульса на счетчик на триггерах 14-17J полусумматоры 28-30 подключаютс к выходу переноса С полусумматора 27, при этом на инверсных вы30 ходах суммы полусумматоров устанавливаютс следующие состо ни : 27 - 1, 28 - 1, 29 - 1, 30 - , на выходах элементов И-НЕ 19 - О, 20 - 1, 21 - О, 22 - 1, на вы ,с ходе элемента 24 И сохран етс сигнал О.The first pulse from input 1 is switched to the first output of key 31 and switches the triggers 14 and 18 to state 1, while on bus 10 25 confirming the fact of recording one pulse to the counter on triggers 14-17J, half summers 28-30 are connected to the transfer output C of half summator 27, while the following states are set at the inverse outputs of the sum of half adders: 27 - 1, 28 - 1, 29 - 1, 30 -, at the outputs of the AND-NE elements 19 - O, 20 - 1, 21 - O, 22 - 1, on you, with the course of the element 24 And the signal O.
Второй, третий и четвертый импульсы также коммутируютс на первый выход ключа 31. Эти импульсы дово4Q д т число в счетчике на триггерах 14-17 до значени 4, при этом устройство переходит в следующее состо ние (по входам полусумматоров и элементов):The second, third and fourth pulses are also switched to the first output of the key 31. These pulses bring the number in the counter on triggers 14-17 to 4 to 4, and the device enters the following state (at the inputs of half adders and elements):
Таким образом, устройство делит частоту на значение К,Thus, the device divides the frequency by the value of K,
Импульсный ключ с запоминанием сигнала управлени и использованный в предлагаемом устройстве изображен 55 на фиг.2, где обозначено: 33 - вход коммутации С импульсного ключа с запоминанием сигнала управлени ; 34 - вход управлени V ключа; 35 и 36 первый и второй вьпсоды ключа; .37 -40 элементы ИЛИ-НЕ; 41 - инвертор.A pulse key with a memory of the control signal and used in the proposed device is depicted 55 in FIG. 2, where: 33 is the switching input C of the pulse key with the memory of the control signal; 34 - control input V key; 35 and 36, the first and second keys of the key; .37 -40 elements OR NOT; 41 - inverter.
Устройство работает следующим образом .The device works as follows.
У каждого импульсного ключа имеетс вход коммутации С, вход управлени V и два вьпсода, подаваемые на вход С импульсы коммутируютс при на первый выход (расположен вверху ) ключа, а при V-1 - на второй выход (расположен внизу) ключа.Each pulse key has a switching input C, a control input V and two output signals, the pulses applied to input C are switched at the first output (located at the top) of the key, and at V-1 - at the second output (located at the bottom) of the key.
J В исходном состо нии все триггеры 14-17 наход тс в ;состо нии О, Рассмотрим работу устройства при сигнале о на входе 2 управлени режимом работы, при этом коэффициент делени устройства равен К+1.J In the initial state, all the triggers 14-17 are in; state O; Consider the operation of the device when the operating mode control signal is input 2, and the division factor of the device is K + 1.
При цифровом коде О на входе 3 на выходе каждого элемента 19-22 И-НЕ имеетс сигнал 1, на выходе элемента 24 И - сигнал 1, на входе управлени V ключа 31 - сигнал 1. Подаваемые с входа 1 на вход коммутации С ключа 31 импульсы коммутируютс на второй выход ключа 31, поступают на вход коммутации импульсного ключа.32 и проход т на выход 8 (так как на выходе элемента 23 И-НЕ и элемента 26 ИЛИ при наличии на входе 2 сигнала О имеетс сигналWith a digital code O at input 3, the output of each element 19-22 AND-NOT has a signal 1, the output of element 24 I is a signal 1, and at the control input V of key 31 is a signal 1. Supplied from input 1 to the switching input C of key 31 the pulses are switched to the second output of the key 31, are fed to the switching input of the pulse key.32 and pass to the output 8 (since the output of element 23 AND-NOT and element 26 OR, if input 2 of signal O is present, has a signal
1).one).
При коде числа на входе 3 управлени , отличном от о, происходит деление частоты на число К+1, Допустим , что код числа на входе 3 управлени равен числу 5 (на шинах 4 и 6 - сигналы 1, на шинах 5 и 7 - сигналы О). На входе 2 имеетс сигнал о, поэтому на выходах суммы 5 всех полусумматоров 27-30 те же сигналы, что и на инверсных выходах триггеров 14-17. В исходном состо нии на этих выходах имеютс сигналы 1, следовательно, на выходах элементов 19 и 21 И-НЕ имеютс сигналы о, а на выходе элемента 24 И сигнал о. Первый поданный на вход Г импульс коммутируетс на первый выход ключа 31, поступает на счетный вход триггера 14 и переключает его в состо ние 1 .When the code of the number at input 3 of the control, other than o, the frequency is divided by the number K + 1. Suppose that the code of the number at input 3 of the control is equal to 5 (on buses 4 and 6, signals 1, on buses 5 and 7, signals ABOUT). At input 2 there is a signal about, therefore at the outputs of the sum of 5 all half-adders 27-30 the same signals as at the inverse outputs of the triggers 14-17. In the initial state, these outputs have signals 1, therefore, at the outputs of elements 19 and 21 of AND-NO, there are signals about, and at the output of element 24, the signal about. The first pulse applied to the G input is switched to the first output of the key 31, arrives at the counting input of the trigger 14 and switches it to state 1.
Примем, что при сигнале О на входе V поданный на вход С импульс всегда коммутируетс на первый выход 35, а при сигнале 1 поданный на-, :вход С импульс коммутируетс на второй выход 36,Let us assume that at signal O at input V, the pulse applied to input C always commutes to the first output 35, and at signal 1, the fed in: C input switches to the second output 36,
В исходном- состо нии на входе 33 и на выходах 35 и 36 имеютс сигналы О. На вход управлени V 34 5 зададим сигнал О, при этом на выходе элемента 40 имеетс сигнал 1, на выходе элемента 37 - О, а на выходе инвертора 41 - 1,In the initial state, the input 33 and the output 35 and 36 have the signals O. At the control input V 34 5 we set the signal O, while the output of the element 40 has a signal 1, the output of the element 37 is O, and the output of the inverter 41 - one,
Подача сигнала 1 на вход комму- 0 тации С 33 приводит к установлению сигнала О на выходе инвертора 41, при этом на всех входах элемента 38The signal 1 to the input of the commutation of the C 33 leads to the establishment of the signal O at the output of the inverter 41, while at all the inputs of the element 38
имеютс сигналыthere are signals
а на его выМ 1 IIand on his vyM 1 II
ходе - сигнал 1course - signal 1
Изменение сигнала управлени во врем коммутации сигнала 1 не оказывает вли ни на коммутацию из-за наличи обратных св зей с выходов элементов 38 и 39 на входы элементовThe change of the control signal during the switching of the signal 1 does not affect the switching due to the presence of feedback from the outputs of the elements 38 and 39 to the inputs of the elements
соответственно 37 и 40. Устройство работает в соответствии с временной диаграммой на фиг.З.37 and 40, respectively. The device operates according to the timing diagram of FIG. 3.
Из временной диаграммы (фиг.З) работы импульсного.ключа с запоми- нанием сигнала управлени видно, что длительности импульсов на входе коммутаций С 33 и выходах 35 и 36 ключа всегда одинаковы, а изменение сигнала управлени на входе управлени V импульсного ключа с запоминанием сигнала управлени не оказывает вли ни на коммутацию.From the timing diagram (Fig. 3) of the operation of the pulse key with memorization of the control signal, it is clear that the durations of the pulses at the switching input of the C 33 and the outputs 35 and 36 of the key are always the same, and the change of the control signal at the control input V of the pulse key with memory control does not affect switching.
5five
00
Техническими преимуществами предлагаемого устройства по сравнению с устройством-прототипом вл етс возможность использовани выходов триггеров счетчика в качестве поразр дных выходов УДЧ, так как код числа на этих выходах всегда равен числуThe technical advantages of the proposed device in comparison with the device-prototype is the possibility of using the outputs of the meter triggers as bitwise UDF outputs, since the number code on these outputs is always equal to the number
импульсов, поданных в течение данного цикла делени частоты на импульсный вход, а также наличие двух режимов работы с коэффициентами делени частоты k и К+1, где К - число, задаваемое цифровым кодом на шинах выхода управлени коэффициентом делени , что расшир ет функциональные возможности предлагаемого устройства . Кроме того, достоинством устройства вл етс равенство длительностей импульсов на входе I и выходе 8.impulses delivered during this cycle of frequency division to the pulse input, as well as the presence of two operating modes with frequency division factors k and K + 1, where K is the number specified by the digital code on the output buses of the division ratio control, which expands the functionality of the proposed devices. In addition, the advantage of the device is the equality of the pulse durations at the input I and the output 8.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843791832A SU1221743A1 (en) | 1984-09-20 | 1984-09-20 | Controlled pulse repetition frequency divider |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843791832A SU1221743A1 (en) | 1984-09-20 | 1984-09-20 | Controlled pulse repetition frequency divider |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1221743A1 true SU1221743A1 (en) | 1986-03-30 |
Family
ID=21138935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843791832A SU1221743A1 (en) | 1984-09-20 | 1984-09-20 | Controlled pulse repetition frequency divider |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1221743A1 (en) |
-
1984
- 1984-09-20 SU SU843791832A patent/SU1221743A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 828418, кл. Н 03 К 21/36, 1979. Авторское свидетельство СССР № 930682, кл. Н 03 К 21/36, 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH06216762A (en) | Asynchronous counter | |
SU1221743A1 (en) | Controlled pulse repetition frequency divider | |
US4387341A (en) | Multi-purpose retimer driver | |
SU1377843A1 (en) | Code ring oscillator | |
SU1201855A1 (en) | Device for comparing binary numbers | |
SU1359896A1 (en) | Pulse-delay device | |
SU1529444A1 (en) | Binary counter | |
SU1239859A1 (en) | Adjustable frequency divider | |
SU1653153A1 (en) | Variable-ratio divider | |
SU892666A1 (en) | Flip-flop | |
RU1789977C (en) | Uniform structure register | |
SU993260A1 (en) | Logic control device | |
SU799148A1 (en) | Counter with series shift | |
SU1653154A1 (en) | Frequency divider | |
SU1262726A1 (en) | Variable frequency divider | |
SU678672A1 (en) | Retunable frequency divider | |
SU868763A1 (en) | Logic unit testing device | |
SU1580555A1 (en) | Digit-analog servo converter | |
SU1116426A1 (en) | Device for searching numbers in given range | |
SU743204A1 (en) | Pulse frequency divider | |
SU752328A1 (en) | Binary number comparing device | |
SU824415A1 (en) | Pulse series generator | |
SU593317A1 (en) | Reversible shift register | |
SU762204A1 (en) | Controllable pulse frequency divider | |
SU1076950A1 (en) | Shift register |