SU1195265A1 - Устройство дл измерени произведени двух напр жений - Google Patents

Abstract

Изобретение относитс  к электроизмерительной технике, целью его  вл етс  повышение точности измереlCt :«HJ3t Af j ИМ.-Н.. 13 -.Л(АЛ БМ ЛиоТ1| Д I Т ни .- Устройство содержит переключатели 1 и 2, источник опорного напр жени  3, ключевые элементы 4 и 5, интеграторы 6 и 7, компараторы 8 и 9, генератор тактовых импульсов 10, логические элементы(ЛЭ) .И 11 и 12, ЛЭ ИЛИ 13 и 14, управл емый делитель частоты 15, счетчик 16, дешифратор 17 и блок индикации 18, блоки синхронизации 19 и 20, линию задержки 21, триггеры 22, 23 и 24 и коммутатор 25. Блок 18 вырабатывает импульсный сигнал неисправности, если в резуль-тате вычитани  кодов четных и нечетных циклов преобразовани  на его выс S ходе будет получено число, модуль (Л которого превьш1ает допуск, заданный константой. Работа устройства по сн етс  временными диаграммами в описании изобретени . 4 ил. ;о сд 1с Од СП

Description

Изобретение относитс  к электроизмерительной технике.

Цель изобретени  - повьпиение точности измерени .

На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг, 2 - временные диаграммы, по сн ющие его работу; на фиг. 3 - пример выполнени  схемы синхронизации; на фиг. 4 - пример выполнени .коммутатора .

Устройство содержит переключатели 1 и 2, вторые входы которых подключены к первому выходу источника опорного напр жени  3, а выходы - к входам соответственно первого и второго ключевых элементов 4 и 5. Выходы ключевых элементов 4 и 5 соединен с входами первого и второго интеграторов 6 и 7 соответственно, выходы которых подключены к первым входам первого и-второго компараторов 8 и 9 соответственно. Вторые входы компараторов 8 и 9 соединены с вторым выхо- дом источника 3. Устройство содержит генератор тактовых импульсов 10 выход которого подключен к первому входу первого логического элемента И 11 и к второму входу второго логического элемента И 12, первый и второй логические элементы ИЛИ 13 и 14, выход логического элемента И 11 подключен к первому входу логического элемента ИЛИ 13, второй вход которог соединен с выходом управл емого делител  частоты 15, вход которого соединен с выходом логического элемента И 12, счетчик 16, счетный вход которого соединен с выходом логического элемента ИЛИ 13, информационный выход - через дешифратор 17 подключен к третьему входу блока 18 индикации , выход переполнени  подключен к первому входу первого блока 19 синхронизации, а вход сброса - к выходу второго блока 20 синхронизации, входу линии 21 задержки и первому входу блока 18, первый триггер 22, S-вход которого подключен к выходу блока 19 и R-входу второго триггера 23, R-вхЬд - к выходу компаратора 8 и S-ВХОДУ третьего триггера 24, а пр мой выход - к управл ющему входу переключател  2, S-вход триггера 23 соединен с выходом логического элемента ИЛИ 14, а пр мой выход - с вторым входом логического элемента И Пи управл ющими входами переключател  1 и ключевого элемента 5. R-вход триг-гера 24 подключен к выхо- ду компаратора 9, пр мой выход - к первому входу логического элемента И 12 и управл ющему входу ключевого элемента 4, а инверсный выход - к первому входу блока 20. Цервые входы блоков 19 и 20 соединены с выходом генератора 10, выход линии 21 подключен к второму входу ло.гическоГо элемента ИЛИ 14, первый вход которого образует вход запуска устройства. Второй вход блока 18 соединен с выходом делител  15, а выходы образуют выход устройства, коммутатор 25, первый и второй входы которого образуют входы устройства, третий вход - подключен к первому выходу источника 3, управл ющий вход - к выходу блока 20, первый и второй выходы - к входам переключателей 1 и 2 соответственно. Блоки 14, 19-24 образуют блок управлени  устройством; Блоки 19,и 20 синхронизации содержат триггер 26, С-вход которого образует второй вход, р-вход подключен к источнику напр жени  логической единицы 1, пр мой выход - к D-входу триггера 27, R-вход которого соединен с выходом элемента

0 И-НЕ 28. Первьш вход элемента И-НЕ 28 соединен с инверсными входами триггера 26, а второй вход - с R-входом триггера 26, выходом элемента- И-НЕ 29 и выходом схеьы. Первый вход элемента И-НЕ 29 соединен с пр мым выходом триггера 27, второй вход - с .С-входом триггера 27 и первым входом схемы.

Коммутатор 25 содержит мультиплексоры 30 и 31, первые, вторые и третьи выходы которых  вл ютс  соответственно первым, вторым и третьимвходами коммутатора, и триггер 32, С-вход которого  вл етс  управл ющим входом коммутатора, пр мой выход подключен

к первым входам мультиплексоров 30 и 31, инверсный выход - к вторым входам мультиплексоров 30 и 31 и к D-входу триггера. Выходы мультиплексоров 30 и 31 образ5нот соответственно первый

и второй выходы коммутатора. .

Устройство работает следующим образом .

После поступлени  импульса Запуск на вход логического элемента ИЛИ 14, перебрасьшаетс  триггер 23, и на вход интегратора 6 через коммутатор 25, переключател 1з 1 и ключевой элемент 4 поступает первое из измер емых напр жений. Фиксированньй интервал времени Т, в течение которого производ т зар д интегратора 6, определ етс  емкостью счетчика 16, На ег счетный вход через логические элементы II и 13 поступают выходные импульсы генератора 10. В момент переполнени  счетчика 16 на его выходе перепол нени  возникает потенциальный сигнал поступающий на первый вход блока 19. Последний осуществл ет прив зку указанного потенциального сигнала к переднему фронту импульса тактовой частоты с выхода генератора 10, чем достигаетс  исключение неконтролируемой погрешности, св занной с нестабильностью задержки счетчика 16. При по влении сигнала на первомвходе блока 19 (20 ) перебрасываетс  триггер 26. После прихода очередного импульса с генератора 10 на второй вход блока 19 (20 ) он поступает на его выход, устанавлива  триггеры 26 и 27 в исходное состо ние. Выполнение соотношени  допустима  задержка импульс переполнени  счетчика 16; соответственно длительность фронта и период выходных импульсов генератора 10, обеспечивает при этом однозначность величины временного интервала Т и,. следовательно, высокую точность изме рени . По окончании зар да интеграто ра 6 осуществл ют его разр д опорным напр жением И , причем компаратор 8 фиксирует момент равенства выходного напр жени  интегратора 6 напр жению j(j с-второго выхода источника опорно го напр жени  3. Одновременно с разр дом интегратора 6 производ т зар д интегратора-7 вторым из входных на- пр жений через коммутатор 25, переключатель 2 и ключевой элемент 5. Затем в момент срабатывани  компаратора 8 опорное напр жение с первого выхода источника опорного напр жени  3 поступает на вход интегратора 7 и начинаетс  его разр д до уровн  Ug (фиг. 2). В течение времени его разр да на счетный вход двоичного . счетчика 16 поступает частота с выхода управл емого делител  частоты 15 через логический элемент И 12, откпываемый триггером 24. На управл ющие входы делител  частоты 15 поступает цифровой код, позвол ющий масштабировать результат измерени  произведени  двух напр жений . Упраэл емый делитель частоты 15 представл ет собой реверсивный счетчик , выход переполнени  которого,  вл ющийс  выходом делител  частоты 15, соединен с тактовым входом записи информации, поступающей на его управл ющие входы в виде параллельного кода. Информаци  с выхода счетчика 16 через дешифратор 17 поступает в блок индикации 18 и через него на цифровой выход устройства. При этом результат измерени  пропорционален произведению средних значений входных напр жений. После срабатывани  компаратора 9 и триггера 24 блок 20 формирует импульс, осуществл кнций установку в нуль счетчика 16 и поступающий в блок,18, где регистрируетс  окончание очередного цикла измерени . Импульс с выхода блока 20 поступает также на управл ющий вход коммутатора 25, осуществл ющего переключение входного напр жени . При этом первый из входных сигналов поступает на второй вход устройства, а второй на его первый вход. Через линию задержки 21 импульс с выхода блока 20 осуществл ет повторный запуск устройства. При этом результат, измерени  в случае неизменных входных напр жений не отличаетс  от предыдущего, однако зар д интегратора 7 происходит первым из измер емых напр жений, а интегратора 6 вторым , Число-импульсный код с выхода делител  частоты 15 поступает не только на счетный вход счетчика 16, но и на второй вход блока 18, где осуществл етс  вычитание кодов четных и нечетных циклов преобразовани  и сравнение результата с константой. В случае, если в результате вычитани  получаетс  число, модуль которого превышает допуск, заданный константой, блок 18 вырабатывает импульсный сигнал неисправности . Если результат вычитани  оказываетс  меньше константы, блок индикации формирует на выходе , код числа, пропорциональный искомому произведению входных напр жений ..

Claims (1)

1. Формула изобретени 

   Устройство дл  измерени  произведени  двух напр жений содержащее первый ключ, выход которого через последовательно соединенные первый интегратор И первый компаратор соединен с вторым входом блока управлени , второй ключ, выход которого через ,последовательно соединенные второй интегратор и второй компаратор соединен с третьим-входом блока управлени  управл ющий вход первого ключа соединен с вторым выходом блока управлени  генератор тактовых импульсов, выход которого подключен к первому входу первого элемента И, второй вход первого элемента И подключен к первому выходу блока управлени , первый вход которого подключен к выходу перепол- нени  счетчика, и источник опорного напр жени , отличающее с  тем, что, с целью повышени  точности в него введены коммутатор, два переключател , управл емый делитель частоты , второй элемецт И, первый элемен ИЛИ, дешифратор и блок индикации, причем первый и второй входы коммутатора образуют первый и второй входы устройства, первый выход коммутато ра соедийен с первым входом первого переключател , второй выход - с первым входом второго переключател , третийвход - с первым выходом источника опорного напр жени  и с вторыми входами первого и второго переключателей , выходы первого и второго переключателей соединены соответственно с входами первого и второго ключей, второй выход источника опорного на- пр жени  подключен к второму входу первого и второго компараторов, управл ющие входы первого переключател  и второго ключа соединены с первым выходом блока управлени , управ- л ющий вход второго переключател  соединен с третьим выходом блока управлени , управл ющий вход коммутатора соединен с четвертым выходом блока управлени  и с первым входом блока индикации, выход первого элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходомуправл емого делител  частоты и с вторым входом блока индикации, -а выход - с счетным входо счетчика, первый вход второго элемента И подключен к второму выходу блока управлени , второй вход - к выходу генератора тактовых импульсов и к четвертому входу блока управлени , а выход - к входу управл емого делител  частоты, информационньш выходы счетчика через дешифратор подключены к третьему входу блока индикации, выходы которого образуют выход устройства , причем блок управлени  состит из трех триггеров, двух блоков синхронизации, линии задержки и второго элемента ИЛИ, S-вход третьего триггера образует вход блока, R-входтретий вход блока, а пр мой выход - второй выход блока, инверсный выход первого триггера подключен к первому входу второго блока синхронизации, первый вход первого блока синхронизации образует первый вход блока, второй вход - подключен к второму входу второго блока синхронизации и образует четвертый вход блока, а выход соединен с S-входом первого триггера и R-входом второго триггера, R-вход первого триггера подключен к S-входу третьего триггера, а пр мой выход образует третий выход блока, S-вход второго триггера подключен к выходу второго элемента ИЛИ, а пр мой выход образует первый выход блока, выход второго блока синхронизации образует четвертьй выход блока и подключен к входу сброса счетчика непосредственно, а через линию задержки к второму входу второго элемента ИЛИ, первый вход которого образует вход запуска устройства .