SU1181155A1 - Преобразователь последовательного кода в параллельный - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ ПОСЖДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ, содержащий D-триггер, генератор импульсов, счетчик, С-вход которого соединен с выходом генератора импульсов, элемент И, дешифратор синхросигнала, регистр сдвига ,

Description

1181 нен с синхровходом D-триггера, пр мой выход которого соединен с входом сброса счетчика, выход переполнени  которого соединен с входом формировател  импульсов, а выход заема 155 счетчика через третий элемент задерж ки соединен с входом сброса D-триггера , D-вход которого соединен с входом логической единицы преобразовател  .

Изобретение относитс  к автоматик и вычислительной технике и может найти применение в системах передачи данных по цифровым каналам дл  преобразовани  последовательного кода в параллельньй.

Цель изобретени  - расширени  кла са решаемых задач путем обеспечени  возможности преобразовани  фазоманипулированного представлени  кодов и повышение достоверности преобразовани  информации.

На фиг, 1 изображена структурна  схема преобразовател  последовательного кода в параллельньй, на фиг, 2временные диаграммы, по сн ющие его работу дл  случа , когда, например, , 100,,,10 N,,j Oi на фиг, 3 - структурна  схе4vTn

ма выполнени  дешифратора синхросигнала , .

.Преобразователь последовательного кода в параллельный содержит (фиг,1) D-триггер 1, счетчик 2, генератор 3 импульсов, регистр 4 сдвига, дешифратор 5 синхросигнала, элемент И 6, блок контрол , блок 8; гальванической разв зки которьй, например, мо-. жет быть выполнен на трансформаторе со средней точкой, блок 9 пороговых элементов, блок 10 элементов дифференцировани , первый 11 и второй 12 элементы ИЛИ, первый 13, второй 14 и третий 13 элементы задержки , выходной регистр 16, формирователь 17 импульсов.

Дешифратор 5 синхросигнала содержит (фиг, 3) первую 18 и вторую 19 группы элементов НЕ, элемент ИСКЛЮЧАЩЕЕ ИЛИ 20, первый 21 ивторой 22 элементы И и элемент ИЛИ 23, выход которого  вл етс  выходом дешифратора синхросигнала.

Преобразователь работает следующим образом.

В исходном состо нии, когда сигналы на информационные входы преобразовател  не подаютс , на выходе D-триггера 1 (фиг, 1) установлен уровень логического О, Тактовые импульсы частотой 2pF, где р целое число, F - частота следовани  импульсов на информационных входах преобразовател , подаютс  с выхода

генератора 3 импульсов (фиг, 2 А) на С-вход счетчика 2, с выхода которого тактовые импульсы частотой 2F (поз, в) через формирователь 17 импульсов поступают на С-вход регистра 4 сдвига (поз. В), по фронту которых в последний записываютс  уровни логического О с выхода элемента ИЛИ 11 (поз. Г), Уровень логического О присутствует на выходе элемента ИЛИ 12 и (го+О-м выходе регистра 4 сдвига, а также на выходах дешифратора 5 синхросигнала,, элемен-

та И 6 и импульса сопровождени  преобразовател  (соответственно позиции Д-И и позици  Импульс сопровождени ) . На информационных выходах преобразовател  присутствуют параллельньй код последнего преобразованного слова,

Преобразуемое слово представл ет собой последовательность логических О и 1, ..причем начало слова (п разр дов) служит синхросигналом. Далее следует к информационных разр дов и последним  вл етс  разр д контрол  четности. Преобразуемое слово поступает, например, из мёжприборной магистрали на вход блока 8 гальванической разв зки и далее через

блок 9 пороговых элементов - на

блок 10 элементов дифференцировани  и элемент ИЛИ 11, По каждому изменению , например, пол рности сигнала, поступающего на информационные входы преобразовател , блок 10 элементов дифференцировани  формирует импульс синхронизации, которьй через элемент ИЛИ 12 подаетс  на С-вход D-триггера 1, устанавлива  последний в единичное состо ние. Уровен логической 1 поступает на R-вкод счетчика 2, сбрасыва  его в О. На- выходе заема счетчика 2 по вл ет уровень логической 1, которьй через элемент 13 задержки поступает на R-вход D-триггера 1, устанавлива его в исходное состо ние. Счетчик 2 отсчитывает . импульсов генерато2 . ра 3 импульсов, после чего формирователь 17 импульсов подает на С-вхо регистра 4 сдвига тактовьй импульс, по фронту которого в регистр записы ваетс  соответствующий логический уровень с выхода элемента ИЛИ 11.. Последующие тактовые импульсы форми рователь 17 импульсов формирует через каждые Р импульсов с выхода генератора 3 импульсов. Указанньй процесс повтор етс  до тех пор, пока на входах дешифратора 5 синхросигнала не установитс  :одна из определенных заданных кодовых комбинаций. В этом случае на выходе дешифратора 5 синхросигнала по вл етс  уровень логической 1 и тактовьй импульс с выхода формирова тел  17 импульсов через элемент 14 задержки и элемент И 6 поступает на С-вход выходного регистра 16, обеспечива  запись в него информа- ционной части преобразуемого слова и служебньгх сигналов - вида синхросигнала и выходных сигналов блока 7 контрол  четности. С выхода элемента И 6 через элемент 15 задержки поступает сигнал на выход импульса сопровождени  преобразовател . Дешифратор.5 синхросигнала работает следунндим образом. В исходном состо нии на выходе элемента ИЛИ 23 (фиг. 3) присутствует уровень логического О. Если на входы дешифратора синхросигнала с 1-го по п поданы уровни логической 1, с (п+1)-го по 2.пуровни логического О, а на входы (2п+1) и (2п+2)-комбинации сигналов разного уровн , т.е. один разр д информационной части слова, представленньй в виде фазоманипулирОБанного сигнала, то на всех входах элемента И 21 устанавливаютс  уровни логической 1. В результате чего на выходе дешифратора синхросигнала по вл етс  уровень логической 1. Дешифратор синхросигнала срабатывает также в том случае, если на его входы с 1-го по п будут поданы уровни логического О, с (п+1)-го по 2п - уровни логической 1, а ра входы (2п+1) и (2п+2)-- комбина| ;и  сигналов разного уровн . В результате чего на всех входах элемента И 22 устанавливаютс  уровни логической .1, а. следовательно - и ни выходе дешифратора синхросигнала.

{ ноюриацианные hodbi

:§ &l

5.

Импульс сопрооо кде,ний А Ж R

Л

Е

ж Инсрормационные 8ы)(оды Импульс сопровождени 

,,, Л ШЛЛШШЛЛЛЛШШЛЛПЛЛЛЯ. А

П И П

п п

„Г U..JL

////////////// 777//////////777: форти.ионные -П- Импульс сопробождени 

L

П

п

-Г

-Д ШЯПЛЛПЛЯШШШШШШЛЛЛЛЛЛЛЛ о Ot П2 П5 П П П П7 П пЗ /////////////////////////////////// :

Claims (1)

1. ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ, содержащий D-триггер, генератор импульсов, счетчик, С-вход которого соединен с выходом генератора импульсов, элемент И, дешифратор синхросигнала, регистр сдвига ,(2п+2) выходов которого, где η - разрядность кодового представления синхросигнала, соединены с входами дешифратора синхросигна. ла, выход которого соединен с первым входом элемента И, и блок контроля, отличающийся тем, что, с целью расширения класса решаемых задач путем обеспечения возможности преобразования фазоманипулированного представления кодов и повышения достоверности преобразования информации, в преобразователь введены блок . пороговых элементов, блок элементов дифференцирования, первый и второй элементы ИЛИ, три элемента задержки, выходной регистр, формирователь импульсов, блок гальванической развязки, прямой и инверсный выходы которого соединены соответственно с первым и вторым входами блока пороговых элементов, а вход является первым разрядным входом преобразователя, второй разрядный вход которого соединен с первым входом первого элемента ИЛИ и первым входом блока элементов дифференцирования, второй и третий входы которого соединены соответственно с первым и вторым выхода- . ми блока пороговых элементов, первый выход которого соединен с вторым | входом первого элемента ИЛИ, выход которого соединен с информационным входом регистра сдвига, тактовый вход которого соединен с выходом формирователя импульсов и через пер-* вый элемент задержки - с вторым входом элемента И, вход которого соединен с входом записи выходного регистра и через второй элемент задержки - с выходом импульсов сопровождения преобразователя, информационные выходы которого соединены с выходами выходного регистра, вход первого разряда которого соединен с выходом первого разряда регистра сдвига, выход (2п+1)-го разряда которого соединен с входом второго разряда выходного регистра и первым входом блока контроля, входы с второго по к-й которого соединены соответственно с выходами с (2п+3)-й по (ш-1)-й регистра сдвига и входами с третьего по (к-1)-й разряды выходного регистра, где к - разрядность входного информационного слова, a m=2n+k+3, входы (k+2) и (к+3) разрядов которого соединены соответственно с прямым и инверсным выходами блока контроля, (к+1)-й вход, которого соединен с выходом (т+1)-го регистра сдвига, выходы блока элементов дифференцирования соединены с входами второго элемента ИЛИ, выход которого соедиSU ..,1181155 нен с синхровходом D-триггера, прямой выход которого соединен с входом сброса счетчика, выход переполнения которого соединен с входом формирователя импульсов, а выход заема счетчика через третий элемент задержки соединен с входом сброса D-триггера, D-вход которого соединен с входом логической единицы преобразователя .