SU1176341A1 - Interface for linking computer with peripherals - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВНЕШНИХ УСТРОЙСТВ С ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНОЙ, содержащее первый и второй блоки св зи, первые входы-выходы которых  вл ютс  соответственно первым и вторым входами-выходами устройства, а вторые входы-выходы подключены соответственно к первому и второму входам-выходам блока управлени , третий и четвертый входы-выходы которого подключены соответственно к первым входам-выходам блока прерываний и блока приоритета, а п тый и шестой входы-выходы - соответственно к первому и второму входам-выходам блока регистров, третий вход-выход которого подключен к второму входу-выходу блока приоритета, четвертый вход-выход блока регистров и выход блока приоритета через шину данных соединены с третьими входами-выходами пер вого и второго блока св зи, выход второго блока св зи соединен с входом блока приоритета, выход которого подключен ко входу блока прерываний , вторым входом-выходом подключенного к четвертому входу-выходу первого блока св зи, первый выход которого соединен с первыми входами блока управлени  и дешифратора, второй выход - со вторым входом дешифратора , выход которого соединен с вторым входом блока управлени , а третий вход - с выходом переключател , отличающеес  тем, что, с целью расширени  класса решаемых задач, в устройство введен шифратор базового адреса прерываии , причем первый информационный и управл ющий входы шифратора базового адреса прерьгеани  соединены с«эответственно с вьпсодами переключател  и блока W управлени , второй информационный вход - с первым входом-выходом блока регистров и четвертым входом дешифратора , а выход - через шину данных с третьими входами-выходами первого и второго блоков св зи. 2. Устройство йо п. I, о т л и ч чающеес  тем, что блок упо равлени  содержит генератор такто09 вых импульсов, выходом соединенно й го со счетным входом счетчика тактов выход и входы сброса И счета которого соединены соответственно с первыми группами входов и выходов шифратора микрокоманд, и две группы элементов И, причем первые входы элементов И первой группы соединены с первым входом блока и второй труппой входов шифратора микрокоманд, первые входы элементов И второй группы подключены к третйим группам входов и выходов шифратора микрокоманд и образуют п тый вход-выход блока.1. DEVICE FOR CONNECTING EXTERNAL DEVICES WITH ELECTRONIC COMPUTING MACHINE containing the first and second communication units, the first inputs-outputs of which are respectively the first and second inputs-outputs of the device, and the second inputs-outputs are connected respectively to the first and second inputs-outputs control unit, the third and fourth inputs-outputs of which are connected respectively to the first inputs-outputs of the interrupt unit and the priority block, and the fifth and sixth inputs-outputs respectively to the first and second inputs-outputs the register block, the third input-output of which is connected to the second input-output of the priority block, the fourth input-output of the register block and the output of the priority block via the data bus are connected to the third input-outputs of the first and second communication blocks, the output of the second communication block with the input of the priority block whose output is connected to the input of the interrupt unit, the second input-output of the first communication unit connected to the fourth input-output, the first output of which is connected to the first inputs of the control unit and the decoder, the second output one - with the second input of the decoder, the output of which is connected to the second input of the control unit, and the third input - with the output of the switch, characterized in that, in order to expand the class of tasks, the encoder of the base address of the interrupt is entered into the device, the first information and control The inputs of the encoder of the base address of the preggean are connected with the output of the switch and control block W, the second information input with the first input / output of the register block and the fourth input of the decoder, and the output through the bus data with the third inputs-outputs of the first and second communication units. 2. Device yo p. I, about tl and so that the control unit contains a clock pulse generator, the output connected to the counting input of the clock counter is the output and the reset inputs AND of the account of which are connected respectively with the first groups of inputs and outputs microinstructor encoder, and two groups of elements And, the first inputs of elements And of the first group are connected to the first input of the block and the second group of inputs of the encoder of microinstructions, the first inputs of elements And of the second group are connected to the third groups of inputs and outputs of the encoder mik rokomand and form the fifth input-output unit.

Description

четвертые, п тые, шестые, седьмые и восьмые группы выходов шифратора микрокоманд образуютсоответственно первый, второй, третий, четвертый и шестой входы-выходы блока, а выход и дев та  группа входов образуют соответственно выход и второй вход блока, вторые входы элементов И первой и второй групп подсоединены , к соответствующей разр дной шине второй группы выходов шифратора микрокоманд .the fourth, fifth, sixth, seventh and eighth groups of the outputs of the micro-encoder's encoders form the first, second, third, fourth and sixth inputs-outputs of the block, respectively, and the output and the ninth group of inputs form the output and the second input of the block, the second inputs of the first and first and the second groups are connected to the corresponding bit bus of the second group of outputs of the microinstructor coder.

Изобретение относитс  к вычислительной технике и может быть использовано дл  обмена информацией между ЭВМ, имеющей интерфейс типа Обща  шина и внешними устройствами, выход щими на интерфейс типа КАМАК.The invention relates to computing technology and can be used for the exchange of information between computers having an interface like a common bus and external devices connected to an interface like CAMAC.

Цель изобретени  - сокращение аппаратурных затрат.The purpose of the invention is to reduce hardware costs.

На фиг, 1 представлена блок-схема устройства; на фиг. 2 - функциональна  схема блока управлени  на фиг. 3-6 - функциональные схемы первого и второго блоков св зи, блока прерьгоаний и блока приоритета; на фиг. 7 и 8 - блок-схемы алгоритмов работы устройства.Fig, 1 shows the block diagram of the device; in fig. 2 is a functional block diagram of the control unit in FIG. 3-6 are functional diagrams of the first and second communication units, the prerange unit and the priority unit; in fig. 7 and 8 are block diagrams of the device operation algorithms.

Устройство содержит (фиг, 1) первый блок 1 свйзи, через шины 2 которого устройство подключаетс  к интерфейсу Обща  шина ЭВМ, второй блок 3 св зи, через шины 4 которого устройство соедин етс  с магистралью КАМАК, объедин ющей внешние устройства , блок 5 управлени , дешифратор 6, переключатель 7, блок 8 приоритета , блок 9 прерьгааний, блок 10 регистров включающий регистр 11 маски и регистр 12 управлени , шину 13 данных, шифратор 14 базового адреса прерывани , составл ющий вместе с дешифратором 6 блок 15 выбора устройства , адресную шину 16, шину 17 сопровождени  адреса, шину 18 упрайл ющих сигналов интерфейса Обща  шина, шину 19 кода области адресации, шину 20 кода базовоговектора прерывани , шину 21 выхода дешифратора 6 дл  пуска блока 5 управлени , шину 22 управл ющих сигналов интерфейса КАМАК, шину 23 сигналов управлени  регистром 12 маски, шину 2 управлени  шифратором 14, шину 25 базового вектора прерьгоаний.The device contains (FIG. 1) the first communication unit 1 via which the device bus is connected to the Shared Computer bus interface via buses 2, the second communication unit 3 through which bus 4 connects the device to the CAMAC highway connecting external devices, control unit 5, decoder 6, switch 7, priority block 8, blocking block 9, register block 10 including the mask register 11 and control register 12, data bus 13, base interrupt address coder 14, which together with the decoder 6 constitute the device selection block 15, address bus 16 , bus 17 address, bus 18, interface interface bus signals, common bus, address area code bus 19, interrupt vector base code bus 20, decoder 6 output bus 21 for starting control unit 5, CAMAC interface control signal bus 22, mask mask control signal bus 12 , bus 2 control of the encoder 14, bus 25 of the basic vector of preggs.

.2.2

шину 26 сигналов запросов прерьшани  от внешних устройств, шину 27 сигналов управлени  блоком 8 приоритета , шину 28 кода маски, шину 29bus 26 for interception request signals from external devices, bus 27 for control signals of priority block 8, bus 28 for mask code, bus 29

пуска блока 9 прерываний, шину 30 кода вектора прерываний, шину 31 сигнала сопровождени  вектора прерывани , шину 32 управлени  блоком 9 прерываний.start-up of interrupt block 9, interrupt vector code bus 30, interrupt vector tracking signal bus 31, interrupt block 9 control bus 32.

Блок 5 управлени  содержит (фиг,2)| генератор 33 тактовых импульсов, счетчик 34 тактов, шифратор 35 микрокоманд , элементы И 36, шины 37 и 38 сигналов управлени  счетчикомThe control unit 5 contains (FIG. 2) | 33 clock pulse generator, 34 clock counter, 35 microcoder encoder, And 36 elements, buses 37 and 38 of counter control signals

34, шины 39 и 40 входных и выходных сигналов счетчика 34, шины 41 сигналов состо ни  шифратора 35.34, buses 39 and 40 of the input and output signals of counter 34, buses 41 of the signals of the state of the encoder 35.

Блок св зи (фиг, 3) состоит из элемента И 42, элементов И 43 и 44The communication unit (Fig, 3) consists of an element And 42, elements And 43 and 44

первой и второй групп и элементов НЕ 45. Блок 3 св зи (фиг. 4) содержит дешифратор 46, элементы И 47 и 48 первой и второй групп и элементы НЕ 49. Блок 9 прерываний содержитthe first and second groups and elements are NOT 45. The communication unit 3 (FIG. 4) contains a decoder 46, the elements 47 and 48 of the first and second groups and the elements 49. The interrupt unit 9 contains

(фиг. 5) два триггера 50 и 51 и элемент И 52. Блок 8 приоритета содержит (фиг. 6) элементы И группы 53 и дешифратор 54 приоритета.(Fig. 5) two trigger 50 and 51 and the element And 52. Block 8 priority contains (Fig. 6) elements And groups 53 and the decoder 54 priority.

На фиг. 7 и 8 позици ми 55-59FIG. 7 and 8 positions 55-59

обозначены соответствующие процедуры алгоритма работы.The corresponding procedures of the algorithm are indicated.

Блок 1 обеспечивает согласование сигналов интерфейса Обща  шина ЭВМ с внутренними сигналами устройства, аналогичным обравом блок 3 обеспечивает согласование сигналов интерфейса КАМАК сопр гаемой системы с внутренними сигналами устройства.Unit 1 provides the interface signals of the General Computer bus with the internal signals of the device, similar to block 3, provides for the coordination of the CAMAC interface signals of the interfaced system with the internal signals of the device.

Дешифратор 6 декодирует адрес в шине 16 и разрешает по шине 21 работу блока 5, Шифратор 14 вырабатывает в шине 25 базовый вектор прерывани  fto управл  ощему сигналу на шине 24. Переключатель 7 по шине 19, а регист 12 управлени  по шине 20 задают дл  дешифратора 6 и шифратора 14 область адресации и базовый вектор прерывани устройства. Блок 8 принимает запросы на шине 26 и при наличии маски в шине 28 и разрешающих сигналов на шине 27 запу кает по шине 29 блок 9, который выполн ет захват интерфейса ЭВМ дл  передачи в процессор ЭВМ вектора прерывани . Вектор прерывани  образуетс  кодом на шине 30, вырабатываемым блоком 8 в зависимости от номера обрабатываемого запроса в лини х шины 26, и базбвым вектором в шине 25, Регистр 12 маски обеспечивает маскирование (разрешение) запросов на шине 26. Регистр 12 определ ет также режимы работы блока 5, которьй генерирует и принимает сигналы, определ ющие взаимодействие всех блоков устройства. В блоке 5 шифратор 35 представл е собой программируемую логическую мат рицу или может быть выполнен в виде комбинации элементов И, ИЖ, НЕ. Элементы И 36 предназначены дл  формировани  операций на шинах 4 в интерфейсе сопр гаемой системы. Шина 13 данных используетс  дл  о бмена информацией между ЭВМ и со р гаемой системой (через блоки 1 и 3), дл  обмена информацией между регистрами 11, 12 и ЭВМ и дл  передачи вектора прерывани  от шифратора 14 и блока 8 на ЭВМ. Устройство работает в следуюощх основных режимах: обмен информацией мезвду ЭВМ и регистрами 11, -12; обмен информацией между ЭВМ и сопр гаемой системой; чтение со стороны ЭВМ базового вектора прерьшани ; прерывание ЭВМ по запросам сопр гаемой системы с передачей вектора прерывани . В первом режиме ЭВМ через блок 1 выставл ет по шине 16 на дешифратор 6 и блок 5 адрес и соответствую1щие сопровождающие сигналы по шинам 17 и 18. При совпадеиии адреса с областью адресации устройства, определ емой положением переключател  7 и состо нием регистра 12, производитс  запуск блока 5 по шине 21. Блок 5 генерирует и принимает сигна лы в шинах 18 и 23, обеспечивающие обмен информацией между регистрами 11, 12 и шинами. 4, данные передаютс  при зтом через блок 1. и шину 13. Некоторые из разр дов регистра 12 по тине 20 модифицируют области адресации (в дешифраторе 6) и векторов прерывани  (в шифраторе 14) устройства. При обмене информацией между ЭВМ и сопр гаемой системой второй режим ) запуск блока 5 происходит по шине 21 аналогичным образом. Данные передаютс  при этом через блоки 1,3 и шину 13, управление осуществл етс  при помощи сигналов в шинах 18 и 22. При чтении базового вектора прерьтани  (третий режим) запуск блока 5 по шине 21 приводит к по влению сигнала на шине 24, управл ющего шифратором 14, который по шинам 25 и 13 через блок 1 выдает на ЭВМ базовый вектор прерывани  устройства. Прерывание процессора ЭВМ по запросам сопр гаемой системы (четвертый режим), поступающим через блок 3 по лини м шины 26, осуществл етс  при наличии разрешающих сигналов в шине 27 и маски в шине 28, определ емой содержимым регистра 11. Блок 8 запускает бпок 9, который по шинам 31 и 32 взаимодействует с ЭВМ и блоком 5, захватывает шины 2 интерфейса ЭВМ. Блок 5 вырабатывает сигналы в шинах 24 и 27, по которым шифратор 14 выдает в шину 25 базовый вектор прерьгаани , а блок 8 выдает в шину 30 младшие разр ды вектора прерывани , соответствующие наиболее приоритетному из разрешенных и присутствующих на шине 26 запросов . Вектор прерьгаани  по шине 13 через блок 1 передаетс  на ЭВМ, сопровождак цие сигналы управлени  вырабатываютс  блоком 5 на шине 18, На фиг. 7 и 8 показаны алгоритмы устройства сопр жени , Обведенные рамкой процедуры реализуютс  блоком 5 и шифратором 35, Сигналы в лини х шин св зи обозначаютс  при помощи цифры, соответствукмцей позиции шины на фиг. 1, 2 и номеру линии в шине, вместе с этим после разделительной точки даетс  общеприн тое сокращенное обозначение сигнала после разделительной точки. По сигналу обрадени  от ЭВМ по шине 17 проводитс  (фиг, 7) в дешифраторе 6 процедура 55 сравнени  ащреса в шине 16 с адресом устройства, задаваемым переключateлем 7 и реги ром 12. При их соответствии вырабатываетс  условие 59 выборки и определ етс  (процедура 56) режим работы РЕГ (лини  21.1) - обращение к реги рам И, 12, СИСТ (л1ети  21.3) - обр щение к сопр гаемой по шинам 4 системе , ВЕКТ (лини  21,2) - чтение ве тора прерывани  по инициативе ЭВМ, Сигналы в лини х 21.1; 21.3 и 21.2 в зависимости от операции в интерфейсе шины 2 ЭВМ (сигнал УПР1) инициируют одну из последовательностей процедур обмена: , Прием данных от ЭВМ на шину 13 по сигналу ПРЖМ лини  18.3) и запись в соответствующий регистр линии 23. 23,2. Чтение данных из регистра 23.3; 23.1 на шину 13 и передача на ЭВМ по сигналу в линии 18.2. Чтение вектора прерывани  (24.1 и 27,1) на шину 13 и передача его на ЭВМ по сигналу 18.2. Формирование операции в лини х 22,6 - 22,19 в интерфейсе шин 4 сопр гаемой системы по сигналу в лини 22.5 прием данных из ЭВМ по сигналу 18,3 и запись в сопр гаемую систему по сигналам 22.2 и 22.3. Формирование операции по лини м 22.6-22.19 в интерфейсе шин 4 по сигналу 22.4, чтение данных- из инте фейса шин 4 на шину 13 по сигналам 22.1 и 22.3 и передача на ЭВМ по сигналу в линии 18.2, После вьшолнени  этих последовательных процедур на ЭВМ выдаетс  синхросигнал ответа в линии 18.1, ожидаетс  сброс сигнала в линии 18.5 и устройство освобождаетс  (со то ние 57). Прерывание процессора ЭВМ по запросам сопр гаемой системы по лини м 26 (фиг. 8) осуществл етс , если в результате процедуры 58 сравнени  запросов с содержимым регистра 11 (шина 28) вырабатываетс  по крайней мере один разрешенный запрос в линии 27,3 и блок 5 вьщает ра решение прерывани  27.2, В этом случае сигнал в линии 29 запуска блока 9 инициирует последовательность процедур ,з.1хвата интерфейса ЭВМ: выстав л етс  запрос на прерывание в линии 31.2, ожидаетс  разрешение прерывани  по линии 31.5, по его приходу вырабатБшаетс  подтверждение выработ ки по линии 31,3 и сообщаетс  блоку 5 о захвате интерфейса ЭВМ (лини  32.3); блок 5 ожидает освобождени  интерфейса ЭВМ (лини  18,1 0) и разрешает выдачу вектора прерывани  (сигналы в лини х 32.2; 24.1; 27.1), данные вьздаютс  на шину 13 и по сигналу в линии 31,4 передаютс  на ЭВМ, одновременно вьщаетс  сигнал в линию 31.1, подтверждающий зан тость шин 2 интерфейса ЭВМ; блок 5 ожидает прихода от процессора ЭВМ по линии 18.1 ответного сигнала процессора о приеме вектора прерывани  и вырабатывает сигнал сброса в линии 32.2 дл  блока 9, по которому освобождаетс  интерфейс ЭВМ (снимаютс  сигналы в лини х 31,1; 31,4 и 31.3) и устройство сопр жени  переходит в состо ние 57, Наличие в устройстве шифратора при рассмотренных соединени х делает возможной модификацию со стороны ЭВМ областей адресации .и векторов прерывани  устройства. Чтение со сто-роны ЭВМ базового вектора прерывани  позвол ет контролировать такую модификацию, определ ть состо ние переключател , определ ть конфигурацию подключенной к ЭВМ системы с несколькими подобными устройствами сопр жени . Это позвол ет диагностировать и динамически модифицировать конфигурацию сложных систем, облегчает создание тестов, позвол ет использовать совместно программное обеспечение , разработанное дл  различных конфигураций системы различными фирмами и использовател ми, что улучшает эксплуатацию характеристики и облегчает проектирование исоздание информационно-измерительных систем. Выполнение дешифратора и шифратора в виде программируемой логической матрицы как блока 15 приводит к увеличению числа допустимых вариантов задани  областей адресации и векторов прерьгаани ,а устройство упрощаетс  за счет о.бъединени  двух блоков и применени  элемента с более высоким уровнем интеграции. Таким образом, устройство обеспечивает расширение класса решаемых задач при вьтолнений обмена данными между ЭВМ и внешними устройствами, осуществл   инициативу обмена либо от ЭВМ, либо от внешнего устройства.The decoder 6 decodes the address on bus 16 and enables block 5 to work on bus 21, Encoder 14 generates a basic interrupt fto on bus 25 to control the signal on bus 24. Switch 7 on bus 19, and control register 12 on bus 20 is set for decoder 6 and the encoder 14, the addressing area and the interrupt base vector of the device. Block 8 receives requests on bus 26 and, if there is a mask in bus 28 and enabling signals on bus 27, launches bus 29 a block 9, which captures the computer interface for transmission to the computer of the interrupt vector. The interrupt vector is formed by a code on bus 30, generated by block 8 depending on the number of the processed request in bus lines 26, and with a base vector in bus 25, Mask Register 12 provides masking (permission) requests on Bus 26. Register 12 also determines the operation modes block 5, which generates and receives signals that determine the interaction of all blocks of the device. In block 5, the encoder 35 is a programmable logic matrix or can be made as a combination of elements AND, IL, NOT. Elements And 36 are intended to form operations on tires 4 in the interface of the interfaced system. The data bus 13 is used to exchange information between the computer and the system being connected (via blocks 1 and 3), to exchange information between the registers 11, 12 and the computer and to transfer the interrupt vector from the encoder 14 and block 8 to the computer. The device operates in the following basic modes: the exchange of information between the computers and registers 11, -12; the exchange of information between the computer and the associated system; reading from the side of the computer of the base vector of chill; computer interruption by requests of the interfaced system with transmission of the interrupt vector. In the first computer mode, via block 1 exposes bus 16 to decoder 6 and block 5, the address and the corresponding accompanying signals on buses 17 and 18. When the address matches the device addressing area determined by the position of the switch 7 and the state of register 12, block 5 via bus 21. Block 5 generates and receives signals in tires 18 and 23, which ensure the exchange of information between the registers 11, 12 and the tires. 4, the data is transmitted through the unit 1. and bus 13. Some of the bits of register 12, according to line 20, modify the addressing area (in decoder 6) and interrupt vectors (in encoder 14) of the device. When information is exchanged between the computer and the interfaced system, the second mode (block 5) starts via bus 21 in a similar way. The data is transmitted through the blocks 1.3 and bus 13, the control is carried out using signals on buses 18 and 22. When reading the base interrupt vector (third mode), the start of block 5 via bus 21 causes a signal to appear on bus 24 encoder 14, which, via buses 25 and 13, via block 1 outputs to the computer the basic interrupt vector of the device. The processor of the computer is interrupted by requests of the interfaced system (fourth mode), coming through block 3 via bus lines 26, in the presence of enabling signals in bus 27 and a mask in bus 28, determined by the contents of register 11. Block 8 starts bpoc 9, which, via buses 31 and 32, interacts with the computer and block 5, captures bus 2 of the computer interface. Block 5 generates signals in buses 24 and 27, by which the encoder 14 feeds out the base vector prering to the bus 25, and block 8 issues to the bus 30 the lower bits of the interrupt vector corresponding to the highest priority of the requests that are present on the bus 26. The vector of the prereganga on the bus 13 through the block 1 is transmitted to the computer, the control signals are produced by the block 5 on the bus 18, FIG. 7 and 8 show the interface algorithms. Circled procedures are implemented by block 5 and encoder 35. Signals on communication lines are indicated by a digit corresponding to the bus position in FIG. 1, 2 and the line number on the bus, along with this, after the dividing point, the generally accepted abbreviation of the signal after the dividing point is given. On a computer signal from the computer, bus 17 is carried out (FIG. 7) in decoder 6, a procedure 55 comparing the address on bus 16 with the device address specified by switch 7 and register 12. When they match, condition 59 is determined and the sample is determined (procedure 56) REG operation mode (line 21.1) - access to the registers I, 12, SIST (line 21.3) - access to the bus interface system 4, VEKT (line 21,2) - reading of the interrupt by the computer, Signals in lines x 21.1; 21.3 and 21.2, depending on the operation in the computer bus interface 2 (UPR1 signal), initiate one of the sequence of exchange procedures: Accepting data from the computer on bus 13 using the PRM line 18.3) signal and writing to the corresponding register line 23.23.2. Reading data from register 23.3; 23.1 to bus 13 and transfer to a computer using a signal in a line 18.2. Reading the interrupt vector (24.1 and 27.1) onto bus 13 and transferring it to a computer using a signal 18.2. Formation of the operation in lines 22.6 - 22.19 in the bus interface 4 of the interfaced system by a signal in line 22.5 receiving data from a computer by a signal 18.3 and recording into the interfaced system by signals 22.2 and 22.3. Formation of operations on lines 22.6-22.19 in the bus interface 4 on signal 22.4, reading data from the bus 4 interface to bus 13 on signals 22.1 and 22.3 and sending to a computer on a signal in line 18.2. After these sequential procedures are performed on a computer, the response clock on line 18.1, the signal on line 18.5 is waited for and the device is released (notice 57). The interruption of the processor of the computer on requests of the interfaced system by lines 26 (Fig. 8) is carried out, if as a result of the procedure 58 of comparing the requests with the contents of register 11 (bus 28), at least one allowed request is generated in line 27.3 and block 5 The decision of interrupt 27.2 raises. In this case, the signal on the start line 29 of block 9 initiates a sequence of procedures that require a computer interface interrupt: an interrupt request is issued on line 31.2, interruption is expected to be received on line 31.5, a confirmation of the generation is generated upon its arrival. P line 31.3 and communicates unit 5 of capturing computer interface (line 32.3); block 5 waits for the release of the computer interface (line 18.1 0) and allows the interrupt vector to be output (signals in lines 32.2; 24.1; 27.1), data is output to bus 13 and transmitted to a computer by a signal in line 31.4, the signal is simultaneously received in line 31.1, confirming that busses 2 of the computer interface are busy; unit 5 waits for the processor's response on the interrupt vector reception line 18.1 from the computer processor and generates a reset signal on line 32.2 for unit 9, which releases the computer interface (signals in lines 31.1; 31.4 and 31.3 are removed) and the device enters state 57. The presence of an encoder in the device with the connections considered makes it possible for the computer to modify the addressing areas and device interrupt vectors. Reading from the side of the computer the basic interrupt vector allows to control such a modification, determine the state of the switch, determine the configuration of the system connected to the computer with several similar interface devices. This allows you to diagnose and dynamically modify the configuration of complex systems, facilitates the creation of tests, allows you to share software developed for various system configurations by different companies and users, which improves the operation characteristics and facilitates the design and creation of information-measuring systems. Execution of the decoder and the encoder in the form of a programmable logic matrix as a block 15 increases the number of valid options for specifying addressing areas and prerganing vectors, and the device is simplified by combining two blocks and using an element with a higher level of integration. Thus, the device provides an extension of the class of tasks to be solved when executing data exchange between a computer and external devices, carried out an initiative to exchange either from a computer or from an external device.

Фиг. 1FIG. one

KbKb

«r“R

CMCM

ШSh

JS2Js2

1212

titi

27. Ш.27. W.

ШSh

737737

3535

2ъ:г2g: g

гъ.ъ Wg.j W

3ff3ff

4/7 4/7

41 Ш41 W

ЖF

22.7122.71

3737

ЪЬB

2020

FI-FJdFI-FJd

AIAS /V/- NWAIAS / V / - NW

224224

Фаг. ZPhage. Z

Фиг. 5FIG. five

Фа г ЛFa g l

Фие.Phie.

фиг. 6 ,ш режим paSombf .FIG. 6, w paSombf mode.

фиг. 7 ц/пгп JL о/ч//,.ух,х«) Второй poSi IVw. vO , CpaSnue адреса ЗвМ с о5ластью ifSofceftfi/a устройстоа О/ПЫFIG. 7 c / pgp JL o / h //, uh, x “) Second poSi IVw. vO, CpaSnue ZMM addresses with a power of ifSofceftfi / a O / PI device

.yai.yai

2б.упг2b.upg

U.VINU.VIN

4four

с HKHOUwith HKHOU

3(3/fM)seciat fatnacKtipeoamnai запрос3 (3 / fM) seciat fatnacKtipeoamnai request

2S За уех /fOfe fpH зохВама setif2S Over / fOfe fpH zohVama setif

т nptpvtanuf t nptpvtanuf

S f sptiuenue aptf ttatntS f sptiuenue aptf ttatnt

neimttftardfHue ttiSopttu p.3fiMy/M unmeptpeue зпВач н . neimttftardfHue ttiSopttu p.3fiMy / M unmeptpeue hvach n.

ЛL

ff ffSeitv Itttmepa Hpfptitaituff ffSeitv Itttmepa Hpfptitaitu

втиваит emSftno. tymfffeopa ЗвМemvaftno. tymfffeopa zvm

3afef uffin/e ч aee fiafennejrtMtfmu /VW3afef uffin / e h aee fiafennejrtMtfmu / VW

Claims (2)

1- УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВНЕШНИХ УСТРОЙСТВ С ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНОЙ, содержащее первый и второй блоки связи, первые входы-выходы которых являются соответственно первым и вторым входами-выходами устройства, а вторые входы—выходы подключены соответственно к первому и второму входам-выходам блока управления, третий и четвертый входы-выходы которого подключены соответственно к первым входам-выходам блока прерываний и блока приоритета, а пятый и шестой входы-выходы - соответственно к первому и второму входам-выходам блока регистров, третий вход-выход которого подключен к второму входу-выходу блока приоритета, четвертый вход-выход блока регистров и выход блока приоритета через шину данных соединены с третьими входами-выходами пер вого и второго блока связи, выход второго блока связи соединен с входом блока приоритета, выход которого подключен ко входу блока прерыва ний, вторым входом-выходом подключенного к четвертому входу-выходу первого блока связи, первый выход кото• рого соединен с первыми входами блока управления и дешифратора, второй выход - со вторым входом дешифратора, выход которого соединен с вторым входом блока управления, а третий вход - с выходом переключателя, отличающееся тем, что, с целью расширения класса решаемых задач, в устройство введен шифратор базового адреса прерывания, причем первый информационный и управляющий входы шифратора базового адреса пре- ₌ рывания соединены соответственно с выходами переключателя и блока управления, второй информационный вход - с первым входом-выходом блока регистров и четвертым входом дешифратора, а выход - через шину данных с третьими входами-выходами первого и второго блоков связи.1- DEVICE FOR PAIRING EXTERNAL DEVICES WITH AN ELECTRONIC COMPUTER MACHINE, containing the first and second communication units, the first inputs and outputs of which are the first and second inputs and outputs of the device, and the second inputs and outputs are connected respectively to the first and second inputs and outputs of the control unit , the third and fourth inputs and outputs of which are connected respectively to the first inputs and outputs of the interrupt block and the priority block, and the fifth and sixth inputs and outputs, respectively, to the first and second inputs and outputs of the block p registers, the third input-output of which is connected to the second input-output of the priority block, the fourth input-output of the register block and the output of the priority block via the data bus are connected to the third inputs-outputs of the first and second communication blocks, the output of the second communication block is connected to the input of the block priority, the output of which is connected to the input of the interrupt unit, the second input-output connected to the fourth input-output of the first communication unit, the first output of which is • connected to the first inputs of the control unit and the decoder, the second output to the second the decoder input, the output of which is connected to the second input of the control unit, and the third input - with the output of the switch, characterized in that, in order to expand the class of tasks to be solved, the interrupt base address encoder is introduced into the device, the first information and control inputs of the base address encoder pre - ₌ interruptions are connected respectively to the outputs of the switch and the control unit, the second information input is connected to the first input-output of the register block and the fourth input of the decoder, and the output is via the data bus with third inputs Dami-outputs of the first and second communication units. 2. Устройство по п. ^отличающееся тем, что блок управления содержит генератор тактовых импульсов, выходом соединенного со счетным входом счетчика тактов выход и входы сброса и счета которого соединены соответственно с первыми группами входов и выходов шифратора микрокоманд, и две группы элементов И, причем первые входы элементов И первой группы соединены с первым входом блока и второй груп пой входов шифратора микрокоманд, первые входы элементов И второй группы >2. The device according to p. ^ Characterized in that the control unit comprises a clock pulse generator, the output of which is connected to the counter input of the clock counter, the output and reset inputs and counts of which are connected respectively to the first groups of inputs and outputs of the microcommand encoder, and two groups of AND elements, the first inputs of the elements of the first group are connected to the first input of the block and the second group of inputs of the encoder microcommands, the first inputs of the elements of the second group> подключены к третьим группам входов и выходов шифратора микрокоманд и образуют пятый вход-выход блока, четвертые, пятые, шестые, седьмые и восьмые группы выходов шифратора микрокоманд образуют’соответственно первый, второй, третий, четвертый и шестой входы-выходы блока, а выход и девятая группа входов образу1176341 ют соответственно выход и второй вход блока, вторые входы элементов И первой и второй групп' подсоединены , к соответствующей разрядной шине вто рой группы выходов шифратора микрокоманд .are connected to the third groups of inputs and outputs of the micro-encoder encoder and form the fifth input-output of the block, the fourth, fifth, sixth, seventh and eighth groups of outputs of the micro-encoder are the first, second, third, fourth and sixth inputs and outputs of the block, and the output and the ninth group of inputs forms 1176341, respectively, the output and the second input of the block, the second inputs of the elements And of the first and second groups' are connected to the corresponding bit line of the second group of outputs of the micro-encoder encoder. 1) пер-1) per- 2 коток ин-2 cat in