Изобретение относитс к вычислительной технике и может быть использовано при построении преобразовате лей в устройствах обмена и ввода-вывода информации. Цель изобретени - расширение функ циональных возможностей путем обеспечени преобразовани двухрегистровык кодов в трехрегистровые. На чертеже приведена структурна схема устройства преобразовани алфавитно-цифровых кодов. Устройство преобразовани алфавитно-цифровых кодов содержит первый дешифратор 1, определ ниций регистровый признак входного кода, второй дешифратор 2, определ ющий принадлежность комбинации входного кода цифровому регистру выходного кода, элемент 3 задержки, регист)й 4 те1 ущего код ового признака, сумматор 5 по модулю два, триггер 6, первый коммутатор 7, подключающий к выходам первые или вторые входы в зависимости от управл ющего сигнала, кодопреобразователь 8, преобразующий комбинации знаков входного кода в комбинации знаков выходного кода в соответствии с таблицей , формирователь 9 признака цифрового регистра, первый и второй злементы И 10, 11, второй коммутатор 12 аналогичный первому, входную информационную шину 13 дл приема П-разр дного кода, выходную шину 14 дл выдачи , т-разр дного кода и шину 15 началь ной установки. При преобра- овании кодов, имеющих два регистровых (кодовых) признака (русский, латинский), в код, имеющий три регистровых признака (русский, латинский, цифровой), пр мое преобразование невозможно. Цифры и некоторые знаки входного кода не имеют регистрового признака, а в выходном коде они принадлежат цифровому регистру. Позтому при поступлении на вход устройства преобразовани кодов комбинации цифры или знака, принадлежащего .цифровому регистру выходного кода, необходимо сформировать комбинацию цифрового регистра и вьщать ее перед комбинацией цифры или знакг. По окончании преобразовани знаков, принадлежащих цифровому регистру выходного кода, необходимо произвести возврат к тому регистровому признаку, который бьш установлен регистровой комбинацией входного кода на момент прихода омбинации цифр или знаков, принадлеащих цифровому регистру выходного коа , т.е. при поступлении комбинации е цифрового регистра надо сформироать комбинацию прежнего регистровоо признака и выдать ее перед комбиацией знака. Работа устройства происходит следующим образом. Перед началом работы устройства по шине 15 поступает сигнал Начальный сброс, который устанавливает в О триггер 6 (признака цифрового регистра ) . Комбинаци знака входного кода поступает на входную шину 13 устройства. При поступлении комбинации регистрового признака (русский, латинский) дешифратор 1 вырабатывает сигнал, по которому производитс запись комбинации регистрового признака в регистр 4. Эта же комбинаци поступает на вход второго дешифратора 2. Так как данна комбинаци не принадлежит цифровому регистру выходного кода, то на выходе дешифратора 2 будет присутствовать сигнал логического нул , который поступит на первый вход сумматора 5 по модулю два. На второй его вход также поступает сигнал логического нул с первого выхода триггера 6. Таким образом, произойдет сравнение сигналов, поступивших на вход сумматора 5 модулю два, и на его выходе будет сохран тьс сигнал логического нул . Этот сигнал поступит на первые входы соответственно первого и второго злементов И 10, 11. При этом на выходах этих элементов И 10, 11 будет присутствовать сигнал логического нул . Сигнал с выхода первого элемента И 10 поступит на управл кщий вход первого коммутатора 7, который под воздействием этого сигнала разрешит прохождение кодовой комбинации с входной шины 13 на входы кодопреобразовател 8, где произойдет преобразование кодовой комбинации входного кода в комбинацию соответствующего знака выходного кода. Сигнал с выхода второго элемента И 11 поступит на управл ющий вход второго коммутатора 12, который под воздействием этого сигнала разрешит вьщачу комбинации с выхода кодопреобразовател на выходную шину 1 4 . При поступлении на входную шину 1 комбинации знака, не принадлежащего цифровому регистру выходного кода, работа устройства происходит аналогичным образом, за исключейием того, что не будет производитьс запись в регистр 4 текущего кодового признака В случае поступлени на входную шину 13 комбинации знака, принадлежащего цифровому регистру выходного кода, второй дешифратор 2 фиксирует это и вырабатьшает сигнал логической единицы., который поступает на первый вход сумматора 5 по модулю два и на вход формировател 9 признака цифрового регистра, который под воздействием этого сигнала вьщает на первую группу входов второго коммутатора 12 комбинацию цифрового регистра выходного кода. Сумматор 5 по модулю два фиксирует несравнение сигналов с вых да дешифратора 2 и с пр мого выхода триггера 6 и вырабатывает сигнал логической единицы, который поступает на входы элемента 3 задержки и элементов И 10, 11. На входы первого элемента И 10 будут поступать сигналы различных уровней и с его выхода будет вьщаватьс сигнал логического нул , который, поступа на управл ющий вход первого коммутатора 7, разрешит прохождение комбинации с входной шины 13 на входы кодопреобра зовател 8. На входы второго элемента И 1 1 будут поступать сигналы логической единицы с выхода сумматора по модулю два и с инверсного выхода триггера 6. С выхода второго элемента И 1 1 вьщаетс при этом сигнал лог ческой единицы, который поступит на управл ющий вход второго коммутатора 12 и разрешит вьщачу комбинации цифрового регистра выходного кода с выхода формировател 9 признака цифрового регистра на выходную шину 14. Сигнал логической единицы с выхода сумматора 5 по модулю два поступает также на вход элемента 3 задерж ки, который задерживает сигнал на врем , необходимое дл считьшани комбинации цифрового регистра с выхо ной шины 14. По истечении этого времени с выхода элемента 3 задержки вьщаетс сигнал на счетный вход триг гера 6, который переводитс в единич ное состо ние. Сумматор 5 по модулю два фиксирует совпадение поступающих на его входы сигналов и формирует на своем выходе сигнал логического нул . Этим сигналом закрываютс оба элемента И 10, 11. Сигнал логического нул с выхода первого элемента И 10, поступа на управл ющий вход первого коммутатора 7, разрешает прохождение комбинации с входной шины 13 на входы кодопреобразовател 8. Сигнал логического нул с выхода второго элемента И 11, поступа на управл ющий вход второго коммутатора 12, разрешает вьщачу комбинации знака с выхода кодопреобразовател 8 на выходную шину 14. Если далее на входную шину 13 поступает комбинаци , принадлежащего цифровому регистру выходного кода , работа устройства будет происходить аналогично работе, рассмотренной при поступлении в начале работы комбинации регистрового признака за исключением записи в регистр 4 текущего кодового признака. При поступлении вслед за комбинацией знака, принадлежащего цифровому регистру, комбинации знака, не принадлежащего цифровому регистру выходного кода, необходимо перед выдачей знака выдать комбинацию регистрового признака, установленного до перехода к цифровому регистру. Этот признак хранитс в регистре 4 текущего кодового признака. Работа устройства в этом случае происходит следующим образом. Дешифратор 2, не зафиксировав эту принадлежность, переводит состо ние своего выхода из уровн логической единицы в уровень логического нул . Сумматор 5 по модулю два фиксирует несравнение сигналов, поступающих на его входы, и формируют сигнал логической единицы. Этот сигнал поступает на первые входы элементов И 10, 11. На второй вход первого элемента И 10 поступает сигнал логической единицы с пр мого выхода триггера 6. На выходе первого элемента И 10 формируетс сигнал логической единицы, который, поступа на управл ющий вход первого коммутатора 7, разрешает прохождение комбинации регистрового признака с выходов регистра 4 на входы кодопреобразовател 8. Сигнал логического нул с выхода второго элемента И, поступа на управл ющий вход второго коммутатора 12, разрешает выдачу комбинации реThe invention relates to computing and can be used to build converters in data exchange and input / output devices. The purpose of the invention is to enhance the functional capabilities by ensuring the conversion of two-register codes to three-register ones. The drawing shows a block diagram of an alphanumeric code conversion device. The device for converting alphanumeric codes contains the first decoder 1, the definitions of the register attribute of the input code, the second decoder 2, which determines whether the input code combination belongs to the digital register of the output code, delay element 3, register code 4, adder 5 according to module two, trigger 6, the first switch 7, which connects the first or second inputs to the outputs, depending on the control signal, the code converter 8, which converts the character combinations of the input code into the character combinations of the output code in accordance with the table, the shaper 9 of the sign of the digital register, the first and second elements And 10, 11, the second switch 12 is similar to the first, the input information bus 13 for receiving the P-bit code, the output bus 14 for issuing, the t-bit code and bus 15 of the initial installation. When converting codes that have two register (code) features (Russian, Latin) into a code that has three register features (Russian, Latin, digital), direct conversion is not possible. The numbers and some characters of the input code do not have a register attribute, and in the output code they belong to a digital register. Therefore, when the device converts the codes of a combination of a digit or character belonging to a digital register of the output code, it is necessary to form a combination of a digital register and enter it before the combination of a digit or character. After the conversion of characters belonging to the digital register of the output code is completed, it is necessary to return to the register characteristic that was set by the register combination of the input code at the time of the combination of numbers or characters belonging to the digital register of the output code, i.e. when a combination of digital registers arrives, a combination of the former register characteristic must be formed and issued before the sign combination. The operation of the device is as follows. Before the device starts operating, bus 15 receives the Initial Reset signal, which sets in O a trigger 6 (of a digital register). The combination of the sign of the input code is fed to the input bus 13 of the device. When a combination of a register characteristic (Russian, Latin) arrives, decoder 1 generates a signal that records the combination of register characteristic to register 4. The same combination enters the input of the second decoder 2. Since this combination does not belong to the digital register of the output code, the output decoder 2 there will be a signal of logical zero, which goes to the first input of the adder 5 modulo two. Its second input also receives a logical zero signal from the first output of the trigger 6. Thus, the signals received at the input of the adder 5 to module two will be compared, and the logical zero signal will be saved at its output. This signal will go to the first inputs of the first and second elements, respectively, And 10, 11. In this case, the outputs of these elements And 10, 11 will be a signal of logical zero. The signal from the output of the first element And 10 will go to the control input of the first switch 7, which, under the influence of this signal, will allow the code pattern to pass from the input bus 13 to the inputs of the code converter 8, where the code combination of the input code will be converted into a combination of the corresponding sign of the output code. The signal from the output of the second element And 11 goes to the control input of the second switch 12, which, under the influence of this signal, will allow the combination from the output of the encoder to the output bus 1 4. When a character not belonging to the digital register of the output code enters the input bus 1, the device operates in the same way, except that the current code feature does not write to register 4 in case the character belonging to the digital register enters the input bus 13 output code, the second decoder 2 captures this and produces a signal of a logical unit., which is fed to the first input of the adder 5 modulo two and to the input of the shaper 9 of the sign of digital registration tra, which is affected by this signal, on the first group of inputs of the second switch 12, combines the digital register of the output code. Modulo 5 modulo two fixes the incomparability of signals from the output and the decoder 2 and from the direct output of the trigger 6 and produces a signal of a logical unit that is fed to the inputs of the delay element 3 and the elements 10, 11. The inputs of the first element 10 will receive various signals levels and its output will be a logical zero signal, which, arriving at the control input of the first switch 7, will allow the combination to pass through the input bus 13 to the inputs of the encoder 8. The inputs of the second element And 1 1 will receive signals the unit from the output of the modulo two adder and from the inverse output of the trigger 6. From the output of the second element AND 1 1, the signal of the logical unit is received, which goes to the control input of the second switch 12 and enables the combination of the digital register of the output code from the generator output 9 signs of the digital register to the output bus 14. The signal of the logical unit from the output of the adder 5 modulo two is also fed to the input of the delay element 3, which delays the signal by the time required to read the digital combination register from the output bus 14. After this time from the output of the delay element 3, a signal is sent to the counting input of trigger 6, which translates into a single state. The adder 5 modulo two captures the coincidence of the incoming signals at its inputs and generates a logical zero signal at its output. This signal closes both And 10, 11 elements. The logical zero signal from the output of the first And 10 element, arriving at the control input of the first switch 7, allows the combination from the input bus 13 to the code converter 8 inputs. The logical zero signal from the output of the second And 11 element arriving at the control input of the second switch 12, permits the combination of the character from the output of the code converter 8 to the output bus 14. If the combination belonging to the digital register of the output code then goes to the input bus 13, the operation The function will take place similarly to the work considered when the register feature combination arrives at the beginning of the work, except for recording the current code feature in register 4. Upon admission following the combination of a sign belonging to a digital register, a combination of a sign not belonging to a digital register of the output code, it is necessary to issue a combination of a register characteristic set before the transition to the digital register before issuing the sign. This flag is stored in register 4 of the current code tag. The operation of the device in this case is as follows. The decoder 2, without fixing this affiliation, transforms the state of its exit from the level of a logical unit to the level of logical zero. The adder 5 modulo two captures the incomparability of the signals at its inputs, and form a signal of a logical unit. This signal arrives at the first inputs of the elements AND 10, 11. The second input of the first element AND 10 receives a logical unit signal from the forward output of the trigger 6. At the output of the first element 10, a signal of the logical unit is generated, which, arriving at the control input of the first switch 7 permits the passage of a combination of a register characteristic from the outputs of register 4 to the inputs of a code converter 8. The logical zero signal from the output of the second element AND to the control input of the second switch 12 permits the issuance of the combination re