SU1164723A1 - Процессор цифровой вычислительной машины - Google Patents

Abstract

ПРОЦЕССОР ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ, содержащий арифметико-логическое устройство, устройство управлени , запоминающее устройство,блок регистров, селекторы первого и второго операндов и -селектор результата , выход которого соединен с первым входом блока регистров, перва  и втора  группы выходов которого подключены к входам селекторов первого и второго операндов соответственно, выходы которых со.единены соответственно с первые и вторым входами арифметико-логического устройства, выходы которого соединены соответст венно с группой входов селектора результата, адресный выход блока ре--, гистров соединен с адресным входом запоминающего устройства , выход которого соединен с вторым входом блока регистров и с кодовым входом устройства управлени , тактовьй вход которого  вл етс  тактовым входом процессора , выходы устройства управлени  Jj3 соединены соответственно с управл ющими входами арифметико-логического устройства, блока регистров, селекторов первого и второго операндов и селектора результата, с синхронизирующим входом блока регистров и с входами обращени  и записи запоминающего устройства, отлич.ающ и и с   тем, что, с целью расширени  функциональных возможностей за счет нормализации чисел с фиксированной .зап той, в него введены регистр нормализации, элементы сравнени , дешифратор условий и дешифратор нул , причем выход селектора первого операнда соединен с входом регистра нормализации, выход котосл рого подключен непосредственно к третьему входу селектора результата и через первый злемент сравнени  - к первому входу дешифратора условий, второй и третий входы которого соединены соответственно через второй элемент сравнени ми дешифратор нул  с выходом селектора первого операнда 05 и информационным входом запоминающего to устройства, выход дешифратора условий подключен к входу устройства управлени , соответствукицие выходы которого О9 подключены к управл ющим входам регистра нормализации и дешифратора условий, четвертый вход которого соединен с тактовым входом процессора, а выход суммы арифметико-логического устройства соединен с третьим входом блока регистров.

Description

Изобретение относитс  к вычислиттельной технике и может исполь9рвать с  при построении центральных процессоров цифровых вычислительных ма шин. .

Целью изобретени   вл етс  расширение функциональных возможностей прцессора за счет нормализации чисел с фиксированной зап той

На фиг. 1 представлена блок-схема процессора; на фиг. 2 схема устройства управлени ; на фиг. 3 - схема блока регистров на фиг, 4 - схема регистра нормализации; на фиг. 5 схема управл емого дешифратора; на фиг. 6 - схема дешифратора услови ; на фиг. 7 - схема дешифратора записи

Процессор содержит арифметико-логическое устройство 1, устройство управлени  2, запоминающее устройство 3, блок 4 регистров, регистр 5 нормализации, дешифратор 6 услови , селектор 7 первого операнда, селектор 8 второго операнда , селектор 9 результата, дешифратор 10 нул , элементы 1 I и 12 сравнени . Тактовый вход 13 процессора соединен с тактовыми входами устройства 2 управлени  и четвертым входом дешифратора 6 услови . Устройство 2 управлени  имеет выходы I4-26.

Устройство 2 управлени  (фиг. 2) содержит г сдвиговых регистров 27 управлени , сдвиговый регистр 28, уп равл емый дешифратор 29, регистр 30, дешифратор 31 записи, триггеры 32 и 33, элемент ИЛИ-НЕ 34, р элементов И 35, р элементов И 36, (т + 2) элементов И 37, элементы И 38-45, элементы ИЛИ 46-58, q элементов ИЛИ 59, элемент И 60 и три элемента НЕ 61 (61

Блок 4 регистров (фиг. 3) содержит адресный регистр 62, инфОрмационный регистр 63, m регистров 64 общего назначени , счетчик 65 команд и коммутатор 66. .

Регистр 5 нормализации (фиг. 4) содержит п триггеров 67, п-2 элеменfoB И-ИЛИ 6В, элементы И 69 и 70 и инвертор 71.

Управл емый дешифратор 29 (фиг. 5 содержит п элементов, ИМ 72, п элементов И 73, п элементов И 74, ийвертор 75, буферный регистр 76 кода операции и дешифратор 77 кода операции.

Дешифратор 6 услови  (фиг. 6) содержит триггер 7.8, коммутатор 79, элемент ИЛИ 80 и инвертор 81.Дешифратор 31 записи (фиг. 7) содержит деспифратор 82, р элементов И-ИЛИ 83 и инвертор 84.

Работает процессор специализированной вычислительной машины при выполнении команды нормализации числа с фиксированной зап той следующим образом.

Перед вьтолнением нормализации операнд располагаетс  в регистре 64t общего назначени . В .последнем цикле вьшолнени  предц|:1ущей команды с последнего разр да соответствующего сдвигового регистра 27 управлени  сигнал поступает на вьпсод элемента ИЛИ 5В. С выхода элемента ИЛИ 58 сигнал через элемент 56 поступает на управл ющие входы регистра 64) общего назначени , коммутатора 66 и на вход продвижени  счетчика команд 65,. при этом коммутатор настраиваетс  на подачу на адресный вход запоминающего устройства 3 содержимого регистра 64 общего назначени  (адрес командного слова), счетчик 65 команд увеличивает на единицу код адреса команды, а регистр 64 общего назначени  настраиваетс  на прием кода с второго входа , соединенного с выходом счетчика 65 команд. Кроме того, сигнал с выхода элемента ИЛИ 58 через элемент ИЛИ 46 поступает на вход обращени  . запоминающего устройства 3, командное слово с выхода которого поступает на кодовый вход, устройства 2 управлени , при этом поле признака адресации командного слова поступает на входы триггера 32 и элемента И 44, поле кода операции поступает на вход управл емого дешифратора 29, а пол  R и R2 командного слова поступают на вход регистра 30. В конце цикла при по влении и aIyльca на шине 13 тактовой частоты продвинутое значение счетчика 65 команд записываетс  в регистр 6i4| общего назначени  сигналом, поступившим с выхода элемента И 42 через элемент ИЛИ 48 на сихронизирующий вход ре- гистра. 64J общего назначени .

Если очередное командное слово должно выполн тьс  в-формате RR (нулевое значение разр да признака адресации ) , то элемент И 44 закрыт, на его выходе сигнал отсутствует, поэтему сигналы с выходов элемента .ИЛИ 58 и инвертора 75 открывают элементы И 74f- 74„ в управл емом дешифраторе 29 и код операции через элементы И 74,- 74п, элементы ИЛИ 72 - 72 поступает на вход дешифратора 77 КО да операции, на последнем выходе кото рого, если код операции соответствует команде нормализации числа с фиксиро ванной зап той, по вл етс  сигнал И поступает на вход сдвигового регистр 27 управлени  и по импульсу тактойой частоты, прошедшему через элемен  И 40 на синхронизирующий вход сдвит о- вого регистра 27( управлени , включа ет его первый разр д (элемент И 40 оТ крыт дл . импульс а тактовой часТоты. так как сигнал на выходе элемента И 43 отсутствует, а на выходе элемен та НЕ 61 присутствует). Одновременно с этим так как элемент И 39 открыт сигналом с выхода элемента ИЛИ 58 по импульсу тактовой частоты, вырабатывающего сигнал на выходе элемента И 39, значение признака адресации зaпиcывaetc  в триггер 32, значение полей R1 и R2 записываетс  в регистр 30, а значение кода операции запишетт с  в буферньш регистр 76 кода опера-, ции. Кроме того, в этом же цикле по импульсу тактовой частоты выталкиваетс  единичный сигнал с последнего разр да сдвигового регистра 21 управлени , который, был ранее включён и обеспечивал сигнал на выходе элемен та ИЛИ 58, после чего начинаетс  первый цикл выполнени  команды нормализации . Если же поле адресации в вы бранном командном слове указьшает на режим RX, не RR (единица в поле признака адресации), то описанный процесс повтор етс  с той лишь разницей, что в триггер 32,записываетр  единица и на выходе элемента И 44. присутствует сигнал, который запрещает прохождение кода операции через элементы И 74 - 74 (команда с нулевым кодом операции отсутствует в системе команд), поэтому по импульсу тактовой частоты вклю чаетс  не первый разр д сдвигового регистра 27 управлени , а первый раз р д сдвигового регистра 28. Регистр 28 обеспечивает выборку второго операнда в режиме RX дл  других команд из системы команд и подготовку исполнительного адреса дл  команды нормализации числа с фиксированной зап той , котора  имеет один операнд и два результата. При этом в первом цикле выполнени  режима выборки второго операнда в режиме RX сигнал F с выхода первого разр да сдвигового регистра 28 через элемент ИЛИ 56 обеспечивает подачу на адресный.вход запоминающего устройства 3 кода адргеса смещени  из регистра 64,.общего назначени  (в режиме RX командное слово занимает две соседних  чейки в пам ти ), а через элемент ИЛИ 46 - сигнала обращени  к запоми1гаК)цему устройству 3. Смещение с выхода запоминающего устройства 3 поступает на второй вход информационного регистра 63 в блоке 4 регистров, который сигналом Pf, поступивпвш через элемент ИЛИ 50, выход 22 устройст.ва 2 управлени  на управл юорей вход информационного регистра 63, настроен на прием информацни с второго его входа. Сигнал F через злеме т ИЛИ 49 поступает на вход элемента 37., готорьй в конце данного цикла пропускает импульс тактовой частоты с тактового входа 13 процессора на синхронизирующий вход информационного регистра 63, в который и записываетс  смещение. По этому же импульсу тактовой частоты единичный сигнал продвигаетс  из первого во второй разр д сдвигового регистра 28,-который) вырабатывает сигнал F- . Во втором цик ле режима выборки второго операнда производитс  модификаци  Гсуммиро- вание смещени  с индексом, который 64j общего на- находитс  в регистре задаваемом полем R-2 козначени , мандного слова. Код j в поле R2 регистра 30, поступа  через открытые элементы И 35,-35р, выход 26 устройства 2 управлени  на управл ющий вход селектора 8 второго операнда, обеспечивает подачу содержимого регистра 64 j общего назначени  на ; второй вход арифметико-логического устройства J. Так как на выходе элемента ИЛИ-НЕ 34 присутствует сигнал Е , то элементы И закрыты и на выход селектора 7 первого операнда подаетс  не содержимое регистра 64j общего назначени , указанное полем R в регистре 30, а содержимое информационного регистра 63, котор.оё П9с.тупает на первый вход ари метикологического устройства 1. Сигнал F, через элементы ИЛИ 55 и 53, выходы 15 и 17 устройства 2 управлени  по .ступает на первый и третий управл ю щие входы арифметико-логического . устройства 1, которые служат соответственно дл  подачи пр мым кодом пер вого и второго операндов, при этом на выходе суммы арифметико-логического устройства I по вл етс  исполнительный адрес (сумма смещени  и инде са), который через третий вход блока 4 регистров поступает на .вход адресного регистра 62. Кроме того, сигнал Fj разрешает прохождение импульса тактовой частоты через элемент И на синхронизирук ций вход адресного регистра 62 и запись в него исполнительного адреса. По этому же импульсу тактовой час тоты единичный сигнал перемещаетс  с второго в третий разр д сдвигового регистра 28, который вырабатывает сигнал Fj.. 38 третьем цикле режима выборки второго операнда в режиме RX, который дл  команд нормализации не имеет смыслового значени  (используетс  дл  других команд из системы команд), на адресный.вход запоминающего устройства подаетс  содержимое адресного регистра 62, так как сигнал на управл ющем входе коммутатора 66 отсутствует. Через элемент ИДИ 46 сигнап Fj поступает на вход обращени  запоминан цего устройства 3, с выхода которого код второго опе ранда поступает на второй вход блока 4 регистров и второй вход информационного регистра 63. Кроме того, сигнал F через элемент ИЛИ 50, выход 22 устройства 2 управлени  поступает на управл ющий вход информационного регистра 63 и настраивает его на прием информации с второго его входа. Сигнал F через элемент ИЛИ 49, поступа  на вход элемента И 37 , раз решает прохождению импульса тактовой частоты на синхронизирующий вход информационного регистра 63, в который и записьшаетс  второй операнд. При по влении сигнала F, J на выходе элемента НЕ 61| на входе триггера 33 сигнал отсутствует, поэтому по импульсу тактовой частоты в триггер 33 записываетс  ноль, который на прот ж НИИ первого цикла выполнени  любой команды обеспечивает подачу второго операнда (вместо подачи индекса с jpH 11 3 гистра 641 общего назначени ) . Кроме J -, . того , сигнал F, на третий управл ющий вход упраил емого дешиф ратора 29, обеспечивает подачу кода операции с буферного регистра 76 кода операции через элементы И 73,-73„, . элементы ШШ на вход дешифратора 77 кода операции,, и при коде операции , соответствующем команде нормализации , по импульсу тактовой частоты , поступившему через элемент И 40 на синхронизирующий вход сдвигового регистра 27 управлени , в его первый рйзр д записываетс  единичный сигнал, после чего начинаетс  собственно выполнение команды нормализации числа с фиксированной зап той. .Нормализаци  числа с фиксированной зап той Производитс  следующим образом, . В первом, цикле вьтолнени  команды на выходе сдвигового рвгистра 27 вырабатываетс  сигнал А . Код i выхода-пол  R1 регистра 30 через элементы И , выход 25 устройства 2 управлени  поступает на управл ющий вход селектора 7 первого операнда и настра;ивает его на пропускание на его выход содержимого регистра 64, общего назначени . Число с выхода селектора 7 первого операнда поступает на входы элемента 11 сравнени , дешифратора 10 нул  и на информационный вход регистра 5 нормализации , на управл ющем входе 21 которо-го сигнал отсутствует, поэтому данное число поступает на входы триггеров 67.-67„. Элемент II сравнени  вырабатывает сигнал на своем выходе при неравенстве знакового разр да числа самому старшему разр ду мантиссы числа (число нормализовано), а дешифратор 10 нул  вырабатывает сигнал .i на своем быходе при равенстве числа нулю (число нормализовано). Таким образом, на выходе элемента ИЛИ 80 и , соответственно, на первом входе коммутатора 79 вырабатываетс  сигнал, если число нормализовано, и сигнал отсутствует, если число нужно нормализовать . Сигнал через выход 19 уст ройства 2 управлени  поступает на управл ющий вход дешифратора 6 усло ВИЯ и настраивает коммутатор 79 на пропускание сигнала с его первого входа, через инвертор .81 на вход триггера 78. Импульс тактовой часто ты с тактового входа 13 процессора записывает значение сигнала с выхода инвертора 81 в триггер 78. Кроме того , нормализуемое число по этому же импульсу, прошедшему через эле мент И 41, открытый по первому входу сигналом А,(прошедшим через элемент ИЛИ 51) , через выход 20 устройства 2 управлени  на синхронизирующий вход регистра 5 нормализации, записываетс  в триггеры 67) 67 (при отсутствии сигнала на выходе 21 устройства 2 управлени  элемент И 70 дл  синхро низации открыт). Сигнал Af, поступа  через элемент ИЛИ 49 на вход элемен та И разрешает прохождение имт пульса тактовой частоты на сихрони зирующий вход информационного регист ра 63, который отсутствие сигнала на управл ющем входе настроен на запись информации с его первого входа, сое- диненного с третьим входом блока ре гистров и с выходом суммы арифметикологического устройства I. Первый, второй, третий и четвертый управл ющие входы арифметико-логическогр устройства 1 служат соответственно дл  подачи первого операнда пр мым кодом задани  переноса в младший разр д арифметикО логического устройства I подачи второго операнда пр мым кодом и подачи второго операнда обратным кодом. Так как сигналы на управл ющих входах арифметико-логического устройства I в первом цикле выполнени  команды нормализации отсутствуют на выходе суммы арифметико логичес кого устройства I присутствует ну левой код, который и записываетс  в информационный регистр 63. Кроме то- го, импульс тактовой частоты, поступа  через элемент И 40 на синхронизи рующий вход сдвигового регистра 27j управлени , перемещает единичный сиг нал с его первого разр да во второй его разр д и выработаетс  : сигнал ,АЛ, который определ ет второй цикл выполнени  команды нормализации. Если исходное число нормализовано, то после первого цикла выполнени  команды сигнал на выходе дешифратора 6 услови , дополнительном входе устрой ства 2 управлени  и входе элемента И 43 отсутствует, поэтому при по влв НИИ импульса на тактовом входе 13 .процессора сигнал на синхронизирующие входы регистра 5 нормализации и ин формационного регистра 63 не поступа ет и данные регистры не измен ют сво его .состо ни . Отсутствие сигнала на выходе элемента И 43 открывает элемент И 40, и импульс тактовой частоты перемещает единичный сигнал с второго в третий разр д сдвигового регистра 27, управлени . При этом содержимое регистра 5 нормализации записываетс  в регистр 64 общего назначени  таким образом, как описано ниже. Если же исходное число не норма- . лизовано, то на вьпсоде дешифратора 6 услови  после первого цикла выполне- ни  команды-и соответственно на пер вом входе элемента И 43 сигнал присутствует и второй цикл выполнени  команды протекает следуншщм образом. Сигнал Aj, поступа  на вход элемента ИЛИ-НЕ 34, обеспечивает выработку нулевого кода на выходах элементов И , который обеспечивает подачу на выход селектора 7 первого опёранда и соответственно на первый вход арифметико-логического устройства 1 содержимого информационного регистра 63. Этот же сигнал А, пройд  через элементы ИЛИ 55 и 54 и выходы 15 и 16 устройства 2 управлени  на первый-и второй управл ющие входы арифметико-логического устройства I, обеспечивает получение иа выходе суммы арифметико-логического устройства I увеличенного иа единицу младшего разр да содержимого информационного регистра 63, Кроме того, сигнал Ag, пройд  через элемент ИЛИ 57, открывает элемент И 45. Этот же сигнал А2, пройд  через элемент И 43 во-первых, поступает через выход 21 устройстве 2 управлени  иа зшравл гг ющий вход регистра 5 нормализации и . запрещает срабатывание элемента И 70 и прохождение информации на вход триггеров 672--67, с информационного входа регистра 5 нормализации и разрешает подачу на вход триггеров 67j 67fj . информации с правых (по располо- жению на схеме) триггеров 67,,-67 . Во вторь1х, пройд  через элемент ШШ 51 , сигнал с выхода элемента И 43 открывает элемент И 41. В-третьих , пройд  через элемент ИЛИ 49, сигнал открывает элемент И 37fn+i В-четвертых, пройд  через элемент НЕ 6, сигнал запрещает срабатывание элемента И 40 и соответственно продвижение единичного сигнала в сдвиговом регистре 27( управлени .

Кроме того, отсутствие сигнала на выходе 19 устройства 2 управлени  настраивает коммутатор 79 на пропуекание сигнала с выхода элемента 12 , сравнени  через второй вход коммута 5 тора 79, инвертор 81 на вход тригге ра 78. Элемент 12 сравнивает знаковьй разр д и разр д, следующий пос ле старшего разр да мантиссы числа, наход щегос  в регистре 5 нормализа 10 ции (выходы триггеров 67j и 67 в регистре 5 нормализации) и срабатыва ет аналогично элементу 1 сравнени . При поступлении импульса на шину 13 тактовой частоты сдвиговый регистр15 27{ управлени  не измен ет своего состо ни , в регистре 5 нормализации происходит сдвиг мантиссы влево на один разр д (последний разр д заполн етс  нул ми), увеличенное на 20 единицу .значение информационного регистра 63 с выхода суммы арифметикологического устройства 1 записываетс  в информационный регистр 63, а пред-верительное (не сдвинутое) число из 25

регистра 5 нормализации записываетс  в регистр 64 общего назначени , так как код с выхода пол  R1 регистра 30 через дешифратор 31 записи открывает элемент И 37 который пропускает JQ синхроимпульс с выхода элемента И 45 на синхронизирующий вход регистра 64 общего назначени , при этом сигнал Aj подаетс  только на те входы элементов ИЛИ 59 59t (на чертеже обозначен в виде А), чтобы на их

выходах (выход 14 устройства 2 управлени ) сформировалс  код, обеспечи вающий подачу на выход селектора 9 результата и, соответственно.на вхо- . ды регистров 64 общего назначени  содержимого регистра 5 нормализации через его третий вход.

Если после сдвига во втором цикле I . . . число станет нормализованным, в триг-45

гер 78 по окончании импульса так то-вой частоты запишетс  нулевой сигнал и он с выхода дешифратора 6 услови  поступит на дополнительный вход устройства 2 управлени , после чего в то- 50 рой цикл (определ етс  выдачей сигнала Ag на выход сдвигового регистра 27 управлени ) выполн етс  аналогич но выполнению второго цикла при нормализованном исходном значении числа, 55 причем в регистр 64 общего назначени  при этом записываетс  нормализО ванное число. Если же после выполнен

ни  второго цикла число не нормализо|3ано ,. то второй цикл в режиме сдвига содержимого регистра 5 нормализации повтор етс  . Таким образом, второй цикл при выполнении команды иормали зации повтор етс  (К + I) раз, где К - константа сдвига при нормализации , указывающа  на число сдвигов мантиссы (на один разр д при каждом .сдвиге) при нормализации. Константа сдвига К при нормапизации формируетс  в информационном регистре 63. При нулевом сигнале на выходе дешифратора 6 услови  второй цикл вы- полнени  команды нормализации выполн етс  последний раз, после чего единичный сигнал перемещаетс  из второго разр да в третий разр д сдвигового регистра 27( управлени , который вырабатывает сигн.ал А, и начинаетс  выполнение третьего цикла.

В третьем цикле выполнени  команды нормализации производитс  запись второго результата (константы сдвига в пам ть, при зтом сигнал Aj, поступа  на вход элемента ИЛИ-НЕ 34, обеспечивает выработку на выходах элементов И нулевого кода, при котором содержимое информационного регистра 63 подаетс  на выход селектора 7 первого операнда и соответственно на первый информационный вход запоминающего устройства 3. Сигнал Ач, поступающий на управл ющий вход дешифратора 3 записи, обеспечивает подачу кода j с выхода пол  R2 регистра 30 на вход дешифратора 82, сигнал с выхода которого открывает элемент И 37,|. Кроме того, сигнал А 5 через элемент ИЛИ 55, выход 15 устройства 2 управлени , поступа  на первый управл кщий вход арифметико-логического устройства 1, обеспечивает подачу константы сдвига на выход суммы арифметико-логического устройства 1. Кроме того, сигнал АЗ подаетс  на входы тех элементов ИЛИ 594-59 (на чертеже показаны в виде Ар), чтое1ы на их выходах и соответственно на управл ющем входе селектора 9 результата выработать код, обеспечивающий подачу содержимого с выхода су-ммы ари   етико-логического устройства 1 на выход селектора 9 результата и входы регистров 64 общего назначени .

Если команда нормализации выполн етс  в режиме RR (низкий потенциал 11 на выходе триггера 32), то сигнал А проходит через элемент И 60, элемент ИЛИ 57 и открывает элемент 1И 45, при этом импульс тактовой частоты с шины 13 тактовой частоты проходит через элемент И 45, элемен И 37; на синхронизирующий вход регистра 64 общего назначени « sat- письюает в него константу сдвига. Если же команда вьтолн етс  в режи:ме RX (высокий потенциал на выходе триггера 32), то сигнал АЗ через элемент И 38, через элементы ШШ 46 и 47 поступает на вход обращени  и вход записи запоминающего устройства 3, и константа сдвига записы ваетс  в запоминающее устройство 3 по исполнительному адресу,. хран -312 щемус  в адресном регистре 62 и по даваемому через коммутатор 66 на адресный вход запоминающего устройства 3. После этого от импульса тактовой частоты единичный сигнал перемещаетс  из третьего в четвертый разр д сдвигового регистра 274, который вырабатьгеаетсигнал А, обеспечивагощий , как описано вьппе, выработку очередного командного слова. При выполнении других команд из системы команд включаютс  соответствующие-сдвиговые регистры 27 управлени , которые вырабатывают на своих выходах сигналы, с помощью которых вырабатываютс  соответствзпощие микро операции на выходах устройств 2 управлени .

Фиг.1

ФигМ

Claims (1)

1. ПРОЦЕССОР ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ, содержащий арифмети—’ ко—логическое устройство, устройство управления, запоминающее устройство, блок регистров, селекторы первого и второго операндов и селектор результата, выход которого соединен с первым входом блока регистров, первая и вторая группы выходов которого подключены к входам селекторов первого и второго операндов соответственно, выходы которых соединены соответственно с первым и вторым входами арифметико—до гическо го устройств а, выходы которого соединены соответственно с группой входов селектора результата, адресный выход блока ре·—, гистров соединен с адресным входом запоминающего устройства, выход которого соединен с вторым входом блока регистров и с кодовым входом устройства управления, тактовый вход которого является тактовым входом процессора., выходы устройства управления .

   соединены соответственно с управляющими входами арифметико-логического устройства, блока регистров, селекторов первого и второго операндов и селектора результата, с синхронизирующим входом блока регистров и с входами обращения и записи запоминающего устройства, о т л и чающийся тем, что, с целью расширения функциональных возможностей за счет нормализации чисел с фиксированной .запятой, в него введены регистр нормализации, элементы сравнения, дешифратор условий и дешифратор нуля, причем выход селектора _Λ первого операнда соединен с входом 5 регистра нормализации, выход которого подключен непосредственно к третьему входу селектора результата и через первый элемент сравнения — к первому входу дешифратора условий, второй и третий входы которого соединены соответственно через второй · элемент сравнениями дешифратор нуля с выходом селектора первого операнда и информационным входом запоминающего устройства, выход дешифратора условий подключен к входу устройства управления, соответствующие выходы которого подключены к управляющим входам регистра нормализации и дешифратора условий, четвертый вход которого соединен с тактовым входом процессора, а выход суммы арифметико-логического устройства соединен с третьим входом блока регистров.

   1 1164723 2