SU1136155A1

SU1136155A1 - Device for extracting square root

Info

Publication number: SU1136155A1
Application number: SU823543588A
Authority: SU
Inventors: Рафаэль Давыдович Яхонтов; Юрий Николаевич Ложкин
Original assignee: Предприятие П/Я Р-6577
Priority date: 1982-12-14
Filing date: 1982-12-14
Publication date: 1985-01-23

Abstract

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее -регистр операнда, регистр результата, группу элементов ИЛИ, первый элемент И, элемент НЕ, блок управлени , причем блок управлени содержит группу элементов НЕ, первую и вторую группы элементов И, отличающеес тем, что, с целью повышени быстродействи , в него введены перва и втора группы коммутаторов, умножитель, сумматор, а в блок управле:ни введены шесть элементов И,, раз- р дные входы первого слагаемого сумматора соединены соответственно с выходами умножител , разр дные входы первого сомножител которого соединены соответственно с выходами коммутаторов первой группы, -и информационный вход j-го коммутатора первой группы соединен с выходом A DEVICE FOR EXTRACTING A SQUARE ROOT, containing a register of the operand, a result register, a group of OR elements, the first AND element, a NOT element, a control unit, and the control unit contains a group of NOT elements, the first and second groups of AND elements, characterized in that increase the speed, the first and the second switch groups, the multiplier, the adder are entered into it, and in the control unit: neither the six elements, AND, the distant inputs of the first term of the adder are connected to the multiplier outputs, the moves of the first factor of which are connected respectively to the outputs of the switches of the first group, and the information input of the j-th switch of the first group is connected to the output

Description

с входами первого элемента И, выход которого соединен с первыми входами элементов ИЛИ группы, вторые входы которых соединены соответственно с выходами коммутаторов второй группы, к-й инфйрмационный вход j -го коммутатора второй группы соединен с ()-м выходом сумматора, входы второго слагаемого сумматора соединены соответственно с шиной логического О, шиной логической 1, .выходом первого коммутатора первой группы, шинойлогического О, шиной логической 1, выходом элемен6155with the inputs of the first element And, the output of which is connected to the first inputs of the elements of the OR group, the second inputs of which are connected respectively to the outputs of the switches of the second group, the k-nd infirmation input of the j-th switch of the second group is connected to the () -th output of the adder, the inputs of the second term the adder is connected respectively to the logical bus O, the logical bus 1, the output of the first switch of the first group, the logical bus O, the bus logical 1, the output of the element 6155

та НЕ, выходом первого коммутатора первой группы, шиной логической 1, вход элемента НЕ соединен с выходом первого коммутатора первой группы, входы второго сомножител умножител с первого по седьмой соединены соответственно с шиной логической 1, выходом элемента НЕ, шиной логического О, шиной логической 1, выходом первого коммутатора первой группы, выходом элемента НЕ, шиной логического О, выходы элементов ИЛИ группы соединены соответственно с входами регистра результата.that NOT, the output of the first switch of the first group, bus logical 1, the input element is NOT connected to the output of the first switch of the first group, the inputs of the second multiplier multiplier from the first to the seventh are connected respectively to the bus logical 1, the output of the element NO, bus logical O, bus logical 1 , the output of the first switch of the first group, the output of the NOT element, the logical bus O, the outputs of the elements OR of the group are connected respectively to the inputs of the result register.

Изобретение относитс к вычислительной технике и может быть исполь зовано при -построении специализированных вычислителей, предназначенны дл цифровой обработки сигналов в реальных масштабах времени. Известно устройство дл извлечени квадратного корн , содержащее треугольную матрицу вычислительных чеек 111. Недостатком данного устройства вл ютс большие аппаратурные затратЫф Наиболее близким к изобретению вл етс устройство дл извлечени квадратного корн , содержащее входной регистр, выходной регистр, генератор импульсов, делитель частоты , блок управлени , первый и второ выходы Которого подключены к первым входам входного и выходного регистров соответственно, выход генерато ра импульсов соединен с входом делител частоты, вычитающий счетчик , дешифратор, преобразователь параллельного входного кода в двоич ный код и элемент И, первый вход которого соединен с выходом генератора импульсов, второй вход соединен с третьим выходом блока управле ни , а выход подключен к первому входу вычитакнцего счетчика и третье му входу входного регистра, выходы которого соединены с первой группой входов выходного регистра и группой уходов блока управлени , группа выходов которого соединена с группой входов преобразовател параллельного входного кода в двоичный код, группа выходов которого соединена с группами входов вычитающего счетчика 23, Недостатком известного устройства вл етс его низкое быстродействие. Цель изобретени - повьш1ение быстродействи устройства. Поставленна цель достигаетс тем, что в устройство дл извлечени квадратного корн , содержащее регистр операнда, регистр результата, группу элементов ИЛИ, первый элемент И, элемент НЕ, блок управлени , причем блок управлени содержит группу элементов НЕ, первую и вторую группы элементов И, дополнительно введены перва и втора группы коммутаторов , умножитель, сумматор, а в блок управлени введены шесть элементов И, разр дные входы первого слагаемого сумматора соединены с выходами умножител , разр дные входы первого сомножител которого соединены соответственно с выходами коммутаторов первой группы, i-й информационный вход j-го коммутатора первой группы соединен с выходом (2i + j -2)-го разр да регистра аргумента (1,3 1, п/2 , где п - разр дность регистра аргумента), разр дные-выходы регистров аргумента соединены с входами элементов НЕ группы, выходы (2 j -И -х элементовThe invention relates to computing and can be used in the construction of specialized calculators designed for digital signal processing in real time scales. A device for extracting a square root containing a triangular matrix of computational cells 111 is known. A disadvantage of this device is a large hardware expenditure. The most close to the invention is a device for extracting a square root containing an input register, an output register, a pulse generator, a frequency divider, a control unit, The first and second outputs of which are connected to the first inputs of the input and output registers, respectively, the output of the pulse generator is connected to the input of a frequency divider , subtracting counter, decoder, parallel input code to binary code converter and I element, the first input of which is connected to the output of the pulse generator, the second input is connected to the third output of the control unit, and the output is connected to the first input of the readout counter and the third input of the input the register, the outputs of which are connected to the first group of inputs of the output register and the departure group of the control unit, the group of outputs of which is connected to the group of inputs of the converter of the parallel input code to the binary code, group The outputs of which are connected to the input groups of the subtracting counter 23. A disadvantage of the known device is its low speed. The purpose of the invention is to increase the speed of the device. The goal is achieved in that a device for extracting a square root containing an operand register, a result register, a group of OR elements, a first AND element, a NOT element, a control unit, wherein the control unit contains a group of NOT elements, the first and second groups of AND elements, additionally the first and second switch groups, the multiplier, the adder are entered, and the six elements AND are entered into the control unit; the bit inputs of the first term of the adder are connected to the multiplier outputs; the bit inputs of the first factor are connected to the outputs of the switches of the first group, the i-th information input of the j-th switch of the first group is connected to the output of the (2i + j -2) -th bit of the argument register (1.3 1, n / 2, where n - bit argument register), the bit-outputs of the argument registers are connected to the inputs of the elements NOT the groups, the outputs (2 j -I -x elements

31133113

НЕ группы соединены соответсвенно с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами 2 J-X элементов НЕ группы, выход j-ro элемента И первой группы соединен с первым входом j-ro и вторым входом (j-l)-ro элементов И второй группы, выход первого элемента И второй группы соединен с первым входом первого элемента И блока управлени , второй вход которого соеди-нен с инверсным выходом второго элемента И блока управлени , первый вход которого соединен с инверсным выходом третьего элемента И блока управлени , первый вход которого соединен с выходом четвертого элемента И второй группы, выход шестого элемента И которой соединен с вторым входом третьего элемента И блока управлени , первый вход четвертого элемента И блока управлени соединен с выходом первого элемента И второй группы и первым входом п того элемента И блока управлени , второй вход которого соединен с первым входом шестого элемента И блока управлени и выходом третьего элемента И второй группы, выход п того элемента И которого соединен с вторым входом шестого элемента И блока управлени , инверсный выход которого соединен с вторым входом четвертого элемента И блока управлени , выход второго элемента И второй группы соединен с вторым входом, второго элемента И блока управлени j выходы п того, четвертого и первого элементов И блока управлени соединены соответственно с управл ющими входами всех коммутаторов, выходы коммутаторов с первого по ;п/2 - 1-й первой группы соединены с входами первого элемента И, выход которого соединен с первыми входами элементов ИЛИ группы, вторые входы которых соединены соответственно с выходами коммутаторов второй груйпы, 1(-й инфо мационный вход j-ro коммутатора второй группы соединен с (j- V;+ 1)-м выходом сумматора, входы второго слагаемого сумматора с первого по восьмой соединены соответственно с шиной логического О, шиной логической 1, выходом первого коммутатора первой группы, шиной логического О, шиной логической I, выходом элемента НЕ, выходом первого коммутатора первой группы, шиной логической 1, вход элемента НЕ соединен с выходом первого коммутатора первой группы, входы второго сомножител умножител с первого по седьмой соединены соответственно с шиной логической 1, выходом элемента НЕ, шиной логического О шиной логической 1, выходом первого коммутатора первой группы, выходом элемента НЕ, шиной логического О, выходы элементов ИЛИ группы соединены соответственно с входами регистра результата.NOT groups are connected respectively to the first inputs of elements AND of the first group, the second inputs of which are connected respectively to outputs 2 JX of elements NOT groups, the output of the j-ro element AND of the first group is connected to the first input of j-ro and the second input (jl) -ro of elements AND the second group, the output of the first element And the second group is connected to the first input of the first element And the control unit, the second input of which is connected to the inverse output of the second element And the control unit, the first input of which is connected to the inverse output of the third element And the control unit events, the first input of which is connected to the output of the fourth element And the second group, the output of the sixth element And which is connected to the second input of the third element And the control unit, the first input of the fourth element And the control unit is connected to the output of the first element And the second group and the first input of the fifth element And a control unit, the second input of which is connected to the first input of the sixth element And the control unit and the output of the third element And the second group, the output of the fifth element And which is connected to the second input of the sixth element And the control unit, the inverse output of which is connected to the second input of the fourth element I of the control unit; the output of the second element I of the second group is connected to the second input, the second element I of the control unit j, the outputs of the fifth, fourth and first elements I of the control unit are connected respectively to the control inputs all switches, switch outputs from the first through; p / 2 - 1st of the first group are connected to the inputs of the first element AND, the output of which is connected to the first inputs of the elements of the OR group, the second inputs of which are connected to Correspondingly, with the outputs of the switches of the second group, the 1 (th information input of the j-ro switch of the second group is connected to the (j-V; +1) th output of the adder, the inputs of the second term of the adder from the first to the eighth are connected respectively to the logical bus O, bus logical 1, the output of the first switch of the first group, bus logical O, bus logical I, the output of the element NOT, the output of the first switch of the first group, bus logical 1, the input of the element is NOT connected to the output of the first switch of the first group, the inputs of the second multiplier first to seventh respectively connected with the bus logic 1, the output of NOT, logical bus O bus logic 1 output of the first switch of the first group, the output of NOT, logical O bus, the outputs of elements or groups are respectively connected with result register inputs.

На фиг. 1 приведена блок-схема устройства дл извлечени квадратного корн ; на фиг. 2 - блок-схема устройства управлени .FIG. 1 is a block diagram of a square root extraction device; in fig. 2 is a block diagram of a control unit.

Устройство (фиг.1) содержит регистр I операнда, коммутаторы 2 первой группы, коммутаторы 3 второй группы, блок 4 управлени , умножитель 5, элемент НЕ 6, сумматор 7, шину 8 логической 1, шину 9 логического О, регистр 10 результата, группу элементов ИЛИ 1 1., элемент И 12. Блок управлени (фиг. 21 содержит группы элементов И 13, группу элементов НЕ 14, элементы И 15, элементы И-НЕ 16.The device (Fig. 1) contains the register I of the operand, the switches 2 of the first group, the switches 3 of the second group, the control unit 4, the multiplier 5, the element NOT 6, the adder 7, the bus 8 of the logical 1, the bus 9 of the logical O, the register 10 of the result, the group elements OR 1 1., element AND 12. The control unit (Fig. 21 contains groups of elements AND 13, a group of elements NOT 14, elements AND 15, elements AND-NOT 16.

Устройство работает следующим образом .The device works as follows.

Аргумент А представлен двоичным числом с фиксированной.зап той:Argument A is represented by a binary number with a fixed.

, а а 2 ... а , где а - старший разр д мантиссы, а а 2 ... а, where а is the senior discharge of mantissa

входного числа; а - младший разр д мантиссы входного числа.input number; a is the low-order bit of the input number mantissa.

Входное число, выраженное параллельным пр мым кодом, записываетс во входном регистре 1, С выхода регистра 1 сигналы всех разр дов поступают на первую группу коммутаторов 2 и блок 4 управлени , с помощью которых осуществл етс нормализаци входного числа. При четном числе равных нулю старших разр дов мантиссы входного числа (или в случае , когда старший разр д числа равен логической 1)) старший разр д числа, снимаемого с выхода первого коммутатора 2 первЬй группы, который соединен со старшим разр дом первого сомножител умножител 5, равен логической 1. При нечетном Числе равных нулю старших разр дов мантиссы входного числа сигнал, сни маемьш с выхода первого ко1«1мутатора 2 первой группы, равен нулю. Таким образом, при входном числе больше О нормализаци приводит к тому, что на вход двух старших разр дов первого сомножител умножител 5 поступает либо комбинаци 01, либо Ijf; Управление коммутаторами осущест вл етс М-разр дным кодом ( который вьфабатываетс блоком 4 управлени . В результате нормализации на вхо ды первого сомножител умножител 5 подаетс число А, которое по. своей величине находитс в пределах 0,25 $ А 1. Старший разр д числа, снимаемого с первой группы коммутаторов 2, подаетс также на вход элемента НЕ 6, на вход-п того разр да второ сомножител умножител 5 и на треTHi . и седьмой входы второго слагае;мого сумматора 7. На второй и шестой входы второго сомножител умножител 5, а также на шестой вход второго слагаемого сумма1тора 7 подаютс с выхода элемента НЕ 6. Сиг налы Лог. 1 с шины 8 подаютс на первый и четвертый входы второго со ножител умножител 5 и второй, п тый и восьмой входы второго слага мого сумматора 7. Все остальные входы умножител 5 и сумматора 7 соединены с шиной 9 логического О. В результате с выходов сумматора 7 снимаетс число, которое опре дел етс следующими формулами, соот ветствующими линейно-ломаной аппрок симации: 19/64 + 53/64А, при 1/4«А Г/ 53/128 + 19/32-А, при при 63/64М 1 127/128, или в двоичном коде: -0,0100110 + + 0,110101 А, при 0,,1 0,0110101 + 0,100110-А, при О,,1111 0,111111 при 0,innUA l Поскольку при ,1 d, 1,А при .0,01 А О, 1 « 0. Указанные формулы с учетом значеНИИ старшего разр да а, ВХОДНОГО числа можно записать следующим образом: 0,01с( + 0, 0-1 А, при 0,,1 11111 0,1111111, при 0,1111 . Умножение нормализованного числа А на коэффициент О, производитс в умножителе 5, при этом инверсные значени старшего разр да числа А (5) снимаютс с выхода элемента НЕ 6. В сумматоре 7 осуществл етс сложение числа О, 1 м.,01 .ot « А с посто нным членом 0,01о(01 «.,. Многоразр дное число с выхода сумматора поступает на вторую группу коммутаторов 3, где осуществл етс денормализаци результата. При этом сдвиг вправо по отношению к зап той дл выходного числа осуществл етс на разр дов, где Е - количество пар нулевых старших разр дов входного числа. Управление коммутаторами 3 второй группы осуществл етс тем же кодом управлени , вырабатываемым блоком 4 управлени , который используетс дл управлени коммутаторов первой группы. Сигналы с выходов коммутаторов второй группы через элементы ИЛИ 1 подаютс на выходной регистр 10, выходы которого вл ютс выходами устройства. При равенстве всех значаш 1х разр дов входного числа, поступающих на .входы блока 4 управлени , нулю блок 4 управлени вырабатывает специальный код, обеспечивающий получение нулевого результата на выходе устройства, дл чего все восьмые входы коммутаторов 3 второй группы соединены с шиной логического О. В том случае, когда- первые шесть старших разр дов числа, снимаемого с коммутаторов 2 первой группы, и соединенные с входами элемента И 12, равны логической 1, на выходе элемента И 12 по вл етс логическа 1, котора через элементы ИЛИ 11 подаетс на вход регистра 10,The input number, expressed by the parallel direct code, is recorded in the input register 1. From the output of register 1, the signals of all bits are sent to the first group of switches 2 and control unit 4, by means of which the input number is normalized. With an even number of higher zero bits of the input number mantissa (or in the case when the high bit of the number is logical 1)) the high bit of the number taken from the output of the first switch 2 of the first group is connected to the high bit of the first multiplier of 5 , is equal to logical 1. For an odd number of zero bits of the higher-order bits of the input number, the signal that is removed from the output of the first channel 1 of switch 2 of the first group is equal to zero. Thus, with an input number greater than 0, normalization results in either the combination 01, or Ijf being input to the two higher bits of the first multiplier of multiplier 5; The switch is controlled by an M-bit code (which is output by control unit 4. As a result of normalization, the A factor is fed to the inputs of the first multiplier 5, which is in its value within $ 0.25 A 1. The most significant bit is removed from the first group of switches 2, is also fed to the input of the element NOT 6, to the input-n of that bit of the second multiplier multiplier 5 and to the three THi and seventh inputs of the second syllable; my adder 7. To the second and sixth inputs of the second multiplier of the multiplier 5 as well as the sixth entrance to The second term summator 7 is supplied from the output of the element NOT 6. Signals 1 from bus 8 are fed to the first and fourth inputs of the second multiplier 5 and the second, fifth and eighth inputs of the second term of the adder 7. All other inputs of the multiplier 5 and adder 7 is connected to bus 9 of logical O. As a result, a number is removed from the outputs of adder 7, which is defined by the following formulas corresponding to a linearly broken approximation: 19/64 + 53/64A, at 1/4 "A D / 53 / 128 + 19/32-А, with 63 / 64M 1 127/128, or in binary code: -0,0100110 + + 0.110101 A, with 0, 1 0.0110101 + 0.100110 -A, at О ,, 1111 0.111111 at 0, innUA l Since, at, 1 d, 1, А at .0.01 A O, 1 “0. These formulas, taking into account the value of the high-order bit a, the INPUT number, write as follows: 0.01 s (+ 0, 0-1 A, with 0, 1 11111 0.1111111, with 0.1111. The multiplication of the normalized number A by the factor O is produced in the multiplier 5, while the inverse values of the higher bit of the number A (5) are removed from the output of the element NOT 6. In the adder 7 the number O is added, 1 m., 01 .ot with a constant term of 0.01o (01 ".,. A multi-digit number from the output of the adder goes to the second group of switches 3, where the result is denormalized. At the same time, the right shift relative to the comma for the output number is done by bits, where E is the number of pairs of leading zero bits of the input number The second group of switches 3 is controlled by the same control code generated by the control unit 4 used to control the switches of the first group. The signals from the outputs of the switches of the second group through the OR 1 elements are fed to the output register 10, the outputs of which are the device outputs. equality of all the 1x bits of the input number to the inputs of the control unit 4, to zero the control unit 4 generates a special code that ensures a zero result at the output of the devices a, for which all eighth inputs of switches 3 of the second group are connected to the logical bus O. In the case when the first six most significant bits of the number removed from switches 2 of the first group and connected to the inputs of the element 12 are equal to logical 1, the output of the element And 12 appears logical 1, which through the elements OR 11 is fed to the input of the register 10,

7 113615587 11361558

и на выходных шинах устройства но в-Исследовани показывают, что наил етс число О, ПИ 41-более проста структура блока управСтруктура блока управлени опре-лени , обеспечивающа наиболееand on the output tires of the device, but the Investigations show that the number O is increasing, PI 41 is a simpler structure of the control unit. The structure of the determination control unit provides the most

дел етс по таблице состо ний, ко-высокое быстродействие, получаетс divided by the state table, the co-high speed is obtained

тора приведена дл случа и 5 в том случае, когда выходные словаthe torus is given for the case and 5 in the case when the output words

св зывает между собой значени разр -блока управлени расписываютс вbinds between the values of the control unit resolution are painted in

дов входного и выходного слов бло-соответствии с циклическим кодомDov input and output words block-matching with cyclic code

ка управлени .(кодом Гре ). В таблице обозначены: «1,4разр ды числа, поступающего на входы блока управлени ; В - Bj - разр ды кода управлений, снимаемого С выходов блока управлени ; X знак , обозначающий, что в данном 55 наборе соответствующий разр д входного числа может быть любым, т.е. равным 1 или 0. Из таблицы следуют следующие логические уравнени : 6,«i«2«3 «s 6S 8 ; «i«2«3 4K t «1 «8 .V); Г r«,v«.v«,.vo( v« «,« « х f7 8 9 ю Л 11 t2 la «14. ) Выходной код блока управлени BI В В, поступает на управл ющие входы коммутаторов.ka management. (code Gre). The table indicates: "1.4 bits of the number entering the inputs of the control unit; B - Bj - bits of the control code taken from the outputs of the control unit; X is a sign indicating that in this 55 set the corresponding bit of the input number can be any, i.e. equal to 1 or 0. The following logical equations follow from the table: 6, "i" 2 "3" s 6S 8; "I" 2 "3 4K t" 1 "8 .V); G r ", v". V ",. Vo (v" "," "x f7 8 9 Л L 11 t2 la" 14.) The output code of the control unit BI B B comes to the control inputs of the switches.

Введение в известное устройство первой и второй группы коммататоров, умножител сумматора и шести элементов И позвол ет получить более высокое быстродействие. РезультатIntroduction to the known device of the first and second groups of the commatators, the multiplier of the adder and the six elements And allows to obtain a higher speed. Result

в предлагаемом устррпстве формируетс за один такт, равный Сумматору времени переходных процессов в блоках устройства. В известномt результат формируетс за несколько тактов , при этом количество тактов пр мо пропорционально разр дности аргумента.in the proposed device is formed in one cycle, equal to the Adder of transient processes in the device blocks. In a known manner, the result is formed in several cycles, while the number of cycles is directly proportional to the size of the argument.

Claims

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр операнда, регистр результата, группу элементов ИЛИ, первый элемент И, элемент НЕ, блок управления, причем блок управления содержит группу элементов НЕ, первую и вторую группы элементов И, отличающееся тем, что, с целью повышения быстродействия, в него введены первая и вторая группы коммутаторов, умножитель, сумматор, а в блок управления введены шесть элементов И,, разрядные входы первого слагаемого сумматора соединены соответственно с выходами умножителя, разрядные входы первого сомножителя которого соединены соответственно с выходами коммутаторов первой группы, 1-й информационный вход /j-го коммутатора первой группы соединен с выходом (21 +j-DEVICE FOR REMOVING A SQUARE ROOT, containing the operand register, the result register, the group of OR elements, the first AND element, the NOT element, the control unit, the control unit containing a group of NOT elements, the first and second groups of AND elements, characterized in that, in order to increase performance, the first and second groups of switches, a multiplier, an adder are introduced into it, and six elements And are introduced into the control unit, the bit inputs of the first term of the adder are connected respectively to the outputs of the multiplier, the bit inputs of the first whose factor is connected respectively to the outputs of the switches of the first group, the 1st information input / of the jth switch of the first group is connected to the output (21 + j-

2 ^!)-го разряда регистра аргумента i, ’j = 1; η/2, где π- разрядность' регистра аргумента), разрядные выходы регистра аргумента соединены с входами элементов НЕ группьц выходы2 ^! ) th digit of the register of argument i, 'j = 1; η / 2, where π is the bit width of the argument register), the bit outputs of the argument register are connected to the inputs of the elements NOT group outputs

2 j — 1 )-х элементов НЕ группы соединены соответственно с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами 2/-х элементов НЕ.группы, выход j-rb элемента И первой, группы соединен с первым входом j-го и вторым входом (j-l)-ro элементов И второй группы, выход первого элемента И второй группы соединен с первым входом первого элемента И блока управления, второй вход которого соединен с инверсным выходом второго элемента И блока управления, первый вход которого соединен с инверсным выходом третьего элемента И блока.управления, первый вход которого соединен с выходом четвертого элемента И второй _β группы, выход шестого элемента И S который соединен с вторым входом третьего элемента И блока управления, первый вход четвертого элемента Й блока управления соединен с выходом первого элемента И второй группы и первым входом пятого элемента И блока управления, второй вход которого соединен с первым входом шестого элемента И блока управления и выходом третьего элемента И второй группы, выход пятого элемента И которого соединен с вторым входом шестого элемента И блока управления, инверсный выход которого соединен с вторым входом четвертого элемента И блока управления, выход второго элемента И второй группы соединен с вторым входом второго элемента И блока управления, выходы пятого, четвертого, первого элементов И блока управления соединены -Соответственно с управляющими входами всех коммутаторов, выходы коммутаторов с первого по η/2-1-й первой группы соединены с входами первого элемента И, выход которого соединен с первыми входами элементов ИЛИ группы, вторые входы которых соединены соответственно с выходами коммутаторов второй группы, к-й информационный вход j-го коммутатора второй группы соединен с (j-k + 1)-м выходом сумматора, входы второго слагаемого сумматора соединены соответственно с шиной логического О”, шиной логической 1, выходом первого коммутатора первой группы, шиной’логического ^п0”, шиной логической 1, выходом элемен та НЕ, выходом первого коммутатора первой группы, шиной логической 1, вход элемента НЕ соединен с выходом первого коммутатора первой группы, входы второго сомножителя умножителя с.первого по седьмой соединены соответственно с шиной логической 1, выходом элемента НЕ, шиной логического О, шиной логической 1, выходом первого коммутатора первой группы, выходом элемента НЕ, шиной логического О, выходы элементов ИЛИ группы соединены соответственно с входами регистра результата.2 j - 1) elements of NOT group are connected respectively to the first inputs of elements AND of the first group, the second inputs of which are connected respectively to the outputs of 2 / elements of NOT. Groups, the output of j-rb element And of the first, group is connected to the first input j and the second input (jl) -ro of the elements AND of the second group, the output of the first element AND of the second group is connected to the first input of the first element AND of the control unit, the second input of which is connected to the inverse output of the second element AND of the control unit, the first input of which is connected to the inverse the output of the third ale ent AND of the control unit, the first input of which is connected to the output of the fourth element AND of the second _β group, the output of the sixth element And S which is connected to the second input of the third element AND of the control unit, the first input of the fourth element of the control unit is connected to the output of the first element AND of the second group and the first input of the fifth element And the control unit, the second input of which is connected to the first input of the sixth element And the control unit and the output of the third element And the second group, the output of the fifth element And which is connected to the second input of an element AND of the control unit, the inverse output of which is connected to the second input of the fourth element AND of the control unit, the output of the second element AND of the second group is connected to the second input of the second element AND of the control unit, the outputs of the fifth, fourth, first elements AND of the control unit are connected -Accordingly, with the control the inputs of all the switches, the outputs of the switches from the first to η / 2-1 of the first group are connected to the inputs of the first AND element, the output of which is connected to the first inputs of the OR elements of the group, the second inputs of which are connected respectively, with the outputs of the switches of the second group, the k-th information input of the j-th switch of the second group is connected to the (jk + 1) -th output of the adder, the inputs of the second term of the adder are connected respectively to the logical O bus, logical 1, the output of the first switch of the first group, the logic ^п 0 bus, the logical bus 1, the output of the element NOT, the output of the first switch of the first group, the logical 1, the input of the element is NOT connected to the output of the first switch of the first group, the inputs of the second factor of the multiplier of the first the seventh are connected respectively to logical bus 1, the output of the element NOT, the logical bus O, the logical 1 bus, the output of the first switch of the first group, the output of the element NOT, the logical bus O, the outputs of the OR elements of the group are connected respectively to the inputs of the result register.