Изобретение относитс к электросв зи и может быть использовано дл синхронизации по несущей частоте в устройстве передачи данных в системах сбора и обработки информации и в системах коммутации св зи. Известно устройство вьзделени опорного колебани из фазоманипулир ванного принимаемого сигнала, содер жащее последовательно соединенные фильтр нижних частот, управл емый генератор и два перемножител , первые входы которых объединены, а выходы подключены к входам соответствующих интеграторов, причем выход основного фазовращател соединен с вторым входом соответствующего пере множител , а на установочные, входы интеграторов подан синхронизируниций сигнал, а также дополнительный фазо вращатель, сумматор и два управл емых фазовращател , входы которых соединены соответственно с выходами управл емого генератора и интеграторов , входы которых соединены с входами сумматора, выход которого подключен к входу фильтра нижних ча тот, при этом выходы управл емых фазовращателей соединены соответственно с входами основного и дополни тельного фазовращателей, выход кото рого подключен к второму входу соот ветствующего перемножител l . Однако известное устройство обладает большим временем вхождени в синхронизм. Наиболее близким к предлагаемому по техническому решению вл етс устройство синхронизации по несущей частоте, содержащее управл емый гене ратор, фазорасщепитель, блок определени фазы входного сигнала, первый вход которого вл етс входом устройства, и последовательно соединенные фазовый детектор и фильтр ниж них частот, а также индикатор захвата синхронизма, выход которого подключен к первым входам первого и вто рого ключей и к первым входам первого и второго блоков совпадени , вы ходы которых через блок пам ти подключены к первому и второму входам коммутатора, к соответствующим входам которого подключены выходы фазорасщепител , при этом выход управл емого генератора непосредственно и через первый делитель подключен соответственно к второму и третьему входам первого ключа и первому входу индикатора захвата синхронизма, а вход устройства через второй делитель соединен с вторым входом второго ключа , к третьему входу которого подключен выход коммутатора z . . Недостатком известного устройства синхронизации по несущей частоте вл етс длительное врем вхождени в синхронизм. Цель изобретени - уменьшение времени вхождени в синхронизм. Поставленна цель достигаетс тем, что, в устройство синхронизации по несущей частоте, содержащее управл емый генератор, фазорасщепитель, блок определени фазы входного сигнала , первьй вход которого вл етс входом устройства, и последовательно соединенные фазовый детектор и фильтр нижних частот, а также индикатор захвата синхронизма, выход которого подключен к первым входам первого и второго ключей и к первым входам первого и второго блоков совпадени , выходы которых через блок пам ти подключены к первому и второму входам коммутатора, к соответствующим входам которого подключены выходы фазорасщепител ,. введены кодопреобразователь, фазовращатель, последовательно соедитненные кварцевьм генератор и формирователь интервала анализа, а также последовательно соединенные счетчик, ; цифроаналоговый преобразователь и сумматор, к второму входу которого подключен выход фильтра нижних частот , а .выход сумматора через управл емый генератор подключен к входу фазорасщепител , выходы которого подключены к дополнительным входам блока определени фазы входного сигнала, выходы которого через кодопреобразователь подключены к вторым входам первого и второго блоков совпадени , при этом первый и второй выходы формировател интервала анализа подключены соответственно к вторым входам первого и второго ключей, выходы которых подключены к входам счетчика , а третий выход формировател интервала анализа подключен к второ му входу блока определени фазы входного сигнала, причем выход коммутатора подключен к первому входу фазового детектора и через фазовращатель к первому входу интервала захвата синхронизма , второй вход которого объединен с третьим входом первого ключа , с вторым входом фазового детектора и входом устройства. На чертеже представлена структурна электрическа схема устройства синхронизации по несущей частоте. Устройство синхронизации по несущей частоте содержит фазовьй детектор 1, фильтр 2 нижних частот, сумматор 3, управл емый генератор А, фа- Ю зорасщепитель 5, блок 6 определени фазБГ входного сигнала, кодопреобразователь 7, первьй 8 и второй 9 блоки совпадени , блок 10 пам ти, коммутатор 11, фазовращатель 12, ин дикатор 13 захвата синхронизма, первый 14 и второй 15 ключи, счетчик 16, цифроаналоговый преобразователь (ЦАП) 17, формирователь 18 интервала анализа, кварцевый генератор 19. Фазовый детектор 1 служит дл формировани сигнала фазовой ошибки. Реализуетс на основе сумматора по модулю два. Фильтр 2 нижних частот кольца ФАПЧ предназначен дл обеспечени фильтруюпщх и динамических свойств устройства. Реализуетс на основе пропорционально интегрирую щего RC-фильтра нижних частот. Сумматор 3 служит дл суммировани двух сигналов: сигнала с выхода фильтра 2 нижних частот и с выхода цифроаналогового преобразовател 17 и вьтолн етс на основе резисторной схемы суммировани . Управл емый генератор 4 предназна чен дл выработки опорного сигнала, частота которох о соответствует частоте входного сигнала. Реализуетс на основе управл емого варикапом LC-генератора. Фазорасщепитель 5 служит дл формировани сигналов опорной частоты с фазой 0; (/2; li ; 3/2н, необходимых дл измерени и реализуетс на основе линии задержки, вьшолненной без отрезка коаксиального кабел и Логических элементов в базисе И-ИЛИ-НЕ. Блок 6 определени фазы входного сигнала реализуетс на основе сумматоров по модулю два, интеграторов,вы полненных на RC-фильтрах нижних частот со сбросом, и пороговых дифференциальных усилителей. Кодопреобразователь 7 служит дл формировани двоичного кода, соответ- 112 404 ствующего области значени фазы входного сигнала. Реализуетс на логических элементах И-ИЛИ-НЕ. Первый S и второй 9 блоки совпадени предназначены дл отключени измерител фазы в режиме синхронизма и блокировки блока 10 пам ти. Реали зуютс на логических элементах И-НЕ. Блок 10 пам ти, или стабильный элемент, необходим дл записи двоичного кода, поступающего с кодопреобразовател . Реализуетс на D-тригге pax и логических элементах И-ИЛИ-НЕ. Коммутатор 11 служит дл подключени к фазовому детектору сигнала с управл емого генератора с фазой, соответствующей фазе входного сигнала. Реализуетс на логических элементах И-ИЛИ-НЕ. Фазовращатель 12 предназначен дл формировани сигнала с фазовым сдвигом , отличающегос на и/2 от фазы сигнала управл емого генератора 4, и реализуетс на линии задержки, выполненной в виде отрезка из коаксиального кабел РК-50. Индикатор 13 захвата синхронизма служит дл прин ти решени о блокировке устройств установки частоты и фазы. Индикатор 13 захвата синхронизма реализуетс в виде сумматора по модулю два, фильтра нижних частот и усилител -ограничител . Первый 14 и второй 15 ключи предназначены дл отключени измерител частоты в режиме синхронизма и реализуютс на комбинационной схеме, выполненной на логических элементах ИЛИ-НЕ. Счетчик 16 служит дл подсчета импульсов за врем анализа Т и реализуетс на счетных триггерах, выполненных с помощью D-триггеров, охвачетнных обратной св зью. Цифроаналоговый преобразователь 17 предназначен дл формировани напр жени , соответствующего частоте входного сигнала. Реализуетс на основе резисторного сумматора, выполненного по цепочечной схеме R-2R. Формирователь 18 интервала анализа предназначен дл сброса интегратора блока 6 определени фазы входного сигнала и установки счетчика 16 в нулевое состо ние, реализуетс в виде счетчика с последовательным переносом, вьтолненным на D-триггерах, охваченных обратной св зью, и дешифратора, задающего коэффициент счета. Кварцевый генератор 19 служит формирователем высокостабильной час тоты, необходимой дл измерени час тоты и фазы, т.е. дл формировани времени анализа Тд. Реализуетс на дифференциальном усилителе с кварце . в цепи обратной св зи (по схеме Ват тлера). Устройство синхронизации по несу щей частоте работает следующим обра зом. В режиме захвата оценка несущей частоты происходит следующим образом Формирователь 18 интервала анализа устанавливает счетчик 16 в нулево состо ние. Счетчик 16 начинает считать количество периодов входного сигнала на интервале анализа, который формируетс кварцевым генератором 19 и счетчиком интервала анализа в формирователе 18 интервала анализа Количество подсчитанных периодов входного сигнала со сче:тчика 16 поступает в ЦАП 17, где преобразуетс в напр жение, соответствующее несущей частоте входного сигнала. Это напр жение через сумматор 3 подаетс на управл емый генератор 4, сигнал которого устанавливаетс на час тоту, соответствующую частоте входного сигнала. Оценка фазы происходит следующим способом. В фазорасщепителе 5 формируютс четыре значени фазы (0; 1Г /2;-(5/2ff сигнала, который поступает с выхода управл емого генератора 4. В блоке 6 определени фазы входного сигнала происходит сравнение фазы входного сигнала с четь1рьм значени ми фазы сигнала с выхода управл емого генератора 4 и прин тие решени о том, в какой зоне на:ходитс фаза входного сигнала, путем формировани двоичного кода на выходе блока 6 определени фазы входного сигнала Этот двоичный код поступает в кодопреобразователь 7, служащий дл пре образовани 4-разр дного кода в дву -разр дный и дл того, чтобы ошибочные переходы, вызванные шумами в канале св зи, бьши равноверо тны. С кодопреобразовател 7 вс информа ци через первый 8 и второй 9 блоки совпадени записываетс в блок 10 пам ти, С выхода блока 10 пам ти двоичный Код фазы поступает на коммутатор 11, который подключает к 406 фазовому детектору сигнал управл емого генератора 4 с выхода фазорасщепител 5, фаза которого соответствует фазе входного сигнала. Этот же сигнал поступает через фазо-. вращатель 12 на первый вход индикатора 13 захвата синхронизма, на который поступает также входной сигнал с выхода демодул тора. Индикатор 13 захвата синхронизма при наличии синхронизма принимает решение блокировки ключей 14 и 15 и .блоков совпадени 8 и 9. Это происходит следую11р1м образом. Входной сигнал и сигнал с выхода коммутатора 11 поступает на индикатор 13 захвата синхронизма сдвинутыми относительно друг друга на . Если синхронизаци достигнута, то срабатывает индикатор 13 захвата синхронизма , с выходным сигналом индикатора 13 захвата синхронизма посредством первого ключа 14 блокируетс счетчик 16 от поступлени входного сигнала, вторым ключом 15 блокируетс счетчик 16 от установки в О, а первым 8 и вторым 9 блоками совпадени блокируетс блок 10 пам ти от перезаписи двоичного кода, соответствующего фазе входного сигнала.Далее схема работает как обычна система фазовой автоподстройки частоты (ФАПЧ). В режиме синхронизма происходит посто нное слежение за несущей частотой и фазой входного сигнала посредством замкнутого кольца ФАПЧ, состо щего из фазового детектора 1, фильтра 2 нижних частот, сумматора 3,управл емого генератора 4, фазорасщепите л 5, коммутатора 11. Так как индикатор 13 захвата .синхронизма фиксирует наличие синхронизации посредством формировани запрещающего сигнала на ключи 14 и 15 и блоки 8 и 9 совпадени , то не происходит оценка частоты счетчиком 16, и перезапись информации о фазе с выхода кодопреобразовател .7 в блок 10 пам ти. При этом с выхода ЦАП 17 и блока,10 пам ти поступают значени оценок частоты и фазы соответственно, измеренные последний раз перед срабатыванием индикатора 13 захвата синхронизма. Этот режим имеет место вплоть до срыва синхронизации либо прекращени работы устройства.The invention relates to telecommunications and can be used for carrier frequency synchronization in a data transmission device in data acquisition and processing systems and in communication switching systems. A device for supporting a reference oscillation from a phase-shifting received signal, containing a series-connected low-pass filter, a controlled oscillator and two multipliers, the first inputs of which are combined, and the outputs connected to the inputs of the respective integrators, the output of the main phase shifter connected to the second input of the corresponding multiplier are known , and the synchronizing signal, as well as an additional phase rotator, adder and two controlled phase rotators, are fed to the installation inputs of the integrators. Ateles whose inputs are connected respectively to the outputs of the controlled generator and integrators, the inputs of which are connected to the inputs of the adder, the output of which is connected to the input of the lower frequency filter, while the outputs of the controlled phase shifters are connected respectively to the inputs of the main and additional phase shifters, the output of which connected to the second input of the corresponding multiplier l. However, the known device has a large time to synchronize. Closest to the technical solution proposed is a carrier frequency synchronization device containing a controlled generator, a phase splitter, an input signal phase detection unit, the first input of which is the device input, and the series-connected phase detector and low-pass filter, as well as the synchronization lock indicator, the output of which is connected to the first inputs of the first and second keys and to the first inputs of the first and second blocks of coincidence, whose outputs are connected to the first through the memory block The second and second inputs of the switch, to the corresponding inputs of which are connected the outputs of the phase splitter, the output of the controlled generator directly and through the first divider is connected respectively to the second and third inputs of the first key and the first input of the synchronization capture indicator, and the input of the device the input of the second key, the third input of which is connected to the output of the switch z. . A disadvantage of the known carrier frequency synchronization device is the long timing acquisition time. The purpose of the invention is to reduce the time of entry into synchronism. The goal is achieved in that a carrier synchronization device comprising a controlled oscillator, a phase splitter, an input signal phase detection unit, the first input of which is the device input, and a series-connected phase detector and low-pass filter, as well as an indicator of synchronization capture whose output is connected to the first inputs of the first and second keys and to the first inputs of the first and second blocks of coincidence, the outputs of which are connected to the first and second switches through a memory unit pa, to the corresponding inputs of which are connected the outputs of the phase splitter,. a code converter, a phase shifter, a sequentially connected quartz oscillator and an analysis interval generator, as well as a serially connected counter, are introduced; a digital-to-analog converter and an adder, to the second input of which the output of the low-pass filter is connected, and the output of the adder via a controlled generator is connected to the input of the phase splitter, the outputs of which are connected to the additional inputs of the input-phase determining unit, the outputs of which through the encoder are connected to the second inputs of the first and the second block of matches, with the first and second outputs of the analysis interval generator, respectively, connected to the second inputs of the first and second keys, the outputs of which connected to the counter inputs, and the third output of the analysis interval generator is connected to the second input of the input signal phase detection unit, the switch output is connected to the first input of the phase detector and through the phase shifter to the first input of the synchronization capture interval, the second input of which is combined with the third input of the first key , with the second input of the phase detector and the input of the device. The drawing shows a structural electrical circuit of the synchronization device for the carrier frequency. The carrier frequency synchronization device contains a phase detector 1, a low-pass filter 2, an adder 3, a controlled oscillator A, a phase splitter 5, an input signal phase converter block 6, an input signal encoder 7, a first 8 and second 9 coincidence blocks, a memory block 10 TI, switch 11, phase shifter 12, synchronization capture indicator 13, first 14 and second 15 keys, counter 16, digital-to-analog converter (D / A converter) 17, analysis interval generator 18, crystal oscillator 19. Phase detector 1 serves to generate a phase error signal. Implemented based on modulo two. The lowpass filter 2 of the PLL is designed to provide the filtering and dynamic properties of the device. Implemented on a proportional basis of an integrating RC low-pass filter. The adder 3 serves to sum the two signals: the signal from the output of the low-pass filter 2 and the output of the digital-to-analog converter 17 and is based on the resistor summation circuit. The controlled oscillator 4 is intended to generate a reference signal, the frequency of which corresponds to the frequency of the input signal. Implemented on the basis of a varicap controlled LC generator. The phase splitter 5 is used to generate reference frequency signals with phase 0; (/ 2; li; 3 / 2n, required for measurement and is implemented on the basis of a delay line, completed without a section of coaxial cable and Logic elements in the AND-OR-NOT basis. The input signal phase determining unit 6 is implemented on the basis of modulo two adders, integrators, performed on RC low-pass filters with a reset, and threshold differential amplifiers. A code converter 7 serves to generate a binary code corresponding to 112 404 region of the value of the phase of the input signal. It is implemented on AND-OR-NIC gates.The second 9 blocks of coincidence are designed to turn off the phase meter in synchronism mode and lock the memory block 10. They are implemented on NAND logic gates. The memory block 10, or stable element, is needed to record the binary code received from the code converter. - triggers pax and AND-OR-NOT gates. Switch 11 serves to connect to the phase detector a signal from a controlled oscillator with a phase corresponding to the phase of the input signal. Implemented on AND-OR-NOT gates. Phaser 12 is designed to form a signal with a phase shift that differs by and / 2 from the phase of the signal of the controlled oscillator 4, and is implemented on a delay line made in the form of a section from a coaxial cable PK-50. The synchronization acquisition indicator 13 serves to make a decision about locking the frequency and phase setting devices. The synchronization acquisition indicator 13 is implemented as a modulo adder, a low-pass filter and a limit amplifier. The first 14 and second 15 keys are designed to disable the frequency meter in synchronism mode and are implemented on a combinational circuit made on the OR-NOT gates. The counter 16 serves to count the pulses during the analysis T and is implemented on counting triggers performed using D-triggers, encompassing feedback. The digital-to-analog converter 17 is designed to form a voltage corresponding to the frequency of the input signal. It is implemented on the basis of a resistor adder, made according to the chain R-2R scheme. The analysis interval generator 18 is designed to reset the integrator of the input signal phase determining unit 6 and set the counter 16 to the zero state, implemented as a counter with sequential transfer, executed on the D-triggers covered by feedback, and a decoder specifying the counting factor. The quartz oscillator 19 serves as a shaper of a highly stable frequency, necessary for measuring the frequency and phase, i.e. to form an analysis time Td. Implemented on a differential amplifier with quartz. in the feedback circuit (according to the wat tlera scheme). The synchronization device at the carrier frequency works as follows. In the capture mode, the carrier frequency is estimated as follows: The analysis interval former 18 sets the counter 16 to the zero state. Counter 16 starts counting the number of input signal periods in the analysis interval, which is generated by the crystal oscillator 19 and the analysis interval counter in the analysis interval imaging unit 18. The number of counted input signal periods from the meter: the digital meter 16 enters the DAC 17, where it is converted into a voltage corresponding to the carrier frequency input signal. This voltage through the adder 3 is applied to the controlled oscillator 4, the signal of which is set to a frequency corresponding to the frequency of the input signal. Evaluation phase occurs as follows. In phase splitter 5, four phase values are generated (0; 1Г / 2 ;-( 5 / 2ff signal from the output of controlled oscillator 4. In block 6 for determining the phase of the input signal, the phase of the input signal is compared to four times the phase of the signal from the output controlled oscillator 4 and deciding which zone is on: the input signal phase goes by generating a binary code at the output of the input signal phase determining unit 6 This binary code enters the code converter 7, which serves to transform a 4-bit codetwo-bit and in order for erroneous transitions caused by noise in the communication channel to be equal to the same. From the encoder 7 all information through the first 8 and second 9 blocks of coincidence is recorded in memory block 10, From the output of memory block 10 The binary phase code goes to switch 11, which connects to 406 the phase detector the signal of the controlled generator 4 from the output of the phase splitter 5, the phase of which corresponds to the phase of the input signal. The same signal goes through the phase. the rotator 12 to the first input of the synchronization capture indicator 13, to which the input signal from the demodulator output also arrives. The synchronism acquisition indicator 13, in the presence of synchronism, decides to lock the keys 14 and 15 and the match blocks 8 and 9. This occurs as follows. The input signal and the signal from the output of the switch 11 is fed to the indicator 13 of the synchronization capture shifted relative to each other on. If synchronization is reached, the synchronization lock indicator 13 is triggered, with the output signal of the synchronization lock indicator 13, the first key 14 blocks the counter 16 from the incoming signal, the second key 15 blocks the counter 16 from the setting to O, and the first 8 and second 9 blocks of coincidence block memory unit 10 from overwriting the binary code corresponding to the phase of the input signal. Further, the circuit operates like a conventional phase locked loop (PLL) system. In synchronization mode, the carrier frequency and phase of the input signal are continuously monitored by means of a closed loop PLL consisting of a phase detector 1, a low-pass filter 2, an adder 3, a controlled oscillator 4, a phase splitter 5, a switch 11. As the indicator 13 the capture of synchronization fixes the presence of synchronization by forming a prohibitory signal on the keys 14 and 15 and blocks 8 and 9, then the frequency is not estimated by the counter 16, and the phase information from the output of the code converter is overwritten. 7 into the block 10 memories. Here, the output of the D / A converter 17 and the block, 10 memory receives the values of frequency and phase estimates, respectively, measured the last time before the triggering indicator 13 triggers. This mode takes place until the synchronization fails or the device stops working.
Если по каким-либо причинам произошел срыв синхронизации, индикатор 13 захвата синхронизма принимает решение об установлении счетчика-16 в состо ние О и подключает к счетчику 16 входной сигнал, а также кодопреобразователь 7 к блоку 10 пам ти. Следовательно, при срыве синхронизации вновь начинаетс режим захвата, описанный выше.If for any reason a synchronization failure occurs, the synchronization acquisition indicator 13 makes a decision on setting the counter-16 to the state O and connects the input signal and the code converter 7 to the memory unit 10 to the counter 16. Therefore, in the event of a synchronization failure, the capture mode described above begins again.
Таким образом, устранение неопределенности по частоте и фазе с помощью измерительных устройств обеспечивает значительное уменьшение времени установлени синхронизации по сравнению с обычной ФАПЧ.Thus, eliminating the uncertainty in frequency and phase with the aid of measuring devices provides a significant reduction in the time to establish synchronization compared to a conventional PLL.