Изобретение относитс к раднотехнике и может найти применение в радиотехнических системах, исполь зующих псевдослучайные последовательности в качестве сигналов синх- ронизации.. Известно устройство синхронизаци М-последовательности, содержащее последовательно соедине-шые фильтр нижних частот, перемножитель, первый ключ, детектор определени синх рониэма и блок управлени вхождением в синхронизм к другому входу ко торого подключен фильтр нижних частот через последовательно соединенные блок поэлементного приема, регистр сдвига, сумматор совпадений, пороговый блок, а также последовательно соединенные генератор тактовых импульсов, второй ключ, делигтель частоты, третий ключ, регистр сдвига е обратными св з ми и формирователь местной прследоваталь кости выходы которого подключены к другим входам суглматора совпадений , а выход управлени вхождением в синхронизм подключен к управл юцдам входам первого, второго и третьего ключей Cl3. недостатком известного устройств вл етс большое врем вхождени в синхронизм Наиболее близким техническим решением к изоО|ретению вл етс устройство синхронизации, содержащее послодрвательно соединенные Фильтр нижних частот и блок поэлементного приема, последовательно соединенные генератор тактовых импульсов, делитель частоты, первый переключател регистр сдвига с обратными св з ми и первый регистр сдвига, выходы которого подключены к одним входам сумматора совпадений, последовательно соединенные пороговый блок и блок управлени вхождением в синх ронизм,.к тактовому входу которого и к тактовому входу первого переклю чател подключен выход генератора тактовых импульсов, а также второй регистр сдвига и второй переключатель кроме того, выход фильтра нижних частот через последовательно соединенные перемножитель, второй переключатель и детектор определени синхронизма подключен к соот вётствующим входам блока управлени вхождением в синхронизм 2. Однако известное устройство имее сравнительно большое врем вхождени в синхронизм при малых отношени х сигнал/шум. Цель,изобретени - уменьшение времени вхождени в синхронизм при малых отношени х сигнал/шум. Цель да стигаетс тем, что в уст ройство синхронизации М-последовате ности, содержащее последовательно соединенные фильтр нижних частот и блок поэлементного приема, последовательно соединенные генератор тактовых импульсов, делитель частоты, первый переключатель, регистр сдвига с обратными св з ми и первый регистр сдвига, выходы которого подключены к однИм входам суммат ора совпадений, последовательно соединенные пороговый блок и блок управлени вхождением в синхронизм, к тактовому входу которого и к тактовому входу первого переключател подключен выход генератора тактовых импульсов, а также второй регистр сдвига и второй переключатель, введены сумматор, адресный запоминающий блок, адресный счетчик, коммутаторы кода, блок управлени релшмом работы и третий регИ;СТр сдвига , при этом выход блрtea поэлементного -Приема через второй переключатель подключен к входам второго и третьего регистров сдвига,: выходы разр дов которых через первый коммутатор кода подключены к соответствующим входам сумматора совпадений , выходы которого через сумматор подключены к входам пррЬгового бло ка и к одним из входов адресного за- . поминающего блока, к другим входам которого подключены выхрды адресного счетчика, а выход адресного запоминающего блока прдключе ны- к дру- . гим входам сумматора через второй коммутатор кода, арутие объединенные входы котррого вл ютс в {рдамн сигнала нулевого потешшал.а, выход делител частоты подключен к входу блока управлени режимом, работы, выходы которРго подключены соответственно к управл ющим входам второго переключател , первого и второго коммутаторов кода и к объединённым управл ющим входам адресного запоминающего: блока и адресного счётчика, к тактовому входу которого прдключен соответствующий выход блока управлени , режимрм работы. На чертеже представлена блок- . схема устройства синхронизации М-последовательности . Устройство содержит фильтр 1 нижних частот, блок 2 поэлег ентного приема , генератор 3 тактовых импульсов , делитель 4 частоты, первый, второй и третий регистры 5-7 сдвига, регистр 8 сдвига с обратными св з ми, пороговый блок 9, сумматор 10 совпадений , сумматор 11, первый и второй коммутаторы 12 и 13 кода, блок 14 управлени вхождением в синхронизм, первый и второй переключатели 15 и 16, адресный запоминающий блок 17, адресный счетчик 18 и блок 19 управлени режимом работы, состо щий из делителей 20-22 частоты, переклю чател 23 и триггеров 24 и 25. Устройство синхронизации М-после довательности работает следующим об разом. Сигнал принимаемой М-последовательности через фильтр 1поступа- ет на вход блока 2 поэлементного приема, с выхода которого сигнал, преобразованный в двоичную последовательность импульсов, подаетс на второй переключатель 16, который через равные промежутки времени t Uf , где Ui - число разр дов регистров 5 И б сдвига, а t - длительность одного элемента принимаемой М-последовательности, поочередно переключает входы регистров 6 и 7 сдвига. Когда за вре.м t один из регистров б (7) сдвига заполнитс выборкой лины L , вз той из при нимаемой М-последовательности, коммутатор 12 (КОДа:подключит его выходил к входам-сумматора 10 совпадений , а входна М-последовательность начнет поступать на другой регистр 7(6) сдвига. Управл ющие сигналы на коммутатор 12 кода и переключатель 16 снимаютс с прбтивоположшх плеч триггера 24 блока 19 управле-, ни , который работает в счетном режиме . На тактовый вход триггера 24 поступает сигнал с выхода генератор 3 через делители 4 и 20, причем коэффициент делени делител 4 выби раётс равным к f f, где | - ча стота генератора 3, а коэффициент Д|алени делител 20 равен L. В сумматоре 10 совпадений элементы выборки длины 1, , вз тые при принимаемой М-последовательности, суглм фуютс с элементом выборки та:КОЙ же длины, снимаемой с выходов регистра 5 и вз той из местной М-пс следовательности, генерируемой с кратной скоростью к принимаемой такой , что за врем -t LT на выходе сумматора 10 совпадений успевает вычисл тьс сумма количества совпадающих разр дов дл всех временных задержек местной М-последовательнос ти, Результаты суммировани поступают на входы сумматора 11, на вторые входы которого через KONiMy- . татор 13 кода подаетс двоичный код с выходов адресного запоминающего блока 17. Первоначально коммутатор 13 кода установлен в положени при котором на вторые входы суммато ра 11 поступают нули, и поэтому результаты суммировани полученные дл первой обработки, переписываютс в адресный запогл{нающий блок 17, где дл каждой временной задержки естной М-последовательности по тношению к принимаемой отводитс свой адрес адресного счетчика 18. Через врем ,f , когда суммирование первой выборки закончитс ,.выходной импульс делител 20 переключит триггер 25 в противоположное состо ние и его выходной сигнал через коммутатор 13 кода подключит выходы адресного запоминающего блока 17 к вторым входам. cyfiMaTopa 11. Выходной импул1 с делител 20 длитель ,, 1 . ностью dt , поступает на адресный запоминающий блок 17 и на адресный счетчик 18, запреща на врем At перед началом суммировани очередной выборки из входного сигнала запись информации и переключение адреса. За врем д1 действи импульса делител 20 М-последовательность, генерируема с кратной скоростью до начала сумгдарованИ значений, относ щихс к следукидей выборке, успевает дополнительно продвинутьс в регистре сдвига 5 на L элементов. Это позвол ет, результаты .суммировани , полученные в сумматоре 11 Дл последующих выборок, добавл ть к результатам , хран щимс дл предыдущих выборок, вз тых из принима1емой M-rhoследовательности . Выходное число, полученное в cy мaтope 11, сравниваетс с порогом, устанавливаемым в пороговом блоке 9. Превышение порога соответствует моменту синхронизма. Если порог превышен, устройство управлени 14 вхождением в синхронизм переключает переключател ми 15 и 23 feicTpble тактовые импульсы на медленные, а также запрещает прохождение выходных импульсов делител 20 через делитель 22. В этом режиме скорость формировани и фазы у местной и принимаемой последовательностей совпадают .. Данное устройство принимает решение о наличии синхронизма с использованием полной базы входного сигнала . Это позвол ет при низких соотношени х сигнал/шум исключить затраты времени, обусловленные пропуском сигнала и ложной тревогой. Прин тые решени обладают высокой достоверностью и не требуют дополнительных проверок, что при низких соотношени х сигнал/шум позвол ет зна- . чительно уменьшить врем вхождени в синхронизм.The invention relates to radio engineering and can be used in radio systems that use pseudo-random sequences as synchronization signals. A device for synchronizing an M-sequence containing a series-connected low-pass filter, a multiplier, a first key, a detector for detecting synchronization and a synchronization control unit to another input of which a low-pass filter is connected through the serially connected unit of reception, the shift register, coincidence adder, threshold unit, as well as serially connected clock generator, second key, frequency delimiter, third key, backward shift register and local output generator, whose outputs are connected to other inputs of coincidence suction generator, and synchrophase control output connected to the control inputs of the first, second and third keys of Cl3. A disadvantage of the known devices is a large time to synchronization. The closest technical solution to iso- lation is a synchronization device containing a low-pass filter and an element-wise reception unit connected in series with a clock generator, a frequency divider, a first switch shift register with feedback signals. C and the first shift register, the outputs of which are connected to the same inputs of the coincidence adder, serially connected threshold unit and control unit occurrence of synchronization, to the clock input of which the output of the clock generator is connected to the clock input of the first switch, as well as the second shift register and the second switch, in addition, the output of the low-pass filter through the serially connected multiplier, the second switch and synchronization detector connected to the corresponding inputs of the sync synchronization control unit 2. However, the known device has a relatively large synchronization time for small signal ratios l / noise The purpose of the invention is to reduce the time taken to synchronize for small signal-to-noise ratios. The goal is achieved by the fact that an M-sequence synchronization device containing a series-connected low-pass filter and an element-receive unit, a series-connected clock generator, a frequency divider, a first switch, a shift register with feedback, and a first shift register, the outputs of which are connected to one of the inputs of the totalizer of the coincidence oracle, the threshold block and the synchronization acquisition control unit connected in series, to the clock input of which is also connected to the clock input of the first switch the output of the clock generator, as well as the second shift register and the second switch are connected, the adder, the address storage unit, the address counter, the code switches, the relay control block and the third regI; shift offset are entered, the output of which is received through the second switch connected to the inputs of the second and third shift registers,: the outputs of the bits of which through the first switch of the code are connected to the corresponding inputs of the match adder, the outputs of which through the adder are connected to the input prrgovogo blo ka and to one of the inputs address za-. commanding unit, to the other inputs of which the outputs of the address counter are connected, and the output of the addressable storage unit of the switch is connected to the other. To the inputs of the adder via the second code switch, the arming is the combined inputs of the zero signal in the zero signal, and the output of the frequency divider is connected to the input of the mode control unit, operation, the outputs of which are connected to the control inputs of the second switch, first and second switches, respectively code and to the combined control inputs of the address storage unit: the address counter, to the clock input of which the corresponding output of the control unit is connected, the operation mode. The drawing shows the block. device synchronization circuit M-sequence. The device comprises a low-pass filter 1, a block of light-receiving, a generator of 3 clock pulses, a divider 4 frequencies, the first, second and third registers 5-7 of shift, the register 8 of shift with feedback, the threshold unit 9, the adder 10 matches, the adder 11, the first and second switches 12 and 13 of the code, the synchronization acquisition control unit 14, the first and second switches 15 and 16, the address storage unit 17, the address counter 18 and the operating mode control unit 19 consisting of frequency dividers 20-22 , switch chatel 23 and triggers 24 and 25. Sync device Mization of the M-sequence works as follows. The signal of the received M-sequence through the filter 1 is fed to the input of block 2 of element-by-element reception, from the output of which the signal converted into a binary sequence of pulses is fed to a second switch 16, which at regular intervals t Uf, where Ui is the number of register bits 5 And b shift, and t - the duration of one element of the received M-sequence, alternately switches the inputs of registers 6 and 7 of the shift. When, for the time t, one of the shift registers b (7) is filled with a sample of the L line taken from the received M-sequence, switch 12 (CODE: connects it to output to the inputs of the adder 10 matches, and the input M-sequence will start to arrive to another shift register 7 (6). The control signals to the switch 12 of the code and the switch 16 are removed from the positioning arms of the trigger 24 of the control unit 19, which operates in the counting mode. The clock input of the trigger 24 receives a signal from the output generator 3 through dividers 4 and 20, and the division factor divider 4 is chosen equal to ff, where | is the generator frequency 3, and divider 20 is equal to L. In the adder of 10 matches, the sampling elements of length 1, taken at the received M-sequence, are sugated with the sampling element : KOI of the length taken from the outputs of register 5 and taken from the local M-ps sequence generated with a multiple of the speed to that received such that during the time -t LT at the output of the adder 10 matches the sum of the number of matching bits for all time local delays M-consistently ti, summing the results to the inputs of the adder 11, the second inputs of which through KONiMy-. The code encoder 13 is supplied with a binary code from the outputs of the address storage unit 17. Initially, the switch 13 of the code is set to the position where the second inputs of the adder 11 receive zeros, and therefore the summation results obtained for the first processing are copied into the address header unit 17, where for each time delay of the natural M-sequence, in relation to the received one, its address of the address counter 18 is retracted. After a time, f, when the summation of the first sample is over, the output pulse of divider 20 will switch three the gage 25 is in the opposite state and its output signal through the switch 13 of the code connects the outputs of the address storage unit 17 to the second inputs. cyfiMaTopa 11. Output impul1 with divider 20 long ,, 1. dt, goes to the address storage unit 17 and to the address counter 18, prohibiting the recording of information and the switching of the address from the input signal to the time At before commencing the next sample from the input signal. During the time of the action of the pulse of the splitter 20, the M-sequence, generated at a multiple of the speed before the start of the summation of the values related to the sample path, has time to further advance in the shift register 5 by L elements. This allows the summation results obtained in adder 11 for subsequent samples to be added to the results stored for previous samples taken from the accepted M-rho sequence. The output number obtained in cy matope 11 is compared with the threshold set in threshold block 9. The threshold is exceeded. If the threshold is exceeded, the synchrophase control unit 14 switches the feicTpble clock switches to slow to the switches 15 and 23 and also prohibits the output pulses of the divider 20 through the divider 22. In this mode, the formation rate and phases of the local and received sequences are the same. the device decides on the presence of synchronism using the full base of the input signal. This allows, at low signal-to-noise ratios, to eliminate time-consuming costs due to signal skipping and false alarms. The solutions obtained are highly reliable and do not require additional checks, which at low signal-to-noise ratios allows us to-. significantly reduce the time to synchronization.