SU1116547A1 - Устройство дл выделени рекуррентного синхросигнала - Google Patents
Устройство дл выделени рекуррентного синхросигнала Download PDFInfo
- Publication number
- SU1116547A1 SU1116547A1 SU833592118A SU3592118A SU1116547A1 SU 1116547 A1 SU1116547 A1 SU 1116547A1 SU 833592118 A SU833592118 A SU 833592118A SU 3592118 A SU3592118 A SU 3592118A SU 1116547 A1 SU1116547 A1 SU 1116547A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- comparison unit
- inputs
- counter
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
1. УСТРОЙСТВО ДЛЯ ВЬЩБЛЕНИЯ РЕКУРРЕНТНОГО СИНХРОСИГНАЛА, содержащее первый блок сравнени и коммутаТор , к первым входам которых подключен выход второго блока сравнени , к входам которого подключены выходы соответствующих разр дов первого регистра сдвига, к информационному входу которого подключен выход коммутатора, при этом выход первого блока сравнени подключен к первому входу первого элемента ИЛИ, к второму входу которого подключен выход элемента запрета, а выход первого элемента ИЛИ подключен к входу установки первого счётчика, тактовый вход которого и тактовый вход первого регистра сдвига вл ютс входом тактовых импульсов устройства, отличающеес тем, что, с целью уменьшени времени вьвделени рекуррентного синхросигнала при наличии помех , в него введены второй и третий регистры сдвига, третий, четвертый и п тый блоки сравнени , второй и третий счетчики, два RS-триггера, элемент И и второй элемент ИЛИ, при этом пр мой и инверсный выходы первого RS -триггера подключены соответственно к второму и третьему входам коммутатора, к четвертому входу которого и второму входу первого блока сравнени подключен выход п того блока сравнени , к первому входу которого и первому входу четвертого блока сравнени подключен выход второго регистра сдвига, информационный вход которого, а также вход элемента запрета и первый вход третьего блока сравнени соединены с информационным входом устройства, вход импульсов установки в исходное состо ние которого соединен с входами установки в исходное состо ние первого и второго R.S -триггеров и с первым входом второго элемента ИЛИ, к второму и третьему входам которого подключены соответственно выходы элемента запрета и второго счетчика, а выход второго элемента ИЛИ подключен к входу установки третьего счетчика, выход которого подключен к входу установки в единичное состо ние второго Я -триггера , а к входу установки в единичное О состо ние первого RS -триггера под01 ключен выход первого счетчика, при этом соответствующий выход первого 4 регистра сдвига подключен к второму входу четвертого блока сравнени , выход которого подключен к второму входу третьего блока сравнени , выход которого подключен к информационному входу третьего регистра сдвига , счетному входу второго счетчика и первому входу элемента И, к второму и третьему входам которого подключены соответственно выходы третьего регистра сдвига и второго
Description
RS -триггера, a выход элемента И подключен к второйу входу п того блока сравнени , причем тактовые входы второго и третьего регистров сдвига и третьего счетчика соединены с входом тактовых импульсов устройства .
2. Устройство по п. 1, отличающеес тем, что элемент запрета содержит)-триггер, сумматор по модулю два и счетчик, причем первьш
вход сумматора по модулю два соеДТГ ней с информационным входом .D-триггера и вл етс входом элемента запрета , а выход Ъ -триггера подключен к второму входу сумматора по модулю два, выход которого подключен к входу установки счетчика, выход которого вл етс выходом элемента запрета , а тактовые входы Ъ -триггера и счетчика соединены с входом тактовых импульсов устройства.
1
. Изобретение относитс к электросв зи и может быть использовано дл синхронизации устройств передачи информации при работе по дуплексным, полудуплексным и симплексным каналам св зи.
Известно устройство дл вьщёлени рекуррентного синхросигнала, содержащее последовательно.соединенные переключатель, узел проверки на рекуррентность , селектор иэлементЫИ, к второму входу которого подключен выход счетчика совпадений, а второй выход узла проверки на рекуррентность подключен к одному из входов переключател и блока сравнени , другие входы которых объединены между собой, а также блок локализации ошибок, блок управлени и дополнительный элемент И, при этом выход блока сравнени непосредственно и через блок локализации ошибок подключен к соответствующим входам блока управлени , выходы которого подключены соответственно к счетному входу и к входу сброса счетчика совпадений выход которого подключен к третьему входу переключател через дополнительньй элемент И, к второму входу которого подключен второй выход блока локализации ошибок, к второму входу которого подключен дополнительный выход счетчика совпадений через блок управлени til.
Однако известное устройство харатеризуетс большим временем вьщелени рекуррентного синхросигнала.
Наиболее близким к предлагаемому вл етс устройство дл вьщелени рекуррентного синхросигнала, содержащее первый блок сравнени и коммутатор, к первым входам которых подключен выход второго блока сравнени , к входам которого подключены выходы соответствующих разр дов первого регистра сдвига, к информационному входу которого подключен выход коммутатора, при этом выход
первого блока сравнени подключен к первому входу первого элемента ИЛИ, к второму входу которого подключен выход элемента запр|ета, а выход первого элемента ИЛИ подключен к входу
установки первого счетчика, тактовый
вход которого и тактовый вход первого регистра сдвига вл ютс входом тактовых импульсов устройства,а также анализатор ошибок, датчик
времени и блок пам ти, содержаний последовательно соединенные элемент ИЛИ и триггер, выход которого вл етс первым выходом блока пам ти и подключен к третьему входу коммутатора и первым входам анализатора ошибок и датчика времени, выход которого подключен к второму входу анализатора ошибок, к третьему входу которого подключен выход первого
элемента ИЛИ, а выходы первого счетчика и анализатора подключены соответственно к второму входу триггера и первому входу элемента ИЛИ блока пам ти, при этом второй вход элемента ИЛИ блока пам ти вл етс третьим входом блока пам ти и объединен со вторым входом первого счетчика , а к входам элемента запрета подключены соответствующие выходы первого регистра сдвига, тактовые входы которого и тактовый вход дат-чика времени вл ютс входом тактовых импульсов устройства- 2. Однако известное устройство характеризуетс большим временем выделени рекуррентного синхросигнала. Цель изобретени - уменьшение вре мени В14Целени рекуррентного синхросигнала . Поставленна цель достигаетс тем что в устройство дл вьщелени рекуррентного синхросигнала, содержащее первый блок сравнени и коммутатор , к первым входам которых подклюл чен выход второго блока сравнени , к входам которого подключены выходы соответствующих разр дов первого регистра сдвига, к информационному вхо ду которого подключен выход коммутатора , при этом выход первого блока сравнени подключен к первому входу первого элемента ИЛИ, к второму входу которого подключен выход элемента запрета, а выход первого элемента ШШ подключен к входу установки первого счетчика, тактовый вход котюрого . и тактовый вход первого регистра сдвига вл ютс входом тактовых импульсов устройства, введены второй и третий регистры сдвига, третий, четвертый и п тый блоки сравнени , второй и третий счетчики, два Я9-триг гера, элемент И и второй элемент ШШ при этом пр мой и инверсный выходы первого RS -триггера подключены соответственно к второму и третьему входам коммутатора, кчетвертому вхо ду которого и второму входу первого блока сравнени подключён выход п того блока сравнени , к первому входу которого и первому входу четвертого блока сравнени подключен выход второго регистра сдвига, информационный вход которого, а также вход элемента запрета и первый вход третьего блока сравнени соединены с информационным входом устройства, вход импульсов установки в исходное состо ние которого соединен с входами установки в исходное состо ние первого и второго RS-триггеров и с первым входом второго элемента ШШ, к второму и третьему входам которого подключены соответственно выхода элемента запрета и второго . счетчика, а выход второго элемента I ШШ подключен к входу установки третьего счетчика, выход которого подключен к входу установки в единичное состо ние второго RS-триггера, а к входу установки в единичное состо ние первого Я5 триггера подключен выход первого счетчика, при- этом соответствующий выход первого регистра сдвига подключен к второму входу четвертого блока сравнени , выход которого подключен к второму входу третьего блока сравнени , выход которого подключен к информационному входу третьего регистра сдвига, счетному входу второго счётчика и первому входу элемента И к вторсму и третьему входам которого подключены соответственно выходы третьего регистра сдвига и второго , й.5-триггера, а выход элемента И под .ключен к второму входу п того блока сравнени , причем тактовые входы второго и третьего регистров сдвига и третьего счетчика соединеныс входом тактовых импульсов устройства. Кроме того, элемент запрета содержит Т) -триггер, сумматор по модулю два и счетчик, причем первый вход сумматора по модулю два соединен с информационным входом Т) -триггера и вл етс входом элемента запрета, а выход Ъ -триггера подключен к второму входу сумматора по модулю два, выход которого подключен к входу установки счетчика, выход которого вл етс выходом элемента запрета, а тактовые входы Т5-триггера и счетчика соединены с входом тактовых импульсов устройства. На чертеже представлена функци- . ональна электрическа схема устройства дл вьщелени рекуррентного синхросигнала. Устройство дл выделени рекуррентного синхросигнала содержит первый блок 1 сравнени , коммутатор 2, второй блок 3 сравнени , первый регистр 4 сдвига, элемент 5 запрета, первый элемент ИЛИ 6, первый счетчик 7, первый RS-триггер 8, второй и третий 10 счетчики, второй регистр 11 сдвига, третий 12 и четвертый 13 блоки сравнени , третий регистр 14 сдвига элемент И 15, п тый блок 16 сравнени , второй элемент ШШ 17, второй RS-триггер 18, элемент 5 запрета содержит Ъ -триггер 19, сумматор 20 по модулю два, счетчик 21. Кроме того, на чертеже прин ты обозна$ 11 чени : 1 информационный вход устройства , П вход тактовых импульсов, Ш вход импульсов установки в исходное состо ние, 1У выход устройства. Устройство дл вьщелени рекуррентного синхросигнала работает следующим образом. На входы установки в О первого 8 и второго 18 RS-триггеров, а также на первый вход второго элемента ИЛИ 17 по входу импульсов установки в исходное состо ние Ш подаетс импуль привод щий устройство в исходное состо ние . В исходном состо нии обратна св зь первого регистра 4 сдвига разомкнута, на выходе элемента И 15 сигналом с выхода второго RS-триггера 18 фиксируетс уровень логического нул и входна последовательность по информационному входу 1через второй регистр 11 сдвига, п тый блок 16 сравнени и коммутатор 2поступает на четвертый вход первого регистра 4 сдвига. Кроме того, с выхода п того блока 16 сравнени входна последовательность поступает на второй вход первого блока 1 сравнени . Сигналы с информационного входа 1 поступают также на вход элемента 5 запрета и на первый вход третьего блока 12 сравнени . При наличии на информационном входе постороннего псевдослучайного сигнала на выходе первого 1 и третьего 12 блоков сравнени формируютс сигналы несравнени . Сигналами несравнени с выхода первого блока 1 сравнени первый счетчик 7 устанавливаетс в исходное (нулевое) состо ние,а сигналы несравнени с вькода третьего блока 12 сравнени подсчитываютс вторым счетчиком 9 и при его переполнении подтверждают исходное (нуле вое) состо ние третьего счетчика 10. При отсутствии сигнала на информационном входе счетчик 21 элемента 5 за прета, переполн сь, подтверждает исходное (нулевое) состо ние первого счетчика 7. Число разр дов второго 11 и третьего 1 регистров сдвига выбрано равным количеству разр дов первого регистра 4 сдвига до первой 6 точки съема на второй блок 3 сравнени . Таким образом, как при отсутствии на информационном входе рекуррентной последовательности, так и при наличии постороннего псевдослучайного сигнала схема удерживаетс в исходном состо нии. При поступлении на информационный вход рекуррентной последовательности с числом искаженных символов, не превьшающим коэффициента счета второго счетчика 9, третий счетчик 10 переполн етс и перебрасывает второй RS-триггер 18 в единичное состо ние по выходу. При-этом происходит разблокирование элемента И 15 и сигналы несравнени с выхода третьего блока 12 сравнени через третий регистр 14 сдвига и элемент И 15 поступают на второй вход п того блока сравнени . Взаимодействие сигналов на входах п того блока 16 сравнени обеспечивает исправление ошибок в рекуррентной последовательности , поступающей на информационный вход первого регистра 4 сдвига . В результате в первый регистр 4 сдвига поступает откорректированна последовательность и на выходе первого блока 1 сравнени максимум через п тактов, где п - число разр дов первого регистра 4 сдвига, по вл етс посто нно сигнал сравнени ( уровень логического нул ). По истечении к тактов работы первого счетчика 7, где к - объем счетчика, последний переполн етс , перебрасывает в состо ние, противоположное исходному , первый RS -триггер 8 и тем самым замыкает обратную св зь первого регистра 4 сдвига. Одновременно с выхода первого счетчика 7 вьщаетс сигнал на вход 1У устройства, свидетельствующий об окончании процесса синхронизации. Таким образом, предлагаемое устройство обеспечивает вначале обнаружение искайсенного рекуррентного синхросигнала , его коррекцию, и одновременно анализ с учетом результатов коррекции. Это позвол ет сократить врем синхронизации.
Claims (2)
1. УСТРОЙСТВО ДЛЯ ВВДЕЛЕНИЯ РЕКУРРЕНТНОГО СИНХРОСИГНАЛА, содержащее первый блок сравнения и коммутатор, к первым входам которых подключен выход второго блока сравнения, к входам которого подключены выходы соответствующих разрядов первого регистра сдвига, к информационному входу которого подключен выход коммутатора, при этом выход первого блока сравнения подключен к первому входу первого элемента ИЛИ, к второму входу которого подключен выход элемента запрета, а выход первого элемента ИЛИ подключен к входу установки первого счётчика, тактовый вход которого и тактовый вход первого регистра сдвига являются входом тактовых импульсов устройства, отличающееся тем, что, с целью уменьшения времени выделения рекуррентного синхросигнала при наличии помех, в него введены второй и третий регистры сдвига, третий, четвертый и пятый блоки сравнения, второй и третий счетчики, два RS-триггера, элемент И и второй элемент ИЛИ, при этом прямой и инверсный выходы пер вого RS -триггера подключены соответственно к второму и третьему входам коммутатора, к четвертому входу которого и второму входу первого блока сравнения подключен выход пятого блока сравнения, к первому входу которого и первому входу четвертого блока сравнения подключен выход второго регистра сдвига, информационный вход которого, а также вход элемента запрета и первый вход третьего блока сравнения соединены с информационным входом устройства, вход импульсов установки в исходное состояние которого соединен с входами установки в исходное состояние первого и второго R.S -триггеров и с первым входом второго элемента ИЛИ, к второму и третьему входам которого подключены соответственно выходы элемента запрета и второго счетчика, а выход второго элемента ИЛИ подключен к входу установки третьего счетчика, выход которого подключен к входу установки в единичное состояние второго RS-триггера, а к входу установки в единичное состояние первого RS -триггера подключен выход первого счетчика, при этом соответствующий выход первого регистра сдвига подключен к второму входу четвертого блока сравнения, выход которого подключен к второму ' входу третьего блока сравнения ход которого Зонному входу га, счетному ка и первому второму и третьему входам которого подключены соответственно выходы третьего регистра сдвига и второго , выподключен к информацитретьего регистра сдвивходу второго счетчивходу элемента И, к
- 1116547
RS -триггера, а выход элемента И подключен к второму входу пятого блока сравнения, причем тактовые входы второго и третьего регистров сдвига и третьего счетчика соединены с входом тактовых импульсов устройства.
2. Устройство поп. 1, отличающееся тем, что элемент запрета содержитD-триггер, сумматор по модулю два и счетчик, причем первый вход сумматора по модулю два соеДИнен с информационным входом Э-триггера и является входом элемента запрета, а выход D -триггера подключен к второму входу сумматора по модулю два, выход которого подключен к входу установки счетчика, выход которого является выходом элемента запрета, а тактовые входы D -триггера и счетчика соединены с входом тактовых импульсов устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833592118A SU1116547A1 (ru) | 1983-05-17 | 1983-05-17 | Устройство дл выделени рекуррентного синхросигнала |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833592118A SU1116547A1 (ru) | 1983-05-17 | 1983-05-17 | Устройство дл выделени рекуррентного синхросигнала |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1116547A1 true SU1116547A1 (ru) | 1984-09-30 |
Family
ID=21063740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833592118A SU1116547A1 (ru) | 1983-05-17 | 1983-05-17 | Устройство дл выделени рекуррентного синхросигнала |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1116547A1 (ru) |
-
1983
- 1983-05-17 SU SU833592118A patent/SU1116547A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское снидетельство СССР № 576672, кл. Н 04 L 7/10, 1976. 2. Авторское свидетельство СССР 628630, кл. Н 04 L 7/10, 1977 (прототип) * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4234953A (en) | Error density detector | |
SU1116547A1 (ru) | Устройство дл выделени рекуррентного синхросигнала | |
US4815111A (en) | Data receiving system | |
SU512591A1 (ru) | Устройство выделени рекуррентного синхросигнала с исправлением ошибок | |
SU1665526A1 (ru) | Устройство дл приема дискретной информации | |
SU959286A2 (ru) | Устройство дл обнаружени ошибок бипол рного сигнала | |
SU736114A1 (ru) | Коммутируемый цифровой коррел тор | |
SU1254468A1 (ru) | Устройство дл определени локальных экстремумов | |
SU1043636A1 (ru) | Устройство дл округлени числа | |
SU907817A1 (ru) | Устройство оценки сигнала | |
SU1117848A1 (ru) | Дешифратор двоичного циклического кода | |
SU777870A1 (ru) | Устройство дл приема адресных сигналов в асинхронно-импульсных системах св зи | |
SU1441402A1 (ru) | Устройство дл мажоритарного выбора сигналов | |
SU1254396A1 (ru) | Цифровой дискриминатор фазоманипулированного сигнала | |
JPS55158752A (en) | Receiving system for inverse double transmission data | |
SU1160563A1 (ru) | Устройство для счета импульсов | |
SU758549A2 (ru) | Устройство дл выделени рекуррентного синхросигнала | |
SU1160401A1 (ru) | Устройство дл умножени | |
SU1010717A1 (ru) | Генератор псевдослучайных последовательностей | |
SU1177920A1 (ru) | Устройство дл измерени коэффициента ошибок в цифровых системах передачи | |
SU1099417A1 (ru) | Цифровой фильтр сигналов телеинформации | |
SU843215A1 (ru) | Декодирующий накопитель | |
SU1573545A1 (ru) | Устройство дл детектировани ошибок | |
SU884150A1 (ru) | Разр д реверсивного счетчика импульсов | |
SU547767A2 (ru) | Устройство переменного приоритета |