SU1111202A1 - Buffer storage - Google Patents

Abstract

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО , содержащее накопитель, одни входы и выходы которого  вл ютс  соответственно информационными входами и выходами устройства, другие входы накопител  подключены к выходам коммутатора, одни информационные входы коммутатора подключены к выходам первого счетчика, другие входы коммутатора подключены к эыходам второго счетчика, управл ющий вход коммутатора подключен к одному выходу первого триггера, второй дешифратор, отличающеес  тем, что, с целью расширени  области применени  устройства за счет возможности попеременной записи и считывани  информации, оно содержит реверсивный счетчик, второй триггер и элементы И, выход первого из которых подключен к первому входу первого триггера, другой выход которого  вл етс  первым управл ющим выходсгм устройства, выход второго элемента И подключен к первс у входу триггера, один выход которого подключен к. входу первого счетчика, jc первому входу реверсивного счетчика-и первому входу первого элемента И, второй вход которого  вл етс  первым управл ющим входом устройства, другой выход второго триггера  вл етс  вторым управл ющим выходом устройства, другой выход первого триггера подключен к входу второго счетчика, к второму входу реверсивного счетчика, j и первому входу второго элемента И, второй вход  вл етс  вторым управл ювщм входом устройства, третий вход второго элемента И подключен к выходу второго дешифратора, входы которого подключены к выходам реверсивного счетчика, второй вход первоК ) го триггера подключен к второму вхор ду второго триггера и  вл етс  третым управл ющим входом ycfpoйSD ства.A BUFFER STORAGE DEVICE containing a drive, one inputs and outputs of which are respectively the information inputs and outputs of the device, other drive inputs connected to the switch outputs, one switch information inputs connected to the first counter outputs, other switch inputs connected to the second counter outputs controlling the switch input is connected to one output of the first trigger, the second decoder, characterized in that, in order to expand the field of application of the device by Alternately recording and reading information, it contains a reversible counter, a second trigger and AND elements, the output of the first of which is connected to the first input of the first trigger, the other output of which is the first controlling output of the device, the output of the second element AND is connected to the first one at the trigger input , one output of which is connected to the input of the first counter, jc the first input of the reversible counter and the first input of the first element AND, the second input of which is the first control input of the device, the other output The second trigger is the second control output of the device, another output of the first trigger is connected to the input of the second counter, to the second input of the reversible counter, j, and the first input of the second element, And the second input is the second control of the second element, And to the output of the second decoder, the inputs of which are connected to the outputs of the reversible counter, the second input of the first trigger is connected to the second inlet of the second trigger and is the third control input of the uni-sprint.

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано в качестве запоминающего уст ройства при обработке информации в пор дке ее поступлени  от абонентрв , например в ЭВМ при выполнении функций обслуживани  большого числа периферийных устройств или в мульти плексорах передачи данных дл  накоп лени  дискретной информации, поступающей из каналов св зи. Известно буферное запоминающее устройство (БЗУ), содержащее накопитель , счетчики, коммутатор, регис ры, блоки элементов И, дешифратор и блок управлени  ij . Устройство позвол ет осуществл т попеременно запись и считывание дан ных . Недостатком известного устройств  вл етс  его малое быстродействие, определ емое временной диаграммой управл ющих импульсов, формируемых блоком управлени . Наиболее близким по технической сущности к изобретению  вл етс  буферное запоминающее устройство, содержащее накопитель, одни входы кот рого соединены с выходами первого д шифратора, входы .которого подключены к выходам коммутатора, первые входы которого соединены с выходами первого счетчика, выходы второго счетчика соединены с соответствующим вторыми входами коммутатора, к третьему входу которого подключен выход триггера разрешени  записи. Кро ме того, данное БЗУ содержит второй дешифратор, третий счетчик, блоки формировани  зоны записи, вьгработки кадрового импульса и блок управлени  Г| . Недостатком этого устройства  вл  етс  узка  область применени , так как во врем  записи информаци  в БЗУ триггер разрешени  записи блокирует коммутатор устройства и на всем прот жении времени записи очередной зоны записи нельз  производить считывание информации с БЗУ. При этом обработка информации в последующих устройствах, подключенных к выходу БЗУ, задерживаетс  на врем  записи. В свою очередь, во врем  считывани  информации из БЗУ нельз  производить в него запись, пока не произойдет считывание всего объема пам ти накопител  БЗУ. Кроме того, блокировка коммутатора триггером разрешени  записи на врем  записи в .БЗУ всей зоны записи требует применени  накопител , объем которого равен количеству информационных слов зоны считывани . Целью изобретени   вл етс  расширение области применени  устройства за счет возможности попеременной записи и считывани  информации. Поставленна  цель достигаетс  тем, что буферное запоминающее устройство , содержащее накопитель, одн1и входы и выходы которого  вл ютс  соответственно информационными входами и выходами устройства, другие входы накопител  подключены к выходам первого дешифратора, входы которого подключены к выходам коммутатора , одни информационные входы коммутатора подключены к выходам первого счетчика, другие входы коммутатора подключены к выходам второго счетчика , управл ющий вход коммутатора подключен к одному выходу первого триггера, второй дешифратор содержит также реверсивный счетчик, второй триггер и элементы И, выход первого из которых подключен к первому входу первого триггера, другой выход которого  вл етс  первым управл ющим выходом устройства, выход второго элемента И подключен к первому входу второго триггера, один выход которого подключен к входу первого счетчика, к первому входу реверсивного счетчика и к первому входу первого элемента И, второй вход которого  вл етс  первым управл ющим входом устройства, другой выход второго триггера  вл етс  вторым управл ющим выходом устройства, другой выход первого триггера подключен к входу второго счетчика, к второму входу реверсивного счетчика и к первому входу второго элемента И, второй вход которого  вл етс  вторым управл ющим входом устройства, третий вход второго элемента И подключен к вьпсоду второго дешифратора, входы которого подключены к выходам реверсивного счетчика, второй вход первого триггера подключен к второму входу второго триггера и  вл етс  третьим управл ющим входом устройства. На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг.2 временные диаграммы работы БЗУ; на иг. 3 - таблица состо ний счетчиков БЗУ во врем  его работы. Буферное запоминающее устройство содержит накопитель 1, дешифратор 2, коммутатор 3, счетчики 4 и 5, дешифратор 6, триггер 7, реверсивный счетчик 8, триггер 9, элементы И 10 и 11, управл ющие входы 12, 13 и 14, а также выходы 15 и 16. Устройство работает следующим образом. В исходном состо нии счетчики 4, 5, 8 и триггеры 7 и 9 сброшены. Процесс записи и считывани  в БЗУ синхронизируетс  тактовым сигналом F , поступаюшлм в БЗУ со входа 14 с периодом повторени  импульсов Т (фиг. 2а), равным длительности време ни обращени  к накопителю 1. Запись информации в устройство производитс  со средней частотой при поступлеНИИ импульсов единичного уровн  (фиг. 2J) со входа 12 записи, считывание информации из БЗУ выполн етс  с частотой F при поступлении импуль сов единичного уровн  (фиг. 2) со входа 13 считывани . При сбросе счет чика 8 дешифратор 6 формирует сигнал нулевого уровн  (фиг. 2е), запрещающий прохождение сигнала считывани  со входа 13 через элемент И 11 на вход триггера 9 разрешени  считывани . На выходе 16 БЗУ при этом форми руетс  нулевой потенциал (фиг. 2дфрагмент 1) при любом состо нии сигнала на входе 13 (фиг. 2), запрещаю щий считывание информации с БЗУ. Счетчик 5 формирует текущий адрес  чейки накопител  1, по которому пр изводитс  запись очередного информа ционного слова, счетчик 4 - адрес (фиг. 23), по которому происходит считывание очередного слова информа ции, а реверсивный счетчик 8 содерж информацию (фиг. 2 (i) о количестве информадаонных слов, наход пщхс  в накопителе 1 . В процессе работы БЗУ на входы 1 и 13 может поступать а)только импульс записи, при ко тором выполн етс  цикл записи; б)только импульс считывани , пр котором выполн етс  считывани  в)одновременно импульс записи и считывани , когда выполн етс  цикл записи и считывани ; отдельные цикл записи и считывани  информационных слов могут чередоватьс  в произволь ном пор дке. В случае (а) при поступлении очередного импульса записи (момент времени на фиг. 2) на вход 12 он проходит через разблокированный элемент И 10 на вход триггера 7. Передний фронт импульса синхронизации устанавливает триггер 7 разрешени  записи в единичное состо ние (фиг.2г.) При этом нулевой потенциал с инверсного выхода триггера 7 поступает на управл ющий вход коммутатора 3 ,и разрешает прохождение текущего адреса с .выхода счетчика 5 на вход дешифратора 2. В момент возникновени  сигнала единичного уровн  на выходе 15 происходит запись информационного слова по адресу, котор,ый находитс  в счетчике 5 (фиг. 2ж). Дл  запрета цикла считывани  во врем  выполнени  цикла записи нулевой потенциал с инверсного выхода триггера 7 поступает на второй вход элемента И 11 и блокирует его. После записи очередного информационного слова источник информации (не показан ) переводит сигнал на входе 12 в нулевое состо ние и триггер 7 в момент поступлени  переднего фронта очередного импульса синхронизации переходит в нулевое состо ние. При этом на инверсном выходе триггера 7 формируетс  единичный потенциал, который поступает на входы счетчиков 5 и 8 и увеличивает их состо ние на единицу (фиг. 2,и). Кроме того, единичный потенциал с выхода триггера 7 разблокировывает элемент И 11 и переключает коммутатор 3, в результате чего на вход дешифратора 2 поступает адрес с выхода счетчика 4. После записи первого информационного слова в БЗУ на выходе дешифратора 6 формируетс  единичный потенциал (фиг. 2е) и разблокировывает элемент И 11, разреша  тем самым прохождение сигнала считывани  со входа 13 на вход триггера 9. В случае (б) при поступлении очередного импульса считывани  (момент времени К на фиг. 2fc) на вход 13 он проходит через разблокированный элемент И 11 на вход триггера 9. Задний фронт импульса синхронизации устанавливает триггер 9 в единичное состо ние (фиг. 26). При этом нулевой потенциал с инверсного выхода триггера 9 поступает на вход элемента И 10 и блокирует его. Кроме того. $11 единичный потенциал, поступаюпщйг с инверсного плеча триггера 7 на вхо коммутататора 3, разрешает прохождение сигнала с выхода счетчика 4 через коммутатор 3 на входы дешифра .тора 2 в виде текущего адреса (фиг. 2, 3), по которому происходит считывание информационногр слова из БЗУ. . Считывание информации из БЗУ производитс  в момент времени, когда на выходе 16 формируетс  единичный потенциал разрешени  считывани  (фиг. 2э). После этого получатель . информации переводит считывани  на ёходе 13 в нулевое состо ние и триггер 9 устанавливаетс  в нулевое состо ние в момент возникновени  заднего фронта очередного импульса синхронизации на входе 13. При этом формируетс  единичный потенциал на инверсном выходе триггера 9, который приводит к разблокиро ке элемента И 10, увеличивает содер жимое счетчика 4 на единицу (фиг.23 и уменьшает на единицу содержимое счетчика 8 (фиг, 2и). Если в процессе считывани  вычитание очередной единицы из состо ни  счетчика 8 приводит к обнулению его содержимого, то на выходе дешифратора 6 формируетс  нулевой потенщ1ал (момент времени(й)на фиг. 26), блоки ру(ощий дальнейшее считывание информации из ВЗУ. Это свидетельствует, что количество считанных информацион ных слов стало равным количеству записанных перед этим слов информации в БЗУ. В случае (в), при одновременном поступлении импульсов записи и считы вани  на входы 12 и 13 БЗУ, очередность выполнени  циклов записи и счи тывани  регулируетс  сигналом синхронизации . При возникновении заднего фронта сигнала синхронизации на входе 14 он устанавливает в единично состо ние первьй триггер 9 (момент времени Л на фиг. 2а,А) и далее цикл считывани  выполн етс  аналогично сл чаю (б). В процессе выполнени  цикла считывани  нулевой потенциал с инвер ного выхода триггера 9 блокирует эле мент И 10 и триггер 7 продолжает оставатьс  в нулевом состо нии до завершени  цикла считывани . После окончани  считывани  из БЗУ триггер переходит в нулевое состо ние и единичный потенциал с его инверсного выхода поступает на вход элемента И 10 и разблокировьшает его. Единичный потенциал записи со входа 12 через разблокированный злемент И 10 поступает на вход триггера 7 и далее цикл записи выполн етс  аналогично случаю (а). При этом цикл записи задерживаетс  максимум на величину . . Если в случае (в) на входе 14 син хронизации первым возникает передний фронт импульса Т., то первым в еди ничное состо ние устанавливаетс  триггер 7 (момент времени м на фиг.2) и выполн етс  цикл записи аналогично случаю (а). В цикле записи нулевой потенциал с инверсного выхода триггера 7 поступает на вход элемента И 11 и блокирует его. При этом триггер 9 продолжает оставатьс  в нулевом состо нии до окончани  ,цикла записи, поскольку элемент И 11 блокирует прохождение сигнала считывани  на вход триггера 9. После завершени  цикла записи в БЗУ триггер 7 переходит в нулевое состо ние и единичный потенциал с его инверсного выхода поступает на вход элемента И 11 и разблокировьшает его. Единичньш потенциал считывани  через разблокированный элемент И 11 поступает со входа 13 на вход триггера 9 и далее цикл считьюани  выполн етс  аналогично случаю (б). При этом длительность цикла считывани  увеличиваетс  максимум на величину IAH Т,. Функционирование счетчиков устройства , формирукйцих текущее значение адресов записи и считывани  в процессе работы БЗУ, а также состо ние реверсивного счетчика 8 представлены на фиг. 3. Здесь дл  примера показана запись последовательности информационных слов: А,В,Г,Д,Е,Ж,3,, которые записываютс  в накопитель 1 в пор дке возрастани  счетчика 5. При считывании информации из БЗУ текущий адрес формирует счетчик 4. Состо ни  последнего всегда повтор ют состо ни  счетчика 5 (фиг. 3), в результате чего на выходе БЗУ считываетс  така  же последовательность информационных слов: А,В,Г, , причем в процессе работы счетчики 4,5 могут периодически переполн тьс , не наруша  правильной работы БЗУ. Коэффициенты пересчета счетчиков 4, 5 и 8 равны между собой и соответственно равны объему накопител  1.The invention relates to computing and can be used as a storage device in processing information in the order of its receipt from subscribers, for example, in computers when performing service functions of a large number of peripheral devices or in data transfer multiplexers to accumulate discrete information from communication channels. A buffer memory device (RAM) is known, which contains a drive, counters, a switch, registers, blocks of elements And, a decoder and a control unit ij. The device allows alternating recording and reading of data. A disadvantage of the known devices is its low speed, determined by the timing diagram of the control pulses generated by the control unit. The closest to the technical essence of the invention is a buffer memory device containing a drive, one input of which is connected to the outputs of the first encoder, the inputs of which are connected to the outputs of the switch, the first inputs of which are connected to the outputs of the first counter, the outputs of the second counter are connected to the corresponding the second inputs of the switch, to the third input of which the output of the write enable trigger is connected. In addition, this LPD contains the second decoder, the third counter, the blocks for forming the recording zone, the processing of the personnel impulse, and the control unit G | . A disadvantage of this device is a narrow field of application, because during recording information into the BZU, the write enable trigger blocks the device switch and it is impossible to read information from the BZU throughout the recording time of the next recording zone. At the same time, the processing of information in subsequent devices connected to the output of the BZU is delayed by the recording time. In turn, during the reading of information from the BZU, it is impossible to write to it until the entire volume of the memory of the BZU accumulator is read. In addition, locking the switch with a write enable trigger at the time of writing to the REMOTE of the entire recording zone requires the use of a storage device whose volume is equal to the number of information words of the read zone. The aim of the invention is to expand the field of application of the device due to the possibility of alternately recording and reading information. The goal is achieved by the fact that the buffer memory device containing the drive, the one inputs and outputs of which are respectively the information inputs and outputs of the device, the other inputs of the storage device are connected to the outputs of the first decoder, the inputs of which are connected to the outputs of the switch, one information inputs of the switch are connected to the outputs the first counter, the other inputs of the switch are connected to the outputs of the second counter, the control input of the switch is connected to one output of the first trigger, the second the decoder also contains a reversible counter, a second trigger, and elements, the output of the first of which is connected to the first input of the first trigger, the other output of which is the first controlling output of the device, the output of the second element, AND connected to the first input of the second trigger, one output of which is connected to the input of the first counter, to the first input of the reversible counter and to the first input of the first element I, the second input of which is the first control input of the device, the other output of the second trigger is the second control Another output of the first trigger is connected to the input of the second counter, to the second input of the reversing counter and to the first input of the second element AND, the second input of which is the second control input of the device, the third input of the second element AND connected to the output of the second decoder, inputs which is connected to the outputs of the reversible counter, the second input of the first trigger is connected to the second input of the second trigger and is the third control input of the device. FIG. 1 shows a block diagram of the proposed device; figure 2 timing diagrams of the operation of the LPD; on ig. 3 is a table of the states of the BZU counters during its operation. The buffer memory device contains a drive 1, a decoder 2, a switch 3, counters 4 and 5, a decoder 6, a trigger 7, a reversible counter 8, a trigger 9, elements 10 and 11, control inputs 12, 13 and 14, and outputs 15 and 16. The device operates as follows. In the initial state, counters 4, 5, 8, and triggers 7 and 9 are reset. The process of writing and reading in the LPU is synchronized with the clock signal F, the input to the LPU from input 14 with a pulse repetition period T (Fig. 2a) equal to the duration of the time to drive 1. The information is recorded into the device at a medium frequency when there is a single level pulse. (Fig. 2J) from the input 12 of the record, the reading of information from the LPD is performed at a frequency F upon receipt of pulses of a single level (Fig. 2) from the input 13 of the readout. When the counter 8 is reset, the decoder 6 generates a zero-level signal (Fig. 2e), which prohibits the passage of the read signal from input 13 through element 11 to the input of trigger 9 for read resolution. At the output 16 of the BZU, a zero potential (Fig. 2dfragment 1) is formed at any state of the signal at input 13 (Fig. 2), which prohibits the reading of information from the BZU. Counter 5 forms the current address of the storage cell 1, which is used to write the next information word, counter 4 is the address (Fig. 23), which reads the next information word, and the reversible counter 8 contains information (Fig. 2 (i a) about the number of information words found in the accumulator 1. During the operation of the LPU, inputs 1 and 13 can be received a) only a recording pulse, with which a write cycle is performed; b) only a read pulse, for which reads are performed; c) simultaneously a write and read pulse, when a write and read cycle is performed; individual cycles of writing and reading information words may alternate in arbitrary order. In case (a), when the next write pulse arrives (time point in Fig. 2) at input 12, it passes through the unlocked element 10 at the input of trigger 7. The front edge of the synchronization pulse sets the recording resolution trigger 7 to one (Fig. 2d) .) At the same time, the zero potential from the inverted output of trigger 7 is fed to the control input of switch 3, and allows the current address to pass from the output of counter 5 to the input of the decoder 2. At the time the unit level signal appears, output 15 records information One word at the address that is found in counter 5 (Fig. 2g). To prevent the read cycle during the write cycle, the zero potential from the inverse output of the trigger 7 goes to the second input of the And 11 element and blocks it. After the next information word is recorded, the source of information (not shown) transfers the signal at input 12 to the zero state and the trigger 7 at the time of the leading edge of the next synchronization pulse passes to the zero state. In this case, at the inverse output of the trigger 7, a single potential is formed, which is fed to the inputs of counters 5 and 8 and increases their state by one (Fig. 2, i). In addition, the unit potential from the output of the trigger 7 unlocks the element 11 and switches switch 3, with the result that the address from the output of the counter 4 arrives at the input of the decoder 2. After the first information word is written into the RAM, a single potential is formed at the output of the decoder 6 (Fig. 2e ) and unlocks the AND 11 element, thereby allowing the readout signal to pass from the input 13 to the trigger input 9. In case (b), when the next read pulse arrives (time point K in Fig. 2fc), it passes through the unlocked input 13 Element 11 at the input of trigger 9. The falling edge of the synchronization pulse sets trigger 9 to one (Fig. 26). In this case, the zero potential from the inverse output of the trigger 9 enters the input of the element And 10 and blocks it. Besides. The $ 11 unit potential, coming from the inverse shoulder of trigger 7 at the input of switch 3, permits the passage of the signal from the output of counter 4 through switch 3 to the inputs of the decryptor. 2 as a current address (FIG. 2, 3), which reads the information word from BZU. . Information is read from the LPD at the point in time when a single reading resolution potential is formed at output 16 (Fig. 2e). After that the recipient. information translates readings on drive 13 to the zero state and the trigger 9 is set to the zero state at the moment of the falling edge of the next synchronization pulse at the input 13. This forms a single potential at the inverse output of the trigger 9, which leads to unlocking the element 10, increases the content of counter 4 by one (Fig. 23 and reduces by one the contents of counter 8 (Fig. 2i). If, during the reading process, the subtraction of a regular unit from the state of counter 8 leads to zeroing of its contents, then At the output of the decoder 6, a zero potential is formed (time (s) in Fig. 26), blocks p (general further reading of information from the OVC. This indicates that the number of read information words became equal to the number of previously written words of information in the RAM. In case (c), with simultaneous receipt of recording and reading pulses at inputs 12 and 13 of BZU, the sequence of execution of write and read cycles is controlled by a synchronization signal. When the trailing edge of the sync signal at input 14 occurs, it sets the first trigger state 9 (time point L in Fig. 2a, A) to unity, and then the read cycle is performed similarly to case (b). During the read cycle, the zero potential from the inverted output of flip-flop 9 blocks element 10 and the flip-flop 7 remains in the zero state until the completion of the read cycle. After the readout from the BZU, the trigger goes to the zero state and the unit potential from its inverse output enters the input of the And 10 element and unlocks it. A single recording potential from input 12 through unlocked element 10 is fed to the input of trigger 7, and then the recording cycle is performed similarly to case (a). In this case, the write cycle is delayed by a maximum value. . If, in case (c), the leading edge of the pulse T occurs first at the synchronization input 14, then the trigger 7 is set first (the time moment m in Fig. 2) and the write cycle is performed similarly to case (a). In the write cycle, the zero potential from the inverse output of the trigger 7 is fed to the input of the element 11 and blocks it. In this case, trigger 9 continues to remain in the zero state until the end of the write cycle, since element 11 locks the readout signal to the input of trigger 9. After the write cycle in the BZU is completed, trigger 7 goes to the zero state and the unit potential from its inverse output enters at the input of the element And 11 and unblocks it. A single reading potential through the unlocked element 11 comes from the input 13 to the input of the trigger 9 and then the looping cycle is performed similarly to case (b). At the same time, the duration of the read cycle is increased by a maximum of IAH T ,. The operation of the device counters, the formation of the current value of the write and read addresses during the operation of the RAM, as well as the state of the reversible counter 8 are shown in FIG. 3. Here, for example, a record of the sequence of information words is shown: A, B, D, E, E, G, 3, which are recorded in accumulator 1 in the order of increasing counter 5. When reading information from the RAM, the current address forms the counter 4. In neither the latter always repeats the states of the counter 5 (Fig. 3), as a result of which the same information word sequence is read out at the output of the LPU: A, C, D, and during operation the counters 4.5 can periodically overflow without breaking correct operation of BZU. The conversion factors of counters 4, 5 and 8 are equal to each other and respectively equal to the volume of accumulator 1.

7 111120287 11112028

Таким образом, процесс считывани (фиг. 28) и выполн ютс  со скоростьюThus, the reading process (FIG. 28) and is performed at a rate of

из БЗУ вцполн етс  в пор дке поступ-обработки информации потребителем в .from BZU is executed in the order of the consumer information processing c.

пени  информации в БЗУ от абонентов-произ-вольные моменты времени,При этомPenalties of information in BZU from subscribers - arbitrary moments of time

источников. Отдельные циклы считыва-предлагаемое устройство позвол ет прони  информационных слов могут следо-5 изводить запись и считывание информацииsources. Separate read cycles — the proposed device allows the passage of information words to be able to follow the recording and reading of information.

вать i произвольные моменты временив пор дке ее поступлени  от абонентов.i are arbitrary times in the order of its arrival from subscribers.

Входна  инфор почи Login info

JSJs

BbixoSHOU инфор наци BbixoSHOU Infor Nazi

tPut. ftPut. f

f1f1

ЛL

(риг, 2(rig, 2

Claims (1)

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопитель, одни входы и выходы которого являются соответственно информационными входами и выходами устройства, другие входы накопителя подключены к выходам коммутатора, одни информационные входы коммутатора подключены к выходам первого счетчика, другие входы коммутатора подключены к цыходамвторого счетчика, управляющий вход коммутатора подключен к одному выходу первого триггера, второй дешифратор, отличающееся тем, что, с целью расширения области применения устройства за счет возможности попеременной записи и считывания информации, оно содержит реверсивный счетчик, второй триггер и элементы И, выход первого из которых подключей к первому входу первого триггера, другой выход которого является первым управляющим выходом устройства,· выход второго элемента И подключен к первому входу второго триггера, один выход которого подключен к. входу первого счетчика, ж первому входу реверсивного счетчика.и первому входу первого элемента И, второй вход которого является первым управляющим входом устройства, другой выход второго триггера является вторым управляющим выходом устройства, другой выход первого триггера подключен к входу второго счетчика, к второму входу реверсивного счетчика и первому входу второго элемента И, второй вход которого является вторым управляющим входом устройства, третий вход второго элемента И подключен к выходу второго дешифратора, входы которого подключены к выходам реверсивного счетчика, второй вход первого триггера подключен к второму входу второго триггера и является третьим управляющим входом устройства.A BUFFER MEMORY DEVICE containing a drive, one of the inputs and outputs of which are information inputs and outputs of the device, other inputs of the drive are connected to the outputs of the switch, some information inputs of the switch are connected to the outputs of the first counter, other inputs of the switch are connected to the outputs of the second counter, the control input of the switch is connected to one output of the first trigger, the second decoder, characterized in that, in order to expand the scope of the device due to the possibility of for alternately recording and reading information, it contains a reversible counter, a second trigger and AND elements, the output of the first of which is connected to the first input of the first trigger, the other output of which is the first control output of the device, the output of the second AND element is connected to the first input of the second trigger, one output of which is connected to the input of the first counter, and the first input of the reverse counter. and the first input of the first element And, the second input of which is the first control input of the device, the other output of the second the trigger is the second control output of the device, the other output of the first trigger is connected to the input of the second counter, to the second input of the reverse counter and the first input of the second element And, the second input of which is the second control input of the device, the third input of the second element And is connected to the output of the second decoder, inputs which are connected to the outputs of the reversible counter, the second input of the first trigger is connected to the second input of the second trigger and is the third control input of the device.