SU1109738A1 - Device for selecting ordered sequence of data - Google Patents
Device for selecting ordered sequence of data Download PDFInfo
- Publication number
- SU1109738A1 SU1109738A1 SU833575267A SU3575267A SU1109738A1 SU 1109738 A1 SU1109738 A1 SU 1109738A1 SU 833575267 A SU833575267 A SU 833575267A SU 3575267 A SU3575267 A SU 3575267A SU 1109738 A1 SU1109738 A1 SU 1109738A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- inputs
- output
- node
- input
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
УСТРОЙСТВО ДЛЯ BbfBOPA УПОРЯДОЧЕННОЙ ПОСЛЕДОВАТЕЛЬНОСТИ ДАННЫХ, содержащее п входных регистров, п дешифраторов,и регистров результата, (пп| групп элементов Н, h групп элементов ИЛИ, коммутатор, выходы которого вл ютс выходами устройства, блок анализа, включающий поразр дные узлы анализа, каждый из которых содержит (п-1 )элементов И, (г -1 j элеMiEHTOB № и многовходовый элемент ИЛИ, причем выходы каждого i-го регистра, входы которого вл ютс входами i-го сортируемого числа устройства , где ,2,...,h, п - число сортируемых чисел, соединены с входами i-ro дешифратора и с информационными входами i-x элементов И каждой -й группы, j-и выход каждого -го дешифратора соединен с i-M входом j-ro поразр дного узла анализа, где ,2,...,m , m- число разр дов сортируемых чисел, в каждом J-M поразр дном узле анализа k-й вход, где 1 1 ,2,... ..., (п-1)через k-й элемент НЕ соединен с (k+l)-ми входами k-ro, (k + l)-го,. .., ()-го элементов И, каждый р-й вход поразр дного узла анализа подключен к первому входу (р-1 |-го элементам, где ,3,...,№, первый вход j-ro поразр дного узла подключен к его первому выходу,а выход к-го элемента И поразр дного узла анализа соединен с (К+1)-м выходом поразр днаго узла анализа, выходы элементов И V-й группы устройства подключены к соответствующим входам 1-го элемента ИЛИ т -и группы, выходы элементов ИГЩ -и группы соединены с информационными входами )-го регистра результата , выходы которого соединены с информационными входами i-и группы коммутатора, который содержит h (А групп элементов И, дешифратор и гистр, входы которого соединены с шиной Размер Массива, а выходы -с § соответствующими входами дешифратора, i-и выход которого подключен к первым входам элементов И первой, второй,..., (i-и групп, информационные входы i- группы коммутатора со подключены к вторым входам элементов И л-й группы, входы опроса элемен00 00 тов И всех групп соединены с управл ющим входом коммутатора, шина Начальное гашение подключена к входам установки в О входных регистров и регистров результата, шина Опрос подключена к управл ющему входу коммутатора, о т л и ч аю щ е е с тем, что, с целью повышени быстродействи , в устройство введены п узлов формировани сигналов переписи, а в блок анализа h узлов преобразовани кодов, каждый t-fi узел формировани сигналов переписи содержит п элементов ИЛИ иDEVICE FOR BbfBOPA OF ORDERED DATA SEQUENCE, containing n input registers, n decoders, and result registers (groups of elements H, h groups of elements OR, the switch, the outputs of which are outputs of the device, the analysis unit, including analysis bits, each of which contains (p-1) elements AND, (g -1 j miEHTOB No. and a multi-input element OR, and the outputs of each i-th register, whose inputs are the inputs of the i-th sorted number of the device, where, 2, ... , h, n - the number of sorted numbers, connected to the inputs The i-ro of the decoder and with the information inputs of the ix elements AND each -th group, j- and the output of each -th decoder are connected to the iM input j-ro of the bit analysis node, where, 2, ..., m, m is the number of bits The numbers of the sorted numbers are sorted, in each JM by the bitwise bottom of the analysis node the kth input, where 1 1, 2, ... ..., (n-1) is NOT connected to the (k + l) th inputs through the kth element k-ro, (k + l) -th, ..., () -th elements AND, each p-th input of the bit analysis node is connected to the first input (p-1 | th-th elements, where, 3 ,. .., No., the first input of the j-ro of the bit node is connected to its first output, and the output of the kth element AND of the bit code the analysis node is connected to the (K + 1) th output of the analysis node, the element outputs of the V-th group of the device are connected to the corresponding inputs of the 1st element OR of the group, the outputs of the NG elements of the group and the group are connected to information inputs) th register of the result, the outputs of which are connected to the information inputs of the i-group and the switch group, which contains h (And groups of elements And, the decoder and gistr, the inputs of which are connected to the Array Size bus, and the outputs with the corresponding inputs of the decoder, i-and the output of which is connected to the first the inputs of the first and second elements, ..., (i and groups, the information inputs of the i group of the switch with connected to the second inputs of the elements of the I group, the polling inputs of the elements 00 00 of the AND of all groups are connected to the control input of the switch, bus Initial blanking is connected to the inputs of the installation in the O input registers and result registers, the bus Polling is connected to the control input of the switch, which is so that, in order to improve speed, signal formation nodes were introduced into the device census, and in the unit of analysis of h nodes code development, each t-fi census signal generation node contains n elements OR and
Description
n групп элементов И по m элементов в каждой группе, причем в каждом узле формировани сигналов переписи выходы элементов И i-й группы соединены с входами ii-ro элемента ИЛИ узла формировани сигналов переписи, каждый j-и узел преобраэовани кодов, где ,3,...,п,содержит m элементов И и m элементов И-НЕ, причем выход j-ro элемента И-НЕ соединен с J-M выходом j-й группы информационных выходов блока анализа и его BTopbiM входом j-го элемента Иn groups of elements and m elements in each group, and in each node of forming the census signals the outputs of the elements of the i-th group are connected to the inputs of the ii-ro element OR of the node forming the census signals, each j is the code conversion node, where, 3, ..., p, contains m elements AND and m elements NAND, and the output of the j-ro element NAND is not connected to the JM output of the j-th group of information outputs of the analysis block and its BTopbiM input of the j-th element AND
(j ll-ro уэла преобразовани кодов, выход j-ro элемента И узла преобразовани кодов соединен с пр мым входом(j ll-ro Wela code conversion, the output of the j-ro element And the code conversion node is connected to the direct input
j-го элемента И-НЕ,с (j + l)-ми инверс иыми входами (j+l )-го, (, т-го элементов И-НЕ и с первым входом j-ro элемента И(j+l)-го узла преобразовани кодов, первый узел преобразовани кодов содержит m элементов И-НЕ, причем,выход j-ro элемента Н-НЕ соединен с J-M выходом первой группы информационных выходов блока анализа и с вторым выходом j-roj-th element AND-NOT, with (j + l) -th inverse inputs of the (j + l) -th, (, th-th element AND-NOT and with the first input j-ro element AND (j + l) -th node of the code conversion, the first code conversion node contains m AND-NOT elements, moreover, the output of the j-ro element H-NOT is connected to the JM output of the first group of information outputs of the analysis unit and with the second output j-ro
элемента И второго узла преобразовани кодов, выход логической суммыelement And the second node conversion codes, the output of the logical sum
j-го поразр дного узла анализа соединён с пр мым входом j-ro элемента И-НЕ, с (j+l )-ми входами (j+ 1 )-го, ( j +2)-го,..., hi-го элементов И-НЕ первого узла преобразовани кодов,The j-th bit-by-bit analysis node is connected to the direct input of the j-ro element AND –NE, with (j + l) -th inputs (j + 1) -th, (j + 2) -th, ..., hi- elements of the NAND of the first code conversion node,
i-й выход j-ro поразр дного узла анализа подключен к i-му входу многовходового элемента ШШ, выход которого вл етс выходом логической су-мы j-ro поразр дного узла анализа , i-й выход j-ro поразр дного .узла анализа блока анализа соединен с управл ющими входами j-ro элемента И -й группы каждого i-ro узла формировани сигналов переписи, информационные входы J-X элементов И всех групп 4-гго узла формировани сигналов переписи соединены.с выходом j-ro элемента И-НЕ i-ro узла преобразовани кодов блока анализа,выход i-ro элемента Ш1И i-ro узла формировани сигналов переписи соединен с Управл ющими входами всех элементов И (ii )-й группы устройства .The i-th output of the j-ro bitwise analysis node is connected to the i-th input of the multi-input element SHS, the output of which is the output of the logical j-ro bit of the bitwise analysis node, the i-th output of the j-ro bitwise analysis node the analysis unit is connected to the control inputs of the j-ro element AND th group of each i-ro node for generating census signals, the information inputs of JX elements AND of all groups of the 4th node for generating census signals are connected with the output of the j-ro element AND-NOT i -ro node for the conversion of the analysis block codes, output of the i-ro element Ш1И of the i-ro node of signal generation s census connected with the control inputs of all AND elements (ii) -th group of devices.
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при реализации систем обработки данных и автоматизированных систем управлени .The invention relates to automation and computing and can be used in the implementation of data processing systems and automated control systems.
Известно устройство дл определе ,ни наименьшего из и чисел, содержащее входные регистры, дешифраторы, поразр дные узлы анализа, выполненные на элементах НЕ и И, элементы ИЛИ 1 J.A device for determining the least of the numbers is known, containing input registers, decoders, bit-wise analysis nodes, performed on the elements NOT and AND, elements OR 1 J.
Недостатком данного устройства вл етс низкое быстродействие при формировании упор доченной последовательности данных, так как дл формировани упор доченной последовательности изпчисел требуетс п циклов, в каждом из которых производитс анализ и выбор наименьшего числа.The disadvantage of this device is low speed in the formation of an ordered sequence of data, since for the formation of an ordered sequence of numbers, n cycles are required, in each of which the analysis and selection of the smallest number is performed.
Наиболее близким по технической сущности к изобретению вл етс устройство дл выбора упор доченной последовательности данньпс, содержащее входные регистры, дешифраторы , регистры результата, блокThe closest to the technical essence of the invention is a device for selecting an ordered sequence of data containing input registers, decoders, result registers, block
управлени , коммутатор, группы эле-ментов ИЛИ и И, элемент ИЛИ, группы входных элементов И и ИЛИ, шины Начало операции, Начальное гашение и Размер массива, блок анализа , состо щий из элементов ИЛИ и поразр дных узлов анализа, причем выходы каждого i-ro регистра, где i 1,2,...,h , соединены с входами ,control, switch, groups of OR and AND elements, element OR, groups of input elements AND and OR, bus Start operation, Initial blanking and Array size, analysis unit consisting of OR elements and individual analysis nodes, with outputs of each i -ro register, where i 1,2, ..., h, are connected to the inputs,
-го дешифратора и с информационными входами элементов И i-й группы, а выходы i-ro элемента ИЛИ подключены к входам управлени элементов И 1гй группы, выходы элементов И -th decoder and with informational inputs of elements AND of the i-th group, and outputs of the i-th element OR are connected to the control inputs of the elements AND 1st group, the outputs of the elements AND
каждой i-й группы соединены с входами элементов 1ШИ группы, выходы которых подключены к входам регистра результата, каждый выход i-ro дешифратора соединен сof each i-th group are connected to the inputs of the 1SHI group elements, the outputs of which are connected to the inputs of the result register, each output of the i-ro decoder is connected to
t-M входом j-ro поразр дного узла анализа, где j-l,2...,m, m -число разр дов сортируемых чисел, каждый .i-й выход j-ro поразр дного узла анализа подключен к j-му входу -гоt-M input j-ro bit unit of analysis, where j-l, 2 ..., m, m is the number of bits of the sorted numbers, each .i-th output j-ro of the bit-specific node analysis connected to the j-th input of the
элемента ИЛИ, а выход переносов каждого к-го поразр дного узла а.нанза , где ,2,... Дгп-1), соединен входом управлони к+1)-го пораз дного узла анализа, каждый j-й оразр дный узел анализа состоит из элементов И,п элементов НЕ и многовходового элемента И, причем каждый 1 -и вход поразр дного узла анализа подключен к первому входу i-ro элемента И, вход управлени поразр дного узла анализа соединен с вторыми входами элементов И, каждый т-й вход к-го поразр дного узла анализа подключен i-й элемент НЕ к (i +2)-му ходу (i+l),li+2),...,h -го элементоЕ нк -му входу многовходового элемента И, выход которого подключен к выходу переносов к-го поразр дного узла анализа выход каждого i-ro элемента И соединен с -м выходом к-го поразр дного узла анализа,,ni-и прразр дный узел анализа состоит из элементов И и (n-l)-го элемента НЕ, причем каждый р-й вход узла, где ,... ,(h-I), соединен с первым входом р-го элемента И, вход ереносов ь-го поразр дного узла анализа подключен к вторым входам элементов И, каждый р-й входт-го поразр дного узла анализа через р-й элемент НЕ соединен с(р+2)-м входом (р+Г ),{р+2 ),,.., п-го элементов И, гггй вход №-го поразр дного узла анализа подключен к(т-«-2)-му входу П-го элемента И, выход каждого i-ro элемента И соединен с 1-ым выходом щ-го поразр дного узла анализа, выход блока анализа, соединенный с выходом i-ro элемента ИЛИ блока анализа, подключен к первым управл ю щим входам 1-х элементов И в каждой из Ч групп элементов |01И, где 1 ,.,... ,г«, информационные входы которык соединены с выходами Е-го входного регистра, и, к первому входу i-го элемента И группы входных элементов И, вторые входы всех элементов группы входных эл1ементов И соединены с выходом элемента ИЛИ, выход i-го элемента группы входных элементов И с первым входом i-ro элемента группы входных элементов ИЛИ, выход которого подключен к входу установки в ноль i-ro входного регистра, т-й выход блока управлени подключен к вторым управл ющим входам всех элементов И -н группы и к t-му входу элемента ЫШ, выходы элементов И «-и группы из (8п) групп подключены к соответствующим входам i-ro элемента HIIH (-ОЙ группы, выходы которогоof the OR element, and the output of each k-th bitwise node a.anza, where, 2, ... Dgp-1), is connected by the control input to the + 1) -th serial node of the analysis, each j-th digit node analysis consists of elements AND, n elements NOT and a multi-input element AND, each 1-and the input of the bit analysis node is connected to the first input of the i-element And, the control input of the bit analysis node is connected to the second inputs of the elements AND input of the k-th bit of the analysis node is connected to the i-th element NOT to the (i + 2) -th move (i + l), li + 2), ..., h -th element input element I, the output of which is connected to the output of the transfers of the first bit analysis node; the output of each i-element of the AND is connected to the output of the digital block of the analysis, ni, and the direct analysis node consists of the elements AND (nl) -th element is NOT, each pth input of the node, where, ..., (hI), is connected to the first input of the pth element AND, the input transfer of the bit of the analysis node is connected to the second inputs of the elements And, every pth input node of a parity analysis node through the pth element is NOT connected to the (p + 2) th input (p + G), (p + 2) ,, .., pth elements AND , yyyy entrance No.- about the bit analysis node is connected to the (t - "- 2) th input of the nth element AND, the output of each i-ro element I is connected to the 1st output of the ni-th bit random analysis node, the output of the analysis unit connected to the output of the i-ro element OR of the analysis block is connected to the first control inputs of the 1 elements AND in each of the H groups of elements | 01И, where 1,., ..., r ", whose information inputs are connected to the outputs E- first input register, and, to the first input of the i-th element AND group of input elements And, the second inputs of all elements of the group of input elements And connected to the output of the el OR, the output of the i-th element of the group of input elements AND with the first input of the i-ro element of the group of input elements OR whose output is connected to the input of the i-ro input register, the th output of the control unit is connected to the second control inputs of all elements of the I – n group and to the t-th input of the element YS, the outputs of the elements I “and groups from (8p) groups are connected to the corresponding inputs of the i-ro element HIIH (-OUT group whose outputs
соединены с информационными входами И -го регистра результата, группа информационных выходов i-ro регистра, результата соединена с соответствующими информационными входами J-и группы коммутатора, выходы которого вл ютс информационными выходами устройства, управл ющий вход коммутатора подключен к выходу блока управлени , шина Начальное гашение соединена с входом установки блока управлени , с нулевыми входами выходных регистров и с вторыми входами всех элементов группы входных элементов ИЛИ, шина Размер массива соединена с информационными входами коммутора и блока управлени ,который содержит триггер управлени , счетчик , дешифратор, элементы И, ИЛИ, группуп элементов И, генератор импульсов , выход которого соединен с первым входом элемента И, второй вход которого соединен с пр мым выходом триггера управлеии и первыми входа5 ми элементов И группы, а выход - с счетным входом счетчика, информационные виходы которого подключены к дешифратору, i-и выход которого соединен с вторым входом i-го элемента И группы, выход которого вл етс i-M выходом блоКсТ управлени , выход сигнала переполнени счетчика подключен к первому входу элемента ИЛИ, второй вход которого соединен с шиной Начальное гашение, а выходconnected to the information inputs of the i-th result register, the group of information outputs of the i-ro register, the result is connected to the corresponding information inputs of the J-group and the switch, whose outputs are the information outputs of the device, the control input of the switch is connected to the output of the control unit, the initial bus blanking is connected to the installation input of the control unit, with zero inputs of the output registers and with the second inputs of all elements of the group of input elements OR, bus The size of the array is connected to the information the inputs of the switch and control unit, which contains the control trigger, the counter, the decoder, the AND, OR elements, the group of elements AND, the pulse generator whose output is connected to the first input of the AND element, the second input of which is connected to the direct output of the control trigger and the first inputs5 And the group of elements, and the output with the counting input of the counter, informational outputs of which are connected to the decoder, the i-and the output of which is connected to the second input of the i-th element of the group, the output of which is the iM output of the control block, the output signal the overflow of the counter is connected to the first input of the OR element, the second input of which is connected to the bus. Initial damping, and the output
5 элемента ИЛИ подключен к нулевому входу триггера управлени , единичный вход которого соединен с входом5 of the OR element is connected to the zero input of the control trigger, the single input of which is connected to the input
установки блока управлени , а инверсный выход вл етс управл ющим вы0 ходом блока управлени , информационные входы блока управлени подключе ны к установочным входам счетчика, коммутатор содержитh групп элементов И, дешифратор, регистр, входы которо5 го соединены с входами коммутатора, а выходы - с соответствующими входами дешифратора, i-й выход которого подключен к первым входам 1,2,...., -х групп элементов И, информационОные входы i-й группы коммутатора подключены к вторым входам элементов И i-й группы, управл ющие входы элементов И всех групп соединены с управл ющим входом коммутатора 2..the control unit settings, and the inverse output is the control output of the control unit, the information inputs of the control unit are connected to the installation inputs of the counter, the switchboard contains groups of elements AND, the decoder, the register whose inputs are connected to the inputs of the switch, and the outputs are with the corresponding the inputs of the decoder, the i-th output of which is connected to the first inputs of 1,2, ..., -x groups of elements AND, the information inputs of the i-th group of the switch are connected to the second inputs of the elements I of the i-th group, the control inputs of the elements AND all g The control panel is connected to the control input of switch 2 ..
Недостатком устройства. вл етс низкое быстродействие при формировании упор доченного выходного массива, так как дл его получени требуетс соответствующее число циклов работы The disadvantage of the device. is a low speed in the formation of an ordered output array, since to obtain it requires an appropriate number of cycles
устройства. При этом врем цикла определ етс логической глубиной схе. мы выбора экстремального числа. С увеличением размера выходного массива увеличиваютс общие затраты времени на получение упор доченной последовательности данных,devices. The cycle time is determined by the logical depth of the circuit. we are choosing an extreme number. With an increase in the size of the output array, the total time spent on obtaining an ordered data sequence increases.
Целью изобретени вл етс повышение быстродействи устройства.The aim of the invention is to improve the speed of the device.
Поставленна цель достигаетс тем, что в устройство дл выбора упор доченной последовательности данных, содержащее входных регистров, .п дешифраторов,п регисторов результата, (nnl групп элементов И,п групп элементов ИЛИ, коммутатор, выходы которого вл ютс выходами устройства , блок анализа, включающий поразр дные узлы анализа, каждый из которых содержит (п-1) элементов И, (гг-1 1 элементов НЕ и многовходовый элемент ИЛИ, причем выходы каждого i-го регистра, входы которого вл ютс входами i-ro сортируемого числа устройства, где 1,2,...,п .h - число сортируемых чисел., соедй ,нены с входами i-ro дешифратора и с- . информационными входами i-x элеменТОО И каждой i-и группы, i-й выходкаждого 1- г о дешифратора соединен с Ч- входом j-ro поразр дного узла анализа,где ,2,.,.,т, т- число : разр дов сортируемых чисел, в каждом J-M поразр дном узле анализа к-ый вход , где к 1,2,. . . ,(п-1) через к-й элемент Е соединен с () -ми входами , Ik + l ,.. . ,(л -1) -го элементов И, каждый р-й вход поразр дного узла анализа подключен к первому входу (р-1) -го элемента И,где ,3,...,h, первый вход поразр дного узла анализа подключен к его первому выходу,а выход к-го элемента И поразр дного узла анализа соединен с(К+ 1)-ым выходом поразр дного узла анализа, выходы элементов И i-ой группы устройства подключены к соответствующим входам i-ro элемента ИЛИ i-й группы, . выходы элементов ШШ i-й группы сЪёйинены с информационными входами i -го регистра результата,выходы которого соединены с информационными входами i-й группы коммутатора,который содержит п групп элементов И,дешифратор и регистр,входы которого соединены с шиной Размер массива, а выходы с соответствующимивходами дешифратора , i-й выход которого подключен к первым входам элементов И первой, второй,..., i-й групп, информационные входы i-и группы коммутатора подключены к вторым входам элементов И 1-й группы, входы опроса элементовV И всех групп соединены с управл ющим входом коммутатора, шина Начальное гашение подключена к входам установки в О входных регистров и регистров результата, шина Опрос подключена к управл ющему входу коммутатора , введены п узлов формировани сигналов переписи, а в блок анализа h узлов преобразовани кодов, каждый i .-и узел формировани сигналов переписи содержит п элементов ШШ и h групп элементов И по ТТЛ элементов в каждой группе, причем в каждом узле формировани сигналов переписи выхоДь элементов И i-й группы соединены f входами i-го элемента ИЛИ узла формировани сигналов переписи, каждый J-й узел преобразовани кодов, где ,3,...,h , содержитm элементов И и гп.элементов И-НЕ, причем выход j-ro элемента И-ЫЕ соединен с J-M выходом j-й группы информационных выходов блока анализа и его вторым входом j-ro элемента И (j + l)-го узла преобразовани , кодов, выход j-ro элемента И узла -Преобразовани кодов соединен с пр мым входом j-ro элемента -И-НЕ,The goal is achieved in that a device for selecting an ordered data sequence containing input registers, decoders, n result registers, (nnl groups of AND elements, n groups of OR elements, a switch whose outputs are device outputs, an analysis unit, including parity analysis nodes, each of which contains (n-1) AND elements (yy-1 1 NOT elements and a multiple-input OR element, and the outputs of each i-th register whose inputs are the inputs i-ro of the device number to be sorted, where 1,2, ..., p .h is a number of the sorted numbers., connect with the inputs of the i-ro decoder and with the information inputs of the ix elements of the TOO AND of each i-group, the i-th output of each 1 g of the decoder is connected to the H input of the j-ro bit unit of analysis, where, 2,.,., t, t is the number: the bits of the sorted numbers, in each JM by the bit of the analysis node is the k-th input, where is 1,2, ..., (n-1) through the k-th element E is connected to () th inputs, Ik + l, ..., (l -1) -th element AND, each p-th input of the bit analysis node is connected to the first input of (p-1) -th element AND where, 3, ..., h, the first input of the bit analysis node is connected to its first one go, and the output of the k-th element of the bit analysis node is connected to the (K + 1) -th output of the bit analysis node, the outputs of the elements of the i-th device group are connected to the corresponding inputs of the i-ro element OR of the i-th group, . the outputs of the elements of the lane of the i-th group are connected to the information inputs of the i-th register of the result, the outputs of which are connected to the information inputs of the i-th group of the switch, which contains n groups of elements I, the decoder and the register, the inputs of which are connected to the bus Array size, and the outputs with the corresponding inputs of the decoder, the i-th output of which is connected to the first inputs of elements AND of the first, second, ..., i-th groups, the information inputs of the i-group and the switch group are connected to the second inputs of elements AND 1 of the group, the polling inputs of elements V and all groups cone Ina with the control input of the switch, bus Initial blanking is connected to the installation inputs in the O input registers and result registers, the bus Poll is connected to the control input of the switch, n scoring census signaling nodes are entered, and i, each i. -and the census signal generation node contains n elements of the W and H groups of elements AND by TTL elements in each group, with each node forming the census signals output elements AND the i-th group are connected by f inputs of the i-th element OR form node world census signals, each J-th code conversion node, where, 3, ..., h, contains m elements AND and gp elements AND-NOT, with the output of the j-ro element AND-ЫЕ connected to the JM output of the j-th information outputs of the analysis unit and its second input of the j-ro element of the AND (j + l) -th conversion node, the codes, the output of the j-ro element AND of the node -Conversion of codes connected to the direct input of the j-ro element -IND,
с (j+I)-MH инверсными входами ( )- го, (j+2 )-го,...т-го элементов И-НЕ . с первым входом j-ro элемента И (j +1 }-го узла преобразовани кодов, первый узел преобразовани кодов содержит п элементов И-НЕ, причем вь1ход j-ro элемента И-НЕ соединен с i-M выходом первой группы информационных выходов блока анализа и с вторым входом j-ro элемента И второго узла преобразовани кодов, выход логической суммы j-ro поразр дного узла анализа соединен с пр мым вхо дом j-ro элемента И-НЕ, с (« 1) -ми входами j-fl )-го, (}н-2)-го,..., т-го элементов И-НЕ первого узла преобразовани кодов, ij-й выход J-TO поразр дного узла анализа подключен к I-МУ входу многовходового элемента ИЛИ, выкод которого вл етс выходом логической суммы /-го поразр дного узла анализа, i-и выход j-ro цоразр дного узла анализа блока анализа соединен с управл ющими входами j-ro элемента И j-й группы каждого 1-го узла формировани сигналов переписи, информационные входы j-X элементов И всех группwith (j + I) -MH inverse inputs () - th, (j + 2) -th, ... of the m-th AND-NOT element. with the first input of the j-ro element I (j +1} of the code conversion node, the first node of the code conversion contains n I-NOT elements, with the j-ro input of the I-N element connected to the iM output of the first group of information outputs of the analysis unit and with the second input of the j-ro element AND the second node of the code conversion, the output of the logical sum j-ro of the bitwise analysis node is connected to the direct input of the j-ro element NAND, with ("1) -th inputs j-fl) - go, (} n-2) -th, ..., t-th element AND-NOT of the first code conversion node, ij-th output J-TO of the bit analysis node connected to the I-MU input of a lot input element OR, the code of which is the output of the logical sum of the i-th bit of the analysis node, the i and output of the j-ro of the analysis node of the analysis block is connected to the control inputs of the j-ro element AND the j-th group of every 1st census signal generation node, information inputs of jX elements AND all groups
i-ГО узла формировани сигналов переписи соединены с выходом j-ro элемента И-НЕ i-го узла преобразовани кодов блока анализа, выход i-го элемента ИЛИ i-ro узла формировани сигналов переписи соединен с управл ющими входами всех элементов И (ii) -и группы устройства.The i-th census signal generation node is connected to the output of the j-ro element of the NAND of the i-th code conversion unit; the output of the i-th element OR the i-ro node of the census signal generation is connected to the control inputs of all elements AND (ii) -and device groups.
На фиг. 1 показана структурна схема устройства; на фиг. 2 - структурна схема блока анализа; на фиг. 3 - структурна схема поразр дного узла анализа; на фиг. 4 - струк турна схема узла формировани сигналов переписи; на фиг. 5 - структурна схема коммутатора.FIG. 1 shows a block diagram of the device; in fig. 2 - block diagram of the analysis unit; in fig. 3 is a block diagram of a bit analysis node; in fig. 4 is a schematic diagram of a census signal shaping node; in fig. 5 - switch block diagram.
Устройство фиг. I)содержит информационные входные шины J,,- 1, подключенные к входам соответствующих входных регистров 2,, соединены с входами соответствующих дешифраторов 3j, выходные шины i , которых подключены к блоку анализа 5, группы информационных выходов 6 и группа управл ющих выходов 7 которого соединены с узлами 8 управлени , выходные шины 9,.. ...,9 9 которых соединены с управл ющими входами групп элементов и 10,- 10,,..., 10. выходы которых подключены к соответ5твующим элементам ИЛИ I „группНы , выходы которых подключены к информационным входам соответствующих регистров результата 12,, выходы 13 13 регистров подключены к коммутатору 1А, выхрдные шины которого вл ютс информационными выходами устройства, шину 16 Начальное гашение, шину 17 Ра мер массива и шину 18 Опрос.The device of FIG. I) contains information input buses J ,, - 1, connected to the inputs of the corresponding input registers 2 ,, connected to the inputs of the corresponding decoders 3j, output buses i, which are connected to the analysis unit 5, groups of information outputs 6 and group of control outputs 7 of which connected to the control units 8, the output buses 9, ..., 9 9 of which are connected to the control inputs of the element groups and 10, - 10 ,, ..., 10. whose outputs are connected to the corresponding OR OR I elements of the groups, the outputs of which are connected to the corresponding information inputs Result registers 12, Outputs 13 and 13 registers are connected to a switch 1A, whose output buses are informational outputs of the device, bus 16 Initial blanking, bus 17 Array rails and bus 18 Poll.
Блок анализа(фиг. 2)содержит поразр дные узлы I9-,- 19 анализа, узлы 20.- 20 преобразовани кодов элемент И-НЕ. 21 и элемент И 22.- узлах преобразовани кодов .The analysis block (Fig. 2) contains the bitwise I9 -, - 19 analysis nodes, the 20. 20. 20 conversion codes, the AND-NOT element. 21 and element 22.-node code conversion.
Поразр дный узел анализа(фиг. 3) содержит элементы НЕ 23 , . многовходовый элемент ИЛИ 24 и элементы И 25.The bit analysis node (Fig. 3) contains the HE elements 23,. multi-input element OR 24 and elements AND 25.
. Узел формировани сигналов переписи (фиг. 4)содержите групп элементов И 26,,- 26,.,.. г элементов в каждой и п элементов. The census signal generation unit (Fig. 4) contains groups of elements And 26, - 26,., .. r elements in each and n elements
ИЛИ 27 - 27. .OR 27 - 27..
Коммутатор(фиг. 5)содержит.регистр 28, соединенный с дешифраторо 29, выходные сигналы которого подключены к элементам И 30f|.The switch (Fig. 5) contains a register 28 connected to the decoder 29, the output signals of which are connected to the elements And 30f |.
Устройство работает следующим образом.The device works as follows.
Формирование упор доченной последовательности чисел из исходных основано на преобразований q помой1ью дешифраторов двоичных кодов чисел в распределительные, а затем сравнение одноименных выходов дешифраторов .The formation of an ordered sequence of numbers from the original ones is based on the transformations of q washing of the decoders of binary codes of numbers to distribution codes, and then comparing the like outputs of the decoders.
Пусть имеютс четыре числа а 101.aj-l10, ,, , размещенные в соответствующих регистрах. Требуетс преобразовать-эту последовательность в упор доченную убываюЩУКЭти числа преобразуютс дешифраторами , выходные .сигналы которых nor казаны в табл. 1. Let there be four numbers a 101.aj-l10 ,, ,, located in the respective registers. It is required to transform this sequence into ordered descending numbers. These numbers are converted by decoders, the output signals of which are not shown in Table. one.
В табл. 1 Q,- OT - сигналы логической суммы, а .- сигналы схем анализа.In tab. 1 Q, - OT - signals of the logical sum, and .- signals of the analysis circuits.
ТаблицаTable
а 010О 100 00 О qand 010О 100 00 О q
QI .. 7QI .. 7
Из табл. 1 следует, что наименьшее число Находитс в третьем регистре, очередное число в четвертом, далее в первом и наконец во втором. Таким образом, упор доченна последовательность чисел следующа : aj, а, а,,From tab. 1 it follows that the smallest number is in the third register, the next number in the fourth, then in the first, and finally in the second. Thus, the ordered sequence of numbers is as follows: aj, a, a, a,
Отсюда, в первом выходном регист- ре результата должно быть размещено . число, наход щеес в третьемвходном, во втором - число из четвертого входного регистра, в третьем - из второго и в четвертом - из первого входного регистра.From here, in the first output register of the result should be placed. the number in the third input, in the second - the number from the fourth input register, in the third - from the second and in the fourth - from the first input register.
Указанием о том, какое первое наименьшее число, вл етс крайн лева едингца в колонке табл. 1.The indication of what is the first smallest number is the extreme left of the commander in the table. one.
Дл данного примера - это сигнал Q-, далее -Q2 , Информаци о номере входного регистра, где находитс экстремальное число, содержитс в индексе сигнала о, (соответственноFor this example, this is the signal Q-, further -Q2. Information about the number of the input register where the extreme number is located is contained in the index of the signal o, (respectively
.. - т -I . ,.. г .Я1Ч4 Ч1Чг2Гак1 1 образом, если код сигналов Q Qyпреобразовать так, чтобы в нем была однаединица, определ юща иомсгр поразр дного узла анализа, то посредством сигналов |,-с(, данного узла можно передать наименьшее число в соответствующий регистр результата... - t -I. , ..HI1CH4 CH1CHG2Gak1 1 way, if the code of Q Qy signals is transformed so that it has a single unit that determines the volume of the random analysis node, then with the signals |, -c (of this node you can transfer the smallest number to the corresponding result register .
Итак, дл первого выходного регистра двоичный код 1100110 преобразуетс в код 1000000, а дл второго выходного регистра из кода 0100110 в код 0100110, /Далее, дл третьего выходного регистра из лсода 0000110 в код 0000100 и дл четвертого будет код 0000010.So, for the first output register, the binary code 1100110 is converted to code 1000000, and for the second output register from code 0100110 to code 0100110, / Next, for the third output register from code 0000110 to code 0000100 and for the fourth, code 0000010.
Преобразовани кодов дл выходных регистров с помощью узлЬв преобразовани кодов блока 5 анализа(фиг.2I осуществл ют следующим образом.The code conversions for the output registers are using the code conversion nodes of the analysis block 5 (Fig. 2I) as follows.
Предварительно посредством поразр дных узлов анализа(фиг. 3)формируютс выходные сигналы - спомощью элементов И сигналы , с помощью элемента ИЛИ 24. Блок анализа 5(фиг. 2)содержит И узлов преобразовани . В первом узле преобразовани , состо щем -из m элементов И-ИЕ, формируетс на выходах 6 -6 | двоичный код сигналов логических сумм Q.Preliminarily, output signals are formed by bit analysis nodes (Fig. 3) - by means of the elements AND signals, by means of the element OR 24. Analysis unit 5 (Fig. 2) contains AND conversion units. In the first transform node, consisting of -from m I-IE elements, is formed at the outputs 6-6 | binary code of logical-sum Q signals.
Сигнал логической суммы с выхода 19 закрывает по первым инверсным входам все элементы Й-НЕ 2Ц- in Таким образом, на информационных . выходах первой группы формируетс двоичный инверсный код 0111111. Эти же сигналы и соответствующие им сигналы Q.,-Q-, воздействуют на входах элементов И 22 второго узла преобразовани . На выхрдах элементов И ,2 формируетс двоичный пр мой код 0100110.The signal of the logical sum from the output 19 closes all elements of N-NOT 2C in the first inverse inputs. Thus, on the information ones. In the outputs of the first group, a binary inverse code 0111111 is formed. The same signals and the corresponding signals Q., - Q-, act on the inputs of the And 22 elements of the second transform node. At the outputs of the And, 2 elements, a binary direct code 0100110 is formed.
Таким образом, узлы преобразовани формируют коды, в которых номер позиции, где находитс нулевое значение сигнала, соответствует номеру поразр дного узла 19 анализа определ ющее значение очередного экстремального числа.Thus, the transformation nodes form codes in which the position number where the signal has a zero value corresponds to the number of the bit analysis node 19 determining the value of the next extreme number.
В четырех узлах преобразовани формируютс двоичные коды: 0111111, 1011111, 1111011, 1111101. Это означает , что информаци о месте разме ,щени минимального числа дл первого выходного регистра I2(фиг. 1)находитс в первой поразр дном узле 19 анализа У)ИГ. 2), дл второго - во втором узле (192), Д- третьего - вBinary codes are formed in four transformation nodes: 0111111, 1011111, 1111011, 1111101. This means that the information on the size space, minimum number for the first output register I2 (Fig. 1) is in the first bit-sized node 19 of the analysis I) of the IG. 2), for the second - in the second node (192), D - the third - in
п том U9;) И ДЛЯ чствертого выходного регистра в шестом поразр дном узле 19(j анализа.Vol. U9;) AND FOR the hardened output register in the sixth bit bit node 19 (j analysis.
Эти сигналы в качестве информациOHH6IX подаютс в соответствующие узлы 8j,управлени , которые на основе управл ющих сигналов -«v (табл. Побеспечивают формирование управл ющего сигнала на выходе 9.)э узла 8, например дл первого регистра . По этому сигналу число из регистра 2 передаетс в выходной регистрThese signals as the OHH6IX information are sent to the corresponding nodes 8j, controls, which are based on the control signals - "v (tab. They allow the formation of a control signal at output 9.) of the node 8, for example for the first register. On this signal, the number from register 2 is transferred to the output register
42,.42 ,.
Аналогичным образом обеспечиваетс передача чисел из остальных входных регистров 2 в выходные 122- 2Similarly, the transfer of numbers from the remaining input registers 2 to the weekend 122-2 is provided.
Таким образом, за счет преобразовани двоичного кода сигналов логических сумм поразр дных узлов анализа обеспечиваетс определени1е места размещени чисел дл получени упор доченного массива и формирование На этой основе управл ющих сигналов дл реализации исходных. чисел в регистрах результата.Thus, by converting the binary code of the logical sum signals of the bit analysis nodes, the location of the numbers is determined to obtain an ordered array and the control signals are generated on this basis to realize the initial ones. numbers in result registers.
С помощью коммутатора 14 обеспечиваетс по сигналу Опрос, поступающему по шину 18, выдача указанного размера выходного массива на информационные выходы 15 устройства.Using the switch 14, a Polling signal is sent via bus 18 to provide the specified size of the output array to the information outputs 15 of the device.
Пусть необходимо из массива четы .рех чисел на выход устройства выдать два числа. Довичный код этого числа поступает в регистр 28(фиг. 5). Let it be necessary to output two numbers from the array of four numbers to the output of the device. The code of this number goes to register 28 (Fig. 5).
Разр дность pefHCTpa определ етс максимальным размером исходного массива чисел h и выбираетс по выражению :/ . The pefHCTpa size is determined by the maximum size of the initial array of numbers h and is chosen by the expression: /.
- /- /
в дещифраторе 29 будет возбужден второй выход, разрешающий работу элементов И 30 и 30л. По сигналу Опрос, поступающему по шине 18, выходные сигналы регистров 12, 12 по шинам 13, 132через Элементы И 30 и 30 поступ т на выходные шины 13, 132 устройства.In the interpreter 29 will be excited the second output, allowing the operation of the elements And 30 and 30 liters. According to the Polling signal received via bus 18, the output signals of the registers 12, 12 through the buses 13, 132 through the elements And 30 and 30 are sent to the output buses 13, 132 of the device.
С помощью предложенного устройства можно формировать упор доченную возрастающую последовательность чисел. При этом исходные числа в регистры 2 - 2,принимаютс в обратном коде. Выходна последовательность будет также в обратном коде.Using the proposed device, it is possible to form an ordered increasing sequence of numbers. In this case, the initial numbers in registers 2 - 2 are taken in the reverse code. The output sequence will also be in the reverse code.
Устройство работает следующим обрадом.The device works as follows.
Вначале по шине 16 Начальное гашение поступает сигнал, по которому входные регистры 2 и выходны 11I регистры 2 устанавливаютс .в нулевые состо ни . Затем iio входным шинам 1, - 1 принимаютс в регистры 2 исходные числа. Если нужно нолучить убывающую последовательность , то числа поступают в пр мом коде, ес;п1 возрастающую - обратн Одновременно по шине 17 Размер массива в регистр 28 принимаетс двоичный код требуемого массива. . В дальнейшем в каждом узле преобразовани - кодов(фиг.2)формируютс двоичные коды так, что номер.позици размещени нулевого значени сигнала определ ет номер поразр дного узла 19 анализа, выходные сигналы которого используютс дл передачи экстремального числа из соответствующего входного регистра 2 в выходной регистр 12. Формирование выходных сигналов в. регистрах 12 определ етс временем задержки в формировании информационных сигналов Поэтому сигнал Опрос по шине 18 поступает по окончании передачи чисел в выходные регистры. Размер сформированной последоиател1 ности определ етс двоичным кодом и Размер массива, по которому в дс1лифраторе 29(фиг. 5)возбуждаетс ташина , номер которой соответствует размеру заданного выходного массива В соответствии с зтим на выходах устройства 15„устанавливаетс заданный выходной массив данных Из анализа структурной схемы и принципов функционировани известно го устройства врем формировани вы ходной упор доченной последовательности данных определ етс периодом сл довани импульсов генератора блока уп равлени и размером выходного массива Период следовани импульсов хара теризует врем одного цикла работы устройства и зависит от времени задерж ; при выборе экстремального числа. Дл формировани массива размеро /в чисел(ч.п1 врем работы устройств составл ет Т tj,t|., где период следовани импульсов генератора бло ка управлени . . Минимальный период следовани импульсов равен Чи и1и- и „ли Г2 А «Н где , f, - времена -задерж-ек в элементах ИЛИ, И . и триггерах входных регистров соответственно ; R Ьд -- врем работы дешиф-. ратора, которое можно прин ть равным aн нES( рем анализа блоком анализа, максимальное врем задержки которого определ етс последн 1м (m-ым)поразр дным узлом анализа. ...Если прин ть, что .,, 2 %-t33, то VltV M u H V ПЗ. В предлагаемом устройстве врем выбора заданного массива определ етс от момента подачи/исходных чисел во входные регистры до момента подачи сигнала Опрос. Это врем определ етс временем задержки в устройстве и определ етс как . « :t«H HE u J.-He и и-НЕ/ врем работы . блока анализа; - врем задержки в элементе И-НЕ; упр ч-не врем задержки в блоке управлени . Если прин ть, что t.ng 2Г + Т, то .c.2T.T.,(V,.2in}x j(n-i):4c; n+u; . (i) Выигрыш в быстродействии опрёде лим по выражению Т..-Т, , (3) Подставл в выражение(3(выражени (1)и(2), получим 17air-(4rn-i:12f) W Л.. .100% . .lZili ±12),oo, причем C|4.hОпределим при Каких соотношени х величин ( и h обеспечиваетс выигрьш1 в быстродействии. Очевидно, что выигрыш в быстро- . действии будет всегда, когда V((.0.. Отсюда, преобразу выражение(4 ), ПОЛУЧИМ .. iZ5..ll2):.,. т.е. 17с, -(4п + 12)0. . или 4h + 2 T причем Я , Из выражени (5)видно, что выигрьш в быстродействии обеспечиваетс дл h при л 2, Определим ,при каком состо нии , и п достигаетс вьшгрьпп в быстродействии . Пусть п « 2, тогда из выражени (5) следует, что 8 + 12 20 17 17 т.е. при п 2, q, должно быть равно 2 Если п 3, то 24 Я,-77- т.е. ,3. Из приведенных расчетов следует. что выигрьш в быстродействии достигаетс при П7 2 дл любых значений , причем t,n . Дл случа , когда an, в табл. 2 приведены величины W при различных значени х Таблица2 16 32 64 4 58 67 72 Из табл. 2 видно, что преобразовани массивов данных большого размера применение предлагаемого устройства более предпочтительно, чем известного . Прн этом наибольший выигрыш в быстродействии достигаетс при получении выходного упор доченного массива такого же размера, как и исходный,First, the bus 16 Initial blanking receives a signal by which the input registers 2 and output 11I registers 2 are set to zero states. Then, iio's input buses 1, -1 are assigned to registers 2 original numbers. If you need to get a descending sequence, then the numbers come in the direct code, ec; n1 increasing - inversely. At the same time, on the bus 17 Array size in register 28 is received the binary code of the required array. . Subsequently, binary codes are generated at each conversion node code (FIG. 2) so that the number position of the zero value of the signal determines the number of the bit analysis node 19, whose output signals are used to transfer the extreme number from the corresponding input register 2 to the output Register 12. Formation of output signals in. Registers 12 are determined by the delay time in the formation of information signals. Therefore, the Poll signal on bus 18 arrives at the end of the transfer of numbers to the output registers. The size of the generated sequence is determined by the binary code and the size of the array, according to which a machine is excited in ds1lifrater 29 (Fig. 5), the number of which corresponds to the size of the specified output array. In accordance with this output, the specified output array is set at the outputs of the device 15. and the principles of operation of the known device, the time of formation of the output ordered data sequence is determined by the sequence of pulses of the generator of the control unit and the size th output pulse repetition array hara ized time period of one cycle of operation of the device depends on the delayed time; when choosing an extreme number. To form an array of size / in numbers (part 1, the operation time of the devices is T tj, t |., Where the pulse repetition period of the control unit. The minimum pulse repetition period is equal to f, are the delayed-ek times in the OR, AND elements, and input register triggers, respectively; RDc is the time of operation of the decryption device, which can be taken equal to ANES (analysis parity by the analysis unit, the maximum delay time of which is determined the last 1 m (m-th) bit analysis node. ... If we accept that. ,, 2% -t33, then VltV M u HV PZ. In the proposed device, the selection time of a given array is determined from the time of supply / source numbers to the input registers until the signal is sent Polling. This time is determined by the delay time in the device and is defined as.: T H H HE u J.-He and -NOT / time of the analysis unit; - delay time in the NAND element; hp-not delay time in the control unit. If you accept that t.ng is 2Г + T, then .c.2T.T., ( V, .2in} xj (ni): 4c; n + u; . (i) The gain in speed is determined by the expression T ..- T,, (3) Substituting in the expression (3 (expressions (1) and (2), we get 17air- (4rn-i: 12f) W L ... 100% .lZili ± 12), oo, moreover, C | 4.h. Let us determine at what ratios of quantities (and h it is ensured gains in speed. Obviously, the gain in fast-action will always be when V ((. 0 Hence, transform the expression (4), GET .. iZ5..ll2):.,. I.e. 17c, - (4p + 12) 0. .or or 4h + 2 T and I, From the expression (5) you can see that the gain in speed is ensured for h with l 2, Determine in what condition, and n, the speed is reached in speed. l n "2, then from expression (5) it follows that 8 + 12 20 17 17, that is, with n 2, q, must be equal to 2 If n 3, then 24 I, -77-, i.e., 3. From the above calculations it follows that the gain in speed is achieved at A7 2 for any values, with t, n. For the case when an, table 2 shows the values of W for various values of Table2 16 32 64 4 58 67 72 From Table 2 shows that the transformation of large data arrays using the proposed device is more preferable than the known one. This highest performance gain is achieved by obtaining an output ordered array of the same size as the original,
Jt JJt j
рШ;ps;
- -
«s"S
« .".
e V.e V.
JJ
JlrJlr
JiJi
a T a T
ШSh
22
..
..
-.r-.r
.4.four
4s 7|4s 7 |
. , . . ,
IIII
г5,g5,
л.l
4fr4fr
4 «м 4 "m
Ъ.П1 7/,л.KP1 7 /, l.
«f/HS"F / HS
2Sn-t2Sn-t
7 i 3 rj Г - in П Г i7 i 3 rj Г - in ПГ Г i
J и LJ J LJ and LJ J L
ДD
((
..
п-иpi
tnJtnJ
Фиг.3 «а U- -КЗ «««Figure 3 "a U- -KZ" ""
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833575267A SU1109738A1 (en) | 1983-04-08 | 1983-04-08 | Device for selecting ordered sequence of data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833575267A SU1109738A1 (en) | 1983-04-08 | 1983-04-08 | Device for selecting ordered sequence of data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1109738A1 true SU1109738A1 (en) | 1984-08-23 |
Family
ID=21057676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833575267A SU1109738A1 (en) | 1983-04-08 | 1983-04-08 | Device for selecting ordered sequence of data |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1109738A1 (en) |
-
1983
- 1983-04-08 SU SU833575267A patent/SU1109738A1/en active
Non-Patent Citations (1)
| Title |
|---|
| I. Авторское свидетельство СССР № 903864, кл. G 06 F 7/06, 1979. 2. Авторское свидетельство СССР по за вке N 3479494/24, кл. G 06 F 7/06, 1982 (прототип). 3. Алексеенко А.Г., Шагурин И.И. МикрЬсхемотехника. М., Радио и и св зь, 1982, С.416. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4498174A (en) | Parallel cyclic redundancy checking circuit | |
| US3810082A (en) | Circuit arrangement for forming a time sequence of signals | |
| JPS6189721A (en) | Combination logic generating circuit | |
| SU1109738A1 (en) | Device for selecting ordered sequence of data | |
| US3449555A (en) | Parallel binary to binary coded decimal and binary coded decimal to binary converter utilizing cascaded logic blocks | |
| US3188453A (en) | Modular carry generating circuits | |
| US2969533A (en) | Coding methods and apparatus | |
| US3277462A (en) | Parallel-parallel encoding system | |
| US3512150A (en) | Linear systematic code encoding and detecting devices | |
| US20050146455A1 (en) | Analog-to-digital converter and method of generating an intermediate code for an analog-to-digital converter | |
| US3644924A (en) | Analog-to-digital converter | |
| SU1624476A1 (en) | Computer system exchange direction selector | |
| SU1171779A1 (en) | Device for determining extreme number from n numbers | |
| SU1128251A1 (en) | Device for comparing binary numbers | |
| SU817705A1 (en) | Multiplying device | |
| SU1725215A1 (en) | Device for sorting numbers | |
| US3679883A (en) | Full adder | |
| SU920736A2 (en) | Combination scanning device | |
| SU1218379A1 (en) | Device for selecting extremum number of n,m-bit binary numbers | |
| SU1330630A1 (en) | Device for comparing two frequencies | |
| SU1229954A1 (en) | Method and apparatus for servo analog-to-digital conversion | |
| SU1365076A1 (en) | Number-sorting device | |
| RU1795455C (en) | Device for counting non-zero bits in binary number | |
| SU1383334A1 (en) | Device for selecting extreme number from n m-bit numbers | |
| SU1762304A1 (en) | Device for extreme number determination |