SU1104513A1 - Device for solving differential equations - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФ- . ФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащее блок управлени , N решающих блоков исходного шага и суперпозиции и первую группу из N коммутаторов управл ющих сигналов, каждый решающий блок исходного шага и суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр, коэффициента , сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, шесть групп элементов И, три группы элементов ИЛИ, регистр адреса, узел пам ти, элемент ИЛИ, элемент НЕ, два элемента И, причем первый выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции соединен с входом синхронизации регистра коэффициента решающего блока исходного шага и суперпозиции, второй выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозициисо счетным входом счетчика команд решающего блока исходного шага и суперпозиции, третий выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации р.егистра адреса решающего блока исходного шага и суперпозиции, четвертый выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с управл ющими входами ключей первой группы решающего блока исходного шага и суперпозиции, п тый выход первой группы выходов распредели9 тел  импульсов решающего блока исходного шага и суперпозиций - с первыми входами элементов И первой группы решающего блока исходного шага и суперпозиции , шестой выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с первыми входами элементов И второй группы решающего блока исходного шага и суперпозиции, седьмой выход первой группы выходов распределител  импульсов решающего блока исходСЛ ного шага и суперпозиции - с управл ющими входами ключей второй группы решающего блока исходного шага и 00 суперпозиции, восьмой выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра команд решающего блока исходного шага и суперпозиции, дев тый выход первой группы выходов распределител  импульсов решающего блока исходного шаг-а и суперпозиции с входом синхронизации регистра результата итерации решающего блока исDEVICE FOR SOLVING THE DIF-. FERENTIAL EQUATIONS, containing a control block, N decisive blocks of the initial step and superposition and the first group of N control signal switches, each decisive block of the initial step and superposition contains an iteration result register, pulse distributor, left point register, command decoder, register, coefficient, coefficient, adder, command register, command counter, right point register, two groups of keys, six AND groups, three OR groups, address register, memory node, OR element, NOT element, two AND elements, The first output of the first group of outputs of the pulse distributor of the decision block of the initial step and superposition is connected to the synchronization input of the register of the coefficient of the decision block of the initial step and superposition; , the third output of the first group of outputs of the pulse distributor of the decision block of the initial step and superposition - with the synchronization input address of the address block of the initial step and superposition, the fourth output of the first group of outputs of the pulse distributor of the initial step and superposition — with the control inputs of the keys of the first group of the initial step and superposition decisive block, the fifth output of the first group of outputs block of the initial step and superposition - with the first inputs of the elements And the first group of the decision block of the initial step and superposition, the sixth output of the first group of outputs of the pulse distributor p The initial block and superposition block - with the first inputs of the elements of the second group of the block of the initial step and superposition, the seventh output of the first group of outputs of the pulse distributor of the fundamental block and superposition - with the control inputs of the keys of the second group of the crucial block of the initial step and 00 , the eighth output of the first group of outputs of the pulse distributor of the decision block of the initial step and superposition - with the synchronization input of the register of commands of the decision block of the initial step and super itsii, ninth output of the first group of outputs pulse distributor decisive step-source unit as superposition and to an input of the synchronization result iteration register unit uc decisive

Description

ходкого шага и суперпозиции, дес тый выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра левой точки решающего блока исходного шага и суперпозиции, одиннадцатый выход первой группы выходов р..спределител  импульсов решающего блока исходного шага и суперпозиции - с управл ющим входом сумматора решающего блока исходного шага и суперпозиции, двенадцатый выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра правой точки решанмцего блока исходного шага и суперпозиции, перва  группа входов распределител  импульсов решающего блока исходного шага .и суперпозиции соединена с выходами дешифратора команд решающего блока исходного шага и суперпозиции, входы которого соединены с информационными выходами регистра команд решающего блока исходного шага и суперпозиции, выходы ключей второй группы решающего блока исходного шага и суперпозиции соединены с информационными входами регистра коэффициента, регистра команд, регистра правой точки, первой группой информационных входов регистра результата.итерации и регистра левой точки решающего блока исходного шага и суперпозиции, выходы счетчика команд решающего блока исходного шага и суперпозиции соединены с информационными входами регистра адреса решающего блока исходного шага и суперпозиции, выходы регистра правой точки решающего блока исходного шага и суперпозиции соединены с входами первого слагаемого сумматора решающего блока исходного шага и суперпозиции, входы второго слагаемого которого соединены с выходами регистра левой точки решающего блока исходного шага и суперпозиции, выходы сумматора решающего блока исходного шага и суперпозиции.соединены с второй группой информационных входов регистра результата итерации решающего блока исходного шага и :Супер- позиции, перва  группа выходов которого соединена с второй группой информационных входов регистралевой точки решающего блока исходного шага и суперпозиции, выходы регистра коэффициента решающего блока исходногоstep and superposition, the tenth output of the first group of outputs of the pulse distributor of the initial step and superposition — with the synchronization input of the left point of the decision block of the initial step and superposition, the eleventh output of the first group of outputs of the decision distributor’s block of the initial step and superposition - with control input of the decisive block of the initial step and superposition, the twelfth output of the first group of outputs of the pulse distributor of the decisive block of the initial step and superposition - with the synchronization input of the register of the right point of the decisive block of the initial step and superposition, the first group of inputs of the pulse distributor of the decisive block of the initial step. and superposition, the outputs of the keys of the second group of the decision block of the original step and superposition are connected to the information inputs of the coefficient register, register commands, right point register, the first group of information inputs of the result register iteration and the left point register of the decision block of the initial step and superposition, the outputs of the counter of the command block of the initial step and superposition are connected to the information inputs of the address register of the decision block of the original step and superposition the points of the decisive block of the initial step and the superposition are connected to the inputs of the first term of the adder of the decisive block of the original step and superposition, the inputs of the second term connected to the outputs of the left point register of the decision block of the initial step and superposition, the outputs of the adder of the decision block of the initial step and superposition. connected to the second group of information inputs of the register of the result of iteration of the decision block of the initial step and: information inputs of the register point of the decision block of the initial step and superposition, outputs of the register of the decision block of the source

шага и суперпозиции соединены с вто рыми входами элементов И первой груп пы решающего блока исходного шага и судерпозиции, втора  группа выходов регистра результата итерации решающего блока исходного шага и суперпозиции соединена с вторыми входами элементов И второй группы решающего . блока исходного шага и суперпозиции, выходы элементов И первой и второй групп решающего блока исходного шага и суперпозиции соединены соответствено с первыми и вторыми входами элементов ИЛИ первой группы решающего блока исходного шага и суперпозиции, выходы которых соединены с информационными входами ключей первой группы решающего блока исходного шага и суперпозиции, выход элемента НЕ соединен с первым входом первого элемента И решающего блока исходного шага и суперпозиции и первыми входами элементов И третьей и четвертой групп решающего блока исходного шага и суперпозиции, выход второго элемента И решающего блока исходного шага и суперпозиции соединен с первым входом элемента ИЛИ решающего блока исходного шага и суперпозиции, выходы элементов И п той группы решающего блока исходного шага и суперпозиции соединены с первыми входами элементов ИЛИ третьей группы решающего блока исходного шага.и суперпозиции , информационные входы ключей второй группы решающего блока исходного щага и суперпозиции соединены с информационными выходами узла пам ти рещакнцего блока исходного шага и суперпозиции, выходы ключей первой группы решающего блока исходного шага и суперпозиции соединены с вторыми входами элементов И третьей группы решающего блока исходного шага и суперпозиции, выходы которых соединены с вторьми входами элементов ИЛИ второй группы решающего блока исходного шага и суперпозиции, выходы регистра адреса решающего блока исходного шага и суперпозиции соединены с вторыми входами элементов и четвертой группы решающего блока исходного шага и суперпозиции, выходы кото рых соединены с вторыми входами элейентов ИЛИ третьей группы решающего блока исходного шага и суперпозиции, первый выход второй группы выходов распределител  импульсов решаюшего блока исходного шага и суперпозицииthe pitch and superposition are connected to the second inputs of the elements And the first group of the decision block of the initial step and superposition; block of initial step and superposition, outputs of elements of the first and second groups of a decisive block of initial step and superposition are connected respectively to the first and second inputs of the OR elements of the first group of a decisive block of the initial step and superposition, the outputs of which are connected to information inputs of keys of the first group of a crucial block of the initial step and superposition, the output of the element is NOT connected to the first input of the first element And the decision block of the original step and superposition and the first inputs of the elements AND of the third and fourth groups p The initial step and superposition block, the output of the second element AND the decision block of the initial step and superposition are connected to the first input of the OR element, the initial block and superposition element, the outputs of the And fifth elements of the initial step and superposition group are connected to the first inputs of the third group elements the decisive block of the initial pitch. and superposition, the information inputs of the keys of the second group of the decisive block of the initial schag and superposition are connected to the information outputs of the memory node of the initial step and superposition, the key outputs of the first group of the decision block of the initial step and superposition are connected to the second inputs of the AND elements of the third group of the decision block of the initial step and superposition, the outputs of which are connected to the second inputs of the OR elements of the second group of the decision block of the original step and superposition, register outputs addresses of the decision block of the initial step and superposition are connected to the second inputs of the elements and the fourth group of the decision block of the original step and superposition, the outputs of which are connected to the second bubbled third OR input group eleyentov initial decisive steps superposition unit and the first output of the second output pulse distributor group of the starting step and the superposition unit makes the difference

соединен с вторым входом пер-зого элемента И решающего блока исходного шага и суперпозиции, второй выход второй группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции соединен с входом чтени  узла пам ти решающего блока исходного шага и суперпозиции, выход первого элементам решающего блока исходного шага и суперпозиции соединен с вторьм входом элемента ИЛИ решающего блока исходного шага и суперпозиции , выходы элементов ИЛИ второй и третьей групп решающего блока исходного шага и суперпозиции соединены соответственно с информационными и адресными входами узла пам ти решающего блока исходного шага и суперпозиции , выходы элементов И шестой группы соединены с первыми входами элементов ИЛИ второй группы, коммутатор управл ющих сигналов содержит регистр вывода, группу выходных ключей, четыре элемента И, группу входных ключей, регистр ввода, два дешифратора адреса , выходы первого - четвертого элементов И коммутатора управл ющих сигналов соединены соответственно с входом синхронизации регистра вывода, управл ю1цими входами входных ключей, входом синхронизации регистра ввода и управл ющими входами выходных ключей коммутатора управл ющих сигналов, выходы регистра ввода коммутатора управл ющих сигналов соединены с информационными входами входных ключей группы ко1 мутатора управл ющих сигналов, выход первого дешифратора адреса коммутатора управл ющих сигналов соединен с первыми входами третьего и четвертого элементов И коммутатора управл ющих сигналов, выходы регистра вывода коммутатора управл ющих сигналов подключены к информационным входам выходных ключей группы коммутатора управл ющих сигналов , выход второго дешифратора адреса коммутатора управл ющих сигналов соединен с первьми входами первого и второго элементов И коммутатора управл ющих сигналов, выходы выходных ключей группы, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управл ющих сигналов первой группы соединены соответственно с информационными входамconnected to the second input of the first element And the decision block of the initial step and superposition, the second output of the second group of outputs of the pulse distributor of the decision block of the initial step and superposition is connected to the read input of the memory node of the decision block of the initial step and superposition, output of the first elements of the decision block of the initial step and superposition is connected to the second input of the OR element of the decisive block of the initial step and superposition, the outputs of the OR elements of the second and third groups of the decisive block of the initial step and the superposition of the junction Here, respectively, with the information and address inputs of the memory node of the decisive block of the initial step and superposition, the outputs of the elements of the sixth group are connected to the first inputs of the OR elements of the second group, the control switchboard contains the output register, the group of output keys, four AND elements, the group of input keys , the input register, two address decoders, the outputs of the first to fourth elements AND of the control signal switch are connected respectively to the synchronization input of the output register, the control inputs of the input x keys, input register input synchronization input and control inputs of control switch output keys, control switch input register input outputs are connected to information inputs of control switch commutator group input keys, the output of the first control address address decoder is connected to the first inputs the third and fourth elements And the switch control signals, the outputs of the register of the output switch control signals are connected to the information inputs of the output The control switch group keys, the output of the second address address address decoder of the control signals switch is connected to the first inputs of the first and second control signal switch AND outputs, the output switches of the group, information inputs of the input register, the inputs of the first address decoder, the second input of the fourth And element, the second input of the third element And the output of the first element And of each switch control signals of the first group are connected respectively to the information inputs

ключей второй группы, выходами ключей первой группы, выходами регистра адреса , третьим выходом второй группы выходов распределител  импульсов, четвертым выходом второй группы выходов распределител  импульсов и первым входом второй группы входов распределител  импульсов соответствующего решающего блока исходного шага и суперпозиции, отличающеес   тем, что, с целью повышени  производительности , в него введены N+1 решающих блоков половинного шага, втора  группа из N+1 коммутаторов управл ющих сигналов, N блоков подготовки суперпозиции, треть  группа из N коммутаторов управл ющих сигналов, два блока местного управлени  и коммутатор данных, который содержит N узлов коммутации, причем решающий . блок половинного шага содержит регистр результата итерации, распределитель импульсов, регистр коэффициента, сумматор , регистр команд, регистр левой точки, дешифратор команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел пам ти, причем в каждом решающем блоке половинного шага первый выход первой группы выходов распределител  импульсов соединен с входом синхронизации регистра коэффициента решающего блока половинного шага, второй выход первой группы выходов распределител  импульсов решающего блока половинного шага - со счетным входом счетчика команд решающего блока половинного шага, третий выход первой группы выходов распределител  импульсов решающего блока половинного шага с входом синхронизации регистра адреса решающего блока половинного шага, четвертый выход первой группы выходов распределител  импульсов решающего блока половинного шага-с управл ющи- . ми входами ключей первой группы решающего блока половинного шага, п тый выход первой группы выходов распределител  импульсов решающего блока половинного шага - с первыми входами элементов И первой группы решающего блока половинного шага, шестой выход первой группы выходов распределител  импульсов решающего блока половинного ша а - с первьми входами элементов И второй группы решающего блока половинного шага, седьмой выход первой группы выходов распределител  импульсовthe keys of the second group, the outputs of the keys of the first group, the outputs of the address register, the third output of the second group of outputs of the pulse distributor, the fourth output of the second group of outputs of the pulse distributor and the first input of the second group of inputs of the pulse distributor of the corresponding decision block of the initial step and superposition, characterized in that in order to improve performance, N + 1 half step step blocks were introduced into it, the second group of N + 1 control signal switches, N blocks of superposition preparation , a third group of N control signal switches, two local control blocks, and a data switch that contains N switching nodes, and a decisive one. half step block contains iteration result register, pulse distributor, coefficient register, adder, command register, left point register, command decoder, command counter, right point register, two groups of keys, two groups of AND elements, a group of OR elements, address register, node memory, in each half step decision block the first output of the first group of outputs of the pulse distributor is connected to the synchronization input of the register of the coefficient of the half step block, the second output of the first group of outputs half step decider limit pulses - with counting input of half step step command counter, third output of first half output step distributor pulses with half step step address register register synchronization input, fourth output of half step step distributor output pulses with control-. the inputs of the keys of the first group of the decision block of half step, the fifth output of the first group of outputs of the pulse distributor of the decision block of half steps with the first inputs of the elements And the first group of the decision block of half steps, the sixth output of the first group of outputs of the distributor of pulses of the decision block half step with the first the inputs of the elements And the second group of the decision block half step, the seventh output of the first group of outputs of the pulse distributor

решающего блока половинного шага с управл ющими входами ключей второй группы решающего блока половинногошага , восьмой выход первой группы вы ходов распределител  импульсов решающего блока половинного шага - с вхо дом синхронизации регистра команд решающего блока половинного шага, дев тый выход первой группы выходов распределител  импульсов решающего блока половинного шага - с входом синхронизации регистра результата итерации решающего блока половинного шага, дес тый выход первой группы вы ходов распределител  импульсов решающего блока половинного шага - с вхо дом синхронизации регистра левой точки решающего блока половинного шага, одиннадцатый выход первой груп пы выходов распределител  импульсов решающего блока половинного шага с управл ющим входом сумматора решающего блока половинного шага, двенад цатый; выход первой группы выходов распределител  импульсов решающего блока половинного шага - с входом синхронизации регистра правой точки решающего блока половинного шага, перва  группа входов распределител  импульсов решающе.го блока половинного шага соединена с выходами дешифратора команд решающего блока половинного шага, входы которого соединены с выходами регистра команд решающего блока половинного шага, выходы ключей второй группы решающего блока половинного шага соединены с информа ционными входами регистра коэффициента , регистра команд, регистра правой точки, первыми группами информационных входов регистра результата итерации и регистра левой точки решающего блока половинного шага, выходы счетчика команд решающего блока половинного шага соединены с информационными входами регистра адреса решающего блока половинного шага, выходы регистра правой точки решающего блока половинного шага соединены с входами правого слагаемого сумматора решающего блока половинного шага, входы второго слагаемого которого соединены с информационными выходами регистра левой точки решающего блока половинного шага, выходь| сумматора решающего блока половинйого шага соединены с второй группой информационных входов регистра итерации решающего блока половинногоhalf step decision block with control inputs of keys of the second group of half step block, eighth output of the first group of pulse distributor outputs of half step step block — with input of the half step step block register of the decision block, ninth output of the half half decision block block steps - with the synchronization input of the register of the result of iteration of the decision block of the half step, the tenth output of the first group of outputs of the pulse distributor of the decisive half step block — with the input of the half point decider block left register register; the eleventh output of the first group of outputs of the half-step decision block pulse distributor with the control input of the half-step decision block, the twelfth; the output of the first group of outputs of the half step step distributor of pulses with the synchronization input of the register of the right point of the half step solving block; half step decision block, the key outputs of the second half step block group are connected to the information inputs of the coefficient register, register the command path, the right point register, the first groups of information inputs of the result register of the iteration and the left point register of the half step solving block, the outputs of the half step counter block command counter are connected to the information inputs of the half step address block address register, the outputs of the half point step right register register are connected with the inputs of the right term of the half step decision adder, the inputs of the second term of which are connected to the information outputs of the register howling point decider block half step, go out | the half-step decision block adder is connected to the second group of information inputs of the half-decision block iteration register

45134513

шага, перва  группа выходов которого соединена с второй группой информационных входов регистра левой точки решающего блока половинного шага, выходы регистра коэффициента решающего блока половинного ша.га соединены с вторыми входами элементов И первой группы решающего блока половинного шага, втора  группа выходов регистра результата итерации решающего блока половинного шага соединена с вторыми входами элементов.И второй группы решающего блока половинного шага, выходы элементов И первой и второй групп решающего блока половинного шага соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, выходы которых соединены с информационными входами ключей первой группы решающего блока половинного шага, первый выход второй группы выходов распределител  импульсов решающего блока половинного шага соединен с входом записи узла пам ти решающего блока половинного шага, второй выход второй группы выходов распределител  импульсов решающего блока половинного шага соединен с входом чтени  узла пам ти решающего блока половинного шага, информационные входы ключей второй группы решающего блока половинного шага соединены с выходами узла пам ти решающего блока половинного шага, выходы ключей первой гРУПпы решающего блока половинного шага соединены с информационными входами узла пам ти .решающего блока половинного тага, выходы регистра адреса соединены с адресными входами узла пам ти решающего блока половинного шага, решающий блок подготовки суперпозиции содержит регистр результата итерации , распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел пам ти, причем в блоке подготовки суперпозиции первьй выход первой группы выходов распределител  импульсов блока подготовки суперпозиции соединен с входом синхронизации регистра коэффициента блока подготовки суперпозиции, второй выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - со счетным входом счетчика команд блока подготовки суперпозиции, третий выход первой группы выходов распределител  импульсов блока подготовки суперпозиции с входом синхронизации регистра адреса блока подготовки суперпозиции, четвертый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с управл ющими входами ключей первой группы блока подготовки суперпозиции, п тый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с первыми входами элементов И первой группы блока подготовки суперпозиции , шестой выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с первыми входами элементов И второй группы блока подготовки суперпозиции, седьмой выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с управл ющими входами ключей второй группы блока подготовки суперпозиции, восьмой выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с входом синхронизации регистра команд блока подготовки суперпозиции, дев тый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с входом синхронизации регистра резултата итерации блока подготовки суперпозиции , дес тый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с входом синхронизации регистра левой . точки блока подготовки суперпозиции, одиннадцатый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с управл ющим входом сумматора блока подготовки суперпозиции, двенадцатый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с входом синхронизации регистра правой точки блока подготовки суперпозиции, перва  группа входов . распределител  импульсов блока подготовки суперпозиции соединена с выходами дешифратора команд блока подготовки суперпозиции, входы которого соединены с выходами регистра команд блока подготовки суперпозиции, выходы ключей второй группы блока подготовки суперпозиции соединены с информационными входами регистра коэффициента блока подготовки суперпозиции , регистра команд, регистра правой точки, первой группой информационных входов регистра результата итерации и регистра левой точки блока подготовки суперпозиции, выходы счетчика команд блока подготовки суперпозиции соединены с информационными входами регистра адреса блокаstep, the first group of outputs of which is connected to the second group of information inputs of the left point register of the decision block of half step, the outputs of the register of the coefficient of the decision block of half step ga are connected to the second inputs of elements AND of the first group of the decision block of half step, the second group of outputs of the register of result of iteration of the decision block the half step is connected to the second inputs of the elements. And the second group of the decision block of the half step, the outputs of the elements And the first and second groups of the decision block of the half aha is connected respectively to the first and second inputs of the group of elements OR whose outputs are connected to the information inputs of the keys of the first group of the half step block, the first output of the second group of outputs of the pulse distributor of the half step decider is connected to the recording input of the memory node of the half step block, the second the output of the second group of outputs of the distributor of pulses of the decision block of half step is connected to the reading input of the memory node of the decision block of half step, information inputs The keys of the second group of the half step solving unit are connected to the outputs of the memory node of the half step solving unit, the outputs of the keys of the first group of the half step solving unit are connected to the information inputs of the memory node of the half tag resolver unit, the outputs of the address register are connected to the address inputs of the memory node half step decision block, the decisive block for the preparation of the superposition contains the register of the result of the iteration, the pulse distributor, the left point register, the command decoder, the coefficient register, su mmator, command register, command counter, right point register, two groups of keys, two groups of elements AND, group of elements OR, address register, memory node, and in the superposition preparation block the first output of the first group of outputs of the pulse distributor of the superposition preparation block synchronization of the register of the superposition preparation block coefficient, the second output of the first group of outputs of the pulse distributor of the superposition preparation block - with the counting input of the counter of commands of the superposition preparation block, the third in the course of the first group of outputs of the pulse distributor of the superposition preparation block with the synchronization input of the register of the superposition preparation block; the fourth output of the first group of outputs of the pulse distributor of the superposition preparation block — with the control inputs of the keys of the first group of the superposition preparation block; the fifth output of the first group of outputs of the pulse distributor of the preparation block superpositions - with the first inputs of elements AND of the first group of the block of preparation of superposition, the sixth output of the first group of outputs of the distribution pulse module of a superposition preparation block — with the first inputs of elements II of the second group of the superposition preparation block; seventh output of the first group of outputs of the pulse distributor of the superposition preparation block — with control inputs of keys of the second group of the superposition preparation block; eighth output of the first group of superposition preparation pulses — with the synchronization input of the command register register of the superposition preparation block, the ninth output of the first group of outputs of the pulse distributor of the preparation block superposition - to the input of the synchronization register preparation unit Results iteration superposition tenth output of the first group of outputs of the distributor superposition pulse preparation unit - to the input of the left synchronizing register. points of the superposition preparation block, the eleventh output of the first group of outputs of the pulse distributor of the superposition preparation block — with the control input of the adder of the superposition preparation block, the twelfth output of the first group of outputs of the pulse distributor of the superposition preparation block — with the synchronization input of the register of the right point of the superposition preparation block, the first group of inputs. the pulse distributor of the superposition preparation block is connected to the outputs of the decoder of commands of the superposition preparation block, whose inputs are connected to the outputs of the register of the superposition preparation block commands, the outputs of the keys of the second group of the superposition preparation block are connected to the information inputs of the coefficient register of the superposition block, command register, right point register, first the group of information inputs of the register of the result of the iteration and the register of the left point of the block of preparation of the superposition, the outputs of the account The commands of the superposition preparation block are connected to the information inputs of the block address register.

подготовки суперпозиции, выходы регистра правой точки блока подготовки суперпозиции соединены с входами первого слагаемого сумматора блока подготовки суперпозиции, входы второго слагаемого которого соединеныsuperposition preparation, the outputs of the register of the right point of the superposition preparation block are connected to the inputs of the first term of the adder of the superposition preparation block, the inputs of the second term of which are connected

с выходами регистра левой точки блока подготовки суперпозиции, выходы сумматора блока подготовки суперпозиции соединены с второй группой информационных входов регистра результата итерации блока подготовки суперпозиции, перва  группа выходов которого соединена с второй группой информационных входов регистра левой точки блока подготовки суперпозиции, выходы регистра коэффициента блока подготовки суперпозиции соединены с вторыми входами элементов И первой группы блока подготовки суперпозиции, втора  группа выходов регистра результата итерации блока подготовки суперпозиции соединена с вторыми входами элементов И второй группы блока подготовки суперпозиции, выходы первой и второй групп элементов И блока под-, готовки суперпозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ группы блока подготовки суперпозиции, выходы которых соединены с информационными входами ключей первой группы блока подготовки суперпозиции, первый выход второй группы выходов распределител  импульсов блока подготовки суперпозиции соединен с входом записи узла пам ти блока подготовки суперпозиции, второй выход второй группы выходов распределител  импульсов блока подготовки суперпозиции - с входом чтени  узла пам ти блока подготовки суперпозиции , информационные входы ключей второй группы блока подготовки суперпозиции соединены с выходами узла пам ти блока подготовки суперпозиции, выходы ключей первой группы блока подготовки суперпозиции соединены с информационными входами узла пам ти блока подготовки суперпозиции, выходы регистра адреса блока подготовки суперпозиции соединены с адресными входами узла пам ти блока подготовки суперпозиции, узел коммутации коммутатора данныхсодержит дешифратор адреса, триггер, элемент И, группу информационных ключей, группу адресных ключей, управл ющий ключ, выход дешифратора адреса подключен к входу синхронизации триггера узла коммутации коммутатора данных, выход которого соединен с первым входом элемента И узла коммутации коммутатора данных , выход которого подключен к управл ющим входам информационных, адресных и управл ющего ключей узла комутации коммутатора данных, блок управлени  содержит узел пам ти, регис адреса, две группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распределитель импульсов, причем в блоке управлени  первый выход первой группы вьтходов распределител  импульсов соединен с входом синхронизации буфеного регистра блока управлени , второй выход первой группы выходов распределител  импульсов блока управлени  - со счетным входом счетчика команд блока управлени , третий выход первой группы выходов распределител  импульсов блока управлени  - с входом синхронизации регистра адреса блока управлени , четвертый выход первой группывыходов распределител  импульсов блока управлени  - с управ л ющими входами ключей первой группы блока управлени , п тый выход первой группы выходов распределител  импульсов блока управлени  - с управл юш11ми входами ключей второй группы блока управлени , шестой выход первой группы выходов распределител  импульсов блока управлени  - с входом синхронизации регистра.команд блока управлени , перва  группа входов распределител  импульсов блока управлени  соединена с выходами дешифратора команд блока управлени , входы которого соединены с выходами регистра команд блока управлени , входы ключей первой группы блока управлени  соединены с информационными выходами буферного регистра блока управлени , выходы информационных ключей второй группы блока управлени  соединены с входами регистра команд блока управлени  и буферного регистра блока управлени , выходы счетчика команд блока управлени  соединены с входами регистра адреса блока упралени  , выходы ключей первой группы блока управлени  соединены с информационными входами узла пам ти блока управлени , входы ключей второй группы блока управлени  соединены с выходами узла пам ти блока управлени , выходы регистра адреса блока управлени  соединены с адресными входами узла пам ти блока управлени , первый выход второй группы выходов распределител  импульсов блока управлени  соединен с входом записи узла пам ти блока управлени , второй выход второй группы выходов распределител  импульсов блока управлени  соединен с входом чтени  узла пам ти блока управлени , блок местного управлени  содержит узел пам ти, регистр .адреса, четыре группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распределитель импульсов , четыре элемента И, два дешифратора адреса, регистр ввода, регистр вывода ,, причем в блоке местного управлени  первый выход первой группы выходов распределител  импульсов соединен с входом синхронизации буферного регистра блока местного управлени , второй выход первой группы выходов распределител  импульсов блока местного управлени  - со счетным входом счетчика команд блока местного управлени , третий выход первой группы выходов распределител  импульсов блока местного управлени  - с входом синхронизации регистра адреса блока местного управлени , четвертый выход первой группы выходов распределител  Импульсов блока местного управлени  - с управл ющими входами ключей первой группы блока местного управлени , п - тый выход первой группы выходов распределител  импульсов блока местного управлени  - с управл ющими входами ключей второй группы блока местного управлени , шестой выход первой группы выходов распределител  импульсов блока местного управлени  - с входом синхронизации регистра команд блока местного управлени , перва  группа входов распределител  импульсов блока местного управлени  соединена с выходами дешифратора команд блока местного управлени , входы которого соединены с выходами регистра команд блока местного управлени , информационные входы к.шочей первой группы блока местного управлени  соединены с выходами буферного регистра блокаwith the outputs of the left point register of the superposition preparation block, the outputs of the adder of the superposition preparation block are connected to the second group of information inputs of the register of the iteration result of the superposition preparation block, the first group of outputs of which is connected to the second group of information inputs of the left point register register of the superposition preparation block, connected to the second inputs of elements And the first group of the block of preparation of the superposition, the second group of outputs of the register regula The iteration block of the superposition preparation block is connected to the second inputs of the elements of the second group of the superposition preparation block, the outputs of the first and second groups of elements AND the preparatory block of the superposition are connected respectively to the first and second inputs of the OR elements of the superposition preparation block, the outputs of which are connected to information inputs keys of the first group of the superposition preparation block, the first output of the second group of outputs of the pulse distributor of the superposition preparation block is connected to the input of the node record the memory of the superposition preparation unit, the second output of the second group of outputs of the pulse distributor of the superposition preparation unit — with the read input of the memory node of the superposition preparation block; of the superposition preparation are connected to the information inputs of the memory node of the superposition preparation block; the outputs of the register of the address of the superposition preparation block are connected to the data inputs of the superposition preparation block, the data switching node contains the address decoder, trigger, AND element, information key group, address key group, control key, address decoder output connected to the data switch trigger trigger synchronization input, the output of which is connected to the first input of the element And the switching node of the data switch, the output of which is connected to the control inputs of the information, address and control keys of the switch node of the data switch, block control unit contains a memory node, address registration, two groups of keys, command counter, command register, buffer register, command decoder, pulse distributor, and in the control unit the first output of the first group of inputs of the pulse distributor is connected to the synchronization input of the buffer register of the control unit, the second output the first group of outputs of the pulse distributor of the control unit — with the counting input of the command counter of the control unit; the third output of the first group of outputs of the pulse distributor of the control unit — with the input of control register address clock; the fourth output of the first output group of the pulse distributor of the control unit — with the control inputs of the keys of the first group of the control unit; the fifth output of the first group of outputs of the pulse distributor of the control unit — with the control inputs of the keys of the second group of the control unit; the group of outputs of the distributor of pulses of the control unit — with the synchronization input of the register of commands of the control unit; the first group of inputs of the distributor of pulses of the control unit; inen with the outputs of the decoder of commands of the control unit, the inputs of which are connected to the outputs of the register of commands of the control unit, the inputs of the keys of the first group of the control unit are connected to information outputs of the buffer register of the control unit, the outputs of the information keys of the second group of the control unit are connected to inputs of the register of the control unit and buffer register the control unit, the outputs of the command counter of the control unit are connected to the inputs of the control unit address register, the outputs of the keys of the first group of the control unit connected to the information inputs of the memory unit of the control unit; the key inputs of the second group of the control unit are connected to the outputs of the memory node of the control unit; the outputs of the address register of the control unit are connected to the address inputs of the memory node of the control unit; the first output of the second group of outputs of the pulse distributor of the control unit is connected to the write input of the memory unit of the control unit; the second output of the second group of outputs of the pulse distributor of the control unit is connected to the read input of the memory unit of the control unit; control unit contains a memory node, address register, four groups of keys, command counter, command register, buffer register, command decoder, pulse distributor, four AND elements, two address decoder, input register, output register, and in the local control block the first output of the first group of outputs of the pulse distributor is connected to the synchronization input of the buffer register of the local control unit, the second output of the first group of outputs of the pulse distributor of the local control unit - with the counting input of the counter command local control unit, the third output of the first group of outputs of the pulse distributor of the local control unit — with the synchronization input of the register of the local control block address; the output of the first group of outputs of the pulse distributor of the local control unit — with the control inputs of the keys of the second group of the local control unit; the sixth output of the first group the outputs of the distributor of pulses of the local control unit — with the synchronization input of the register of commands of the local control unit; the first group of inputs of the distributor of pulses of the local control unit are connected to the outputs of the decoder of commands of the local control unit whose inputs are connected to the outputs of the register of the commands of the local control unit, information inputs of the first local control unit groups are connected to the outputs of the buffer register unit

местного управлени , выходы ключей второй группы блока местного управлени  соединены с информационными входами регистра команд и буферного регистра блока местного управлени , выходы счетчика команд блока местного управлени  соединены с информационными входами регистра адреса блока местного управлени , выходы которого соединены с адресными входами узла пам ти блока местного управлени , с входами первого дешифратора адреса блока местного управлени , первый выход второй группы выходов распределител  импульсов блока местного управлени  соединен с входом записи узла пам ти блока местного управлени , второй выход второй группы выходов распределител  импульсов блока местного управлени  соединен с входом чтени  узла пам ти блока местного управлени , третий выход второй группы выходов распределител  импульсов блока местного управлени  соединен с первым входом первого элемента И блока местного управлени , четвертый выход второй группы выходов распределител  импульсов блока местного управлени  соединен с первым входом второго элемента И блока местного управлени , первый вход -второй группы входов распределител  импульсов блока местного управлени  соединен с выходом третьего элемента И блока местного управлени , информационные входы ключей третьей группы соединены с выходами регистра вывода блока местного управлени , выход первого дешифратора адреса блока местного управлени  соединен с вторыми входами первого и второго элементов И блока местного управлени , выход второго элемента И блока местного управлени  соединен с управл ющими входами ключей третьей группы блока местного управлени , выход первого элемента И блока местного управлени  соединен с входом синхронизации регистра ввода блока местного управлени , выходы регистра ввода блока местного управлени  соединены с информационными входами ключей четвертой группы блока местного управлени , управл ющие входы ключей четвертой группы блока местного управлени  соединены с выходом четвертого элемента И блока местного управлени , вы- ход третьего элемента И блока местного управлени  соединен с входом синхронизации регистра вывода блока местного управлени , выход второго дешифратора адреса блока местного управлени  соединен с первыми входами третьего и четвертого элементов И блока местного управлени , выходы ключей первой группы блока местного управлени  соединены с информационными входами узла пам ти и с информационными входами регистра ввода блока местного управлени , информационные входы ключей второй группы блока местного управлени  соединены с выходами узла пам ти и с выходами ключей третьей группы блока местного управлени , причем выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса ,второй вход четвертого элемента И второй вход третьего элемента И, выход первого элемента И каждого коммутатора управл юш 1х сигналов второй группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы , выходами регистра адреса, третьим выходом второй группы выходов распределител  импульсов, четвертым выходом второй группы выходов распределител  импульсов и с входом распределител  импульсов решающего блока половинного шага, выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса , второй вход четвертого элемента И, второй вход третьего элемента И выход первого элемента И каждого коммутатора управл ющих сигналов третьей группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределител  импульсов, четвертым вьрсодом второй группы выходов распределител  импульсов, первым входом второй группы входов распределител  импульсов блока подготовки суперпозиции , выходы ключей четвертой группы первого и второго блоков местного управлени  подключены к информационным входам ключей второй группы блока управлени , выходы ключей первой группы блока управлени  соединены с информационными входами регистров вывода первого и второго блоков местного управлени , третий и четвертый выходы второй группы выходов распределител  импульсов блока управлени  соединены с вторыми входами соответственно третьего и четвертого элементов И первого и второго блоков местного управлени , выходы первых элементов И первого и второго блоков местного управлени  соединены соответственно с первым и вторым входами второй группы входов распределител  импульсов блока управлени , выходы регистра адреса которого соединены с входами вторых дешифраторов адреса первого и второго блоков местного управлени , выходы входных ключей каждого коммутатора управл ющих сигналов первой группы подключены к ин формационным входам ключей второй группы первого блока местного управлени , выходы ключей первой группы которого соединены с информационными входами регистра вывода калодого коммутатора управл ющих сигналов первой группы,-третий и четвертый выходы второй группы выходов распределител  импульсов первого блока местного управлени  соединены с вторыми входами соответственно первого и второго эле ментов И каждого коммутатора управл  ющих сигналов первой группы, второй (Ы-И)-й входы второй группы входов распределител  импульсов первого бло ка местного управлени  соединены с выходами третьих элементов И соответствующих коммутаторов управл ющих сигналов первой группы, выходы регистра адреса первого блока местного управлени  соединены с входами второ го дешифратора адреса каждого коммутатора управл ющих сигналов первой группы, выходы входных ключей коммутатора управл ющих сигналов второй и третьей групп подключены к,информационным входам ключей второй группы второго блока местного управлени  выходы ключей первой группы которого соединены с информационными входами регистров вывода каждого коммутатора управл ющих сигналов второй и третьей групп, третий и четвертый выходы распределител  импульсов второго блока местного управлени  соеди иены с вторыми входами соответствен13 но первого и второго элементов И каждого коммутатора управл ющих сиг- налов второй и третьей групп, второй ()-й входы второй группы входов распределител  импульсов второго блока местного управлени  соединены с выходами третьих элементов И соответствукйцих коммутаторов управл ющих сигналов второй и третьей групп, выходы регистра адреса второго блока местного управлени ,соединены с входами вторых дешифраторов адреса каж- . дого коммутатора управл ющих сигналов второй и третьей групп, выходы информационных ключей, выходы адресных ключей, выход управл ющего ключа и выход триггера каладого i-ro (i 1, N) узла коммутации коммутатора данных соединены соответственно с вторыми входами элементов И шестой группы, вторыми входами элементов И п той группы, вторым входом второго элемента И, вторым входом второй группы входов распределител  импульсов, входом элемента НЕ, с первым входом второго элемента И, с первыми входами элементов И п той и шестой групп решающего блока исходного шага и суперпозиции, информационные входы информационных ключей, информационные входы адресных ключей, информационньй вход управл ющего ключа, управл ющий вход дешифратора адреса, информационный вход триггера каждого i-ro узла коммутации коммутатора данных соединены соответственно с выходами ключей первой группы, выходами регистра адреса, с первым выходом второй группы выходов распределител  импульсов , с третьим выходом второй группы выходов распределител  импульсов , с выходами ключей первой группы j N + 21 блока подготовки суперпозиции , п тый выход распределител  импульсов каждого решающего блока исходного шага и суперпозиции соединен с вторым входом второй группы входов распределител  импульсов COQT- ветствующего блока подготовки суперпозиции . 11 Изобретение относитс  к цифровой вычислительной технике, к устройства дл  обработки цифровых данных и може быть использовано дл  решени  дифференциальных уравнений в частных производных . Известны устройства дл  решени  дифференциальных уравнений, -содержа- щие решающие блоки, информационные св зи, коммутаторы, информационную шину, блок ввода-вывода, блок управлени , а каждый решающий блок содержит микропроцессор, запоминающий бло группы элементов ИЛИ lj . Недостатком этих устройств  вл ет с  ограниченна  пропускна  способнос информационной шины, котора   вл етс общей дл  всех решающих блоков и поз вол ет осуществл ть загрузку и обмен между решающими блоками последовател но, что снижает общую производительность . Наиболее близким к предлагаемому  вл етс  устройство, содержащее решающие блоки, каждый из которых через соответствующий коммутатор соеди нен двусторонними св з ми с информационной шиной, устройство управлени  соединенное двусторонними св з ми с устройством ввода-вывода и с информа ционной шиной, а каждый решающий блок содержит регистры чтени  и запи си, ключи, узел св зи, микропроцессор , соединенный двусторонними св з ми и запоминающим устройством,подключенным соответствующим входом и выходом к входу и выходу решающего блока, соединенным коммутаторами, уп равл ющие входы каждого коммутатора соединены с соответствующими выходами устройства управлени  2. Недостаток известного устройства низка  производительность, котора   вл етс  следствием того, что, с одной стороны, наличие общей управл ющей шины дл  включени  - выключени  всех микропроцессоров обеспечивает только синхронньй режим их работы, а с другой - наличие общей информационной шины, котора  св зывает между собой решающие блоки, приводит к необходимости последовательном обмене информацией между решающими блоками, в то врем  как микропроцессоры , ожида  окончани  обмена, про- стаивают. V Целью изобретени   вл етс  повышение производительности устройства. 3. 2 Поставленна  цель достигаетс  тем, что в устройство дл  решени  дифференциальных уравнений, содержащее блок управлени , N решающих блоков исходного шага и суперпозиции и первую группу из N коммутаторов управл ющих сигналов, каждый решающий блок исходного шага и суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд , регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей , шесть групп элементов И, три группы элементов ИЛИ, регистр адреса , узел пам ти, элемент ИЛИ, элемент НЕ, два элемента И, причем первьп1 выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции соединен с входом синхронизации регистра коэффициента решающего блока исходного шага и суперпозиции, второй выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции со счетным входом счетчика команд решающего блока исходного шага и суперпозиции, третий выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра адреса решающего блока исходного шага и суперпозиции, четвертый выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с управл ющими входами ключей первой группы решающего блока исходного шага и суперпозиции, п тый выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с первыми входами элементов И первой группы решающего блока исходного шага и суперпозиции , шестой выход первой группы дов распределител  импульсов решающего блока исходного шага и суперпозиции - с первыми входами элементов И второй группы решающего блока исходного шага и суперпозиции, седьмой выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с управл ющими входами ключей второй группы решающего блока исходного шага и суперпозиции , восьмой выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра команд решающего блока Исход ного шага и суперпозиции, дев тый выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра результата итерации решающего блока исходного шага и суперпозиции, дес тый выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с входом синхро низации регистра левой точки решающего блока исходного шага и суперпозиции , одиннадцатый выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с управл ющим входом сумматора решающего блока исходного шага и суперпозиции, двенадцатый выход первой группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра правой точки решающего блока исходного шага и суперпозиции , перва  группа входов распределител  импульсов решающего блока исходного шага и суперпозиции соединена с выходами дешифратора команд решающего блока исходного шага и суперпозиции- , вхоДы которого соединены с информационными выходами регистра команд решающего блока исходного щага и суперпозиции, выходы ключей второй группы решающего блока исходного шага и суперпозиции соединены с информационными входами регистра коэффициента , регистра команд, регистра правой точки, первой группой информационных входов регистра результата итерации и регистра левой точки решающего блока исходного шага и суперпозиции , выходы счётчика команд решающего блока исходного шага и .суперпозиции соединены с информацион ыми .входами регистра адреса решающе|го блока исходного шага и суперпрзи|ции , выходы рег истра правой точки решающего блока исходного шага и суперпозиции соединены с входакш первого слагаемого сумматора решающего бло ка исходного шага и суперпозиции, вхо ды второго слагаемого которого соединены с выходами регистра левой точки решающего блока исходного шага и суперпозиции , выходы сумматора решающего блока исходного шага и суперпозиции соединены с второй группой информационных входов регистра результата итерации решающего блока исходного шага и суперпозиции, перва  группа выходов которого соединена с второй группой информационных входов регистра левой точки решающего блока исходного шага и суперпозиции, выходы регистра коэффициента решающего блока исходного шага и суперпозиции соединены с вторыми входами элемента И первой группы решающего блока исходного шага и суперпозиции, втора  группа выходов регистра результата итерации решающего блока исходного шага и суперпозиции соединена с вторыми входами элементов И второй группы решающего блока исходного шага и суперпозиции , выходы элементов И первой и вто-. рой групп решающего блока исходного шага и суперпозиции соединены соот- . ветственно с первыми и вторыми входами элементов ИЛИ первой группы решающего блока исходного шага и суперпозиции , выходы которых соединены с информационными входами ключей первой группы решающего блока исходного шага и суперпозиции, выход элемента НЕ соединен с первым входом первого элемента И решающего блока исходного шага и суперпозиции и первыми входами элементов И третьей и четвертой групп решающего блока исходного шага и суперпозиции, выход второго элемента И решающего блока исходного шага и суперпозиции Соединен с первым входом элемента ИЛИ решающего блока исходного шага и суперпозиции, выходы элементов И п той группы решающего .блока исходного шага и суперпозиции Соединены с первыми входами элементов ИЛИ третьей группы решающего блока исходного шага и суперпозиции, информационные входы ключей второй группы решающего блока исходного шага и суперпозиции соединены с информационными выходами узла пам ти решающего блока исходного .шага и суперпози .ции, выходы ключей первой группы решающего блока исходного шага и супер-. позиции соединены с вторыми входами элементов И третьей группы решающего блока исходного шага и суперпозиции, выходы которых соединены с вторыми входами элементов ИЛИ второй группы решакнце го блока исходного шага и суперпоз1иции , выходы регистра адреса решающего блока исходного шага и суперпозиции соединены с вторыми входами элементов И четвертой группы решающего блока исходного шага и суперпозиции выходы которых соединены с вторыми входами элементов ИЛИ трет ей группы решающего блока исходного шага и суперпозиции, первый выход второй группы выходов распределител  импульсов решающего блока исходного шага и суперпозиции соединен с вторым входом Первого элемента И решающего блока исходного шага и суперпозиции , второй выход второй группы выходов распределител  импульсов решающего блока исходного шага и супер позиции соединен с входом чтени  узла пам ти решакнцего блока исходного шага и суперпозиции, выход первого элемента И решающего блока исходного шага и суперпозиции соединен с вторым входом элемента ИЛИ решающего блока исходного шага и суперпозиции, выходы элементов ИЛИ второй и третьей групп решающего блока исходного шага и суперпозиции соединены соответственно с информационными и адрес- 5 и ными входами узла пам ти решающего блока исходного шага и суперпозиции, выходы элементов И шестой группы соединены с первьми входами элементов ИЛИ второй группы, коммутатор управл ющих сигналов содержит регистр вывода , группу выходных ключей, четыре элемента И, группу входных ключей, регистр ввода, два дешифратора адреса , выходы первого - четвертого элементов И коммутатора управл ющих сигналов соединены соответственно с входом синхронизации регистра вывода, управл ющими входами входных ключей, входом синхронизации регистра ввода и управл ющими входами выходных ключей коммутатора управл ющих сигналов, выходы регистра ввода коммутатора управл ющих сигналов соединены с информационныт ш входами входных ключей группы коммутатора управл ющих сигналов , выход первого дешифратора адреса коммутатора управл ющих сигналов соединен с первыми входами третьего и четвертого элементов И коммутатора уп равл ющих сигналов, выходы регистра вывода коммутатора управл ющих сигналов подключены к информационным входа выходных ключей группы коммутатора уп равл ющих сигналов, выход второго дешифратора адреса коммутатора управ л ющих сигналов соединен с первыми входами первого и второго элементов И коммутатора управл ющих сигналов, вы136 ходы выходных ключей группы, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управл ющих сигналов первой группы со единены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределител  импульсов, четвертым выходом второй группы выходов распределител  импульсов и первым входом второй группы входов распределител  импульсов соответствующего решающего блока исходного шага и суперпозиции, введены N+1 решающих блоков половинного шага, втора  группа из N+1 коМмутаторов управл ющих сигналов, N блоков подготовки суперпозиции, треть  груп-па и.з N коммутаторов управл ющих сиг-. налов, два блока местного управлени  коммутатор данных, который содержит N узлов коммутации, причем решающий блок половинного шага содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд , счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел пам ти, причем в каждом решающем блоке половинного шага первый выход первой группы выходов распределител  импульсов соединен с входом синхронизации регистра коэффициента решающего блока половинного шага, второй выход первой группы выходов распределител  импульсов решающего блока половинного шага со счетным входом счетчика команд решающего блока половинного шага, третий выход первой группы выходов распределител  импульсов решающего блока половинного шага - с входом синхронизации регистра адреса решающего блока половинного шага, четвертый выход первой группы выходов распределител  импульсов решающего блока половинного шага - с управл ющими входами ключей первой группы решающего блока половинного шага, п тьй выход первой группы выходов распределител  Ю1пульсов решающего блока половинного шага - с первыми входами элементов И первой группы решающего блока половинного шага, шестой выход первой групп выходов распределител  импульсов реш ющего блока половинного шага - с пер выми входами элементов И второй груп пы решающего блока половинного шага, седьмой выход первой группы выходов распределител  импульсов решающего блока половинного шага - с управл ющими вхоцат ключей второй группы решающего блока половинного шага, восьмой выход первой группы выходов распределител , импульсов решающего блока половинного шага - с входом синхронизации регистра команд решающего блока половинного шага, дев тый выход первой группы выходов распределител  импульсов решающего блока половинного шага - с входом синхронизации регистра результата итера ции решающего блока половинного шага дес тый вызсод первой группы выходов распределител  импульсов решающего блока половинного шага - с входом синхронизации регистра левой точки решающего блока половинного шага, одиннадцатый выход первой группы выходов распределител  импульсов решающего блока половинного шага - с управл ющим входом сумматора решающего блока половинного шага, двенадцатый выход первой группы выходов распределител  импульсов решающего блока половинного шага - с входом синхрони зации регистра правой точки решающего блока половинного шага, перва  группа входов распределител  импульсов решающего блока половинного шага соединена с выходами дешифратора команд решающего блока половинного шага , входы которого соединены с выходами регистра команд решающего бло ка половинного шага, выходы ключей второй группы решающего блока половинного шага соединены с информацион ньми входами регистра коэффициента, регистра команд, регистра правой точ ки, первьми группами информационных входов регистра результата итерации регистра левой точки решающего блока половинного шага, выходы счетчика команд решающего блока половинного шага соединены с информационными вхо дами регистра адреса решающего блока половинного шага, выходы регистра пр вой точки решающего блока половинного шага соединены с входами правого слагаемого сумматора решающего блока половинного шага, входы второго слаг емого которого соединены с информаци онными выходами регистра левой точки решающего блока половинного шага, выходы сумматора решающего блока половинного шага соединены с второй группой информационных входов регистра результата итерации решающего блока половинного шага, перва  группа выходов которого соединена с второй г руппой информационных входов регистра левой точки решающего блока половинного шага, выходы регистра коэффициента решающего блока половинного шага соединена с вторыми входами элементов И первой группы решающего блока половинного шага, втора  группа выходов регистра результата итерации решающего блока половинного шага соединена с вторыми входами элементов И второй группы решающего блока половинного шага, выходы элементов И первой и второй групп решающего блока половинного шага соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, выходы которых соединены с информационными входами ключей первой группы решающего блока половинного шага, первый выход второй группы выходов распределител  импульсов решающего блока половинного шага соединен с входом записи узла пам ти решающего блока половинного шага, второй выход второй группы выходов распределител  импульсов решающего блока половинного шага соединен с входом чтени  узла пам ти решающего блока половинного шага, информационные входы ключей второй группы решающего блока половинного шага соединены с выходами узла пам ти решающего блока половинного шага , выходы ключей первой группы решающего блока половинного шага соединены с информационными входами узла пам ти решающего блока половинного шага, выходы регистра адреса соединены с адресными входами узла пам ти решающего блока половинного шага, решающий блок подготовки суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд , счетчик команд, регистр праёой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел паьшти, причем в блоке подготовки суперпозиции первый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции соединен с входом синхронизации регистра коэффициента блока подготовки суперпозиции, второй выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с счетным входом счетчика команд блока подготовки суперпозиции , третий выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с входом синхронизации регистра адреса блока подготовки суперпозиции, четвертый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с управл ющими входами ключей первой группы блока подготовки суперпозиции, п тый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции с первыми входами элементов И первой группы блока подготовки суперпозиции, шестой выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с первыми входами элементов И второй группы блока подготовки суперпозиции, седьмой выход первой группы выходов распределител  импульсов блока подготовки супер позиции - с управл ющими входами ключей второй группы блока подготовки суперпозиции, восьмой выход первой группы выходов распределител  импульсов блока подготовки суперпозиции с входом синхронизации регистра команд блока подготовки суперпозиции, дев тый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с входом синхронизации регистра результата итерации подготовки суперпозиции, дес тьй выход первой группы выходов распредели тел  импульсов блока подготовки суперпозиции - с входом синхронизации регистра левой точки блока подготовки суперпозиции, одиннадцатый выход группы выходов распределител  импульсов блока подготовки суперпозиции - с управл ющим входом сумматора блока подготовки суперпозиции, двенадцатый выход первой группы выходов распределител  импульсов блока подготовки суперпозиции - с входом синхронизации регистра правой точки блока подготовки суперпозиции, перва  группа входов распределител  импульсов блока подготовки суперпозиции соединена с выходами дешифратора команд блока подготовки суперпозиции, входы которого соединены с выходами регистра команд блока подготокй суперпозиции , выходы ключей второй группы блока подготовки суперпозиции соединены с информационньми входами регистра коэффициента блока подготовки суперпозиции , регистра команд, регистра правой точки, первой группой информационных входов регистра результата итерации и регистра левой точки блока подготовки суперпозиции, выходы счетчика команд блока подготовки суперпозиции соединены с информационными входами регистра адреса блока подготовки суперпозиции, выходы регистра правой точки блока подготовки суперпозиции соединены с входами первого слагаемого сумматора блока подготовки суперпозиции, входы второго слагаемого которого соединены с выходами регистра левой точки блока, подготовки суперпозиции, выходы сумматора блока подготовки суперпозиции . соединены с второй группой информационных входов регистра результата итерации блока подготовки суперпозиции , перва  группа выходов которого соединена с второй группой информационных входов регистра левой точки блока подготовки суперпозиции, выходы регистра коэффициента блока подготовки суперпозиции соединены с вторыми входами элементов И первой группы блока подготовки суперпозиции, втора  группа выходов ре.гистра результата итерации блока подготовки суперпозиции соединена с вторыми входами элементов И второй группы блока подготовки суперпозиции, выходы первой и второй групп Элементов И блока подготовки суперпозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ группы блока подготовки суперпозиции, выходы которых соединены с информационными входами ключей первой группы блока подготовки суперпозиции, первьй выход второй группы вьпсодов распределител  импульсов блока подготовки суперпозиции соединен с входом записи узла пам ти блока подготовки суперпозиции, второй выход второй группы выходов распределител  импульсов блока подготовки суперпозиции - с входом чтени  узла пам ти блока подготовки суперпозиции , информационные входы ключей второй группы блока подготовки суперпозиции соединены . с выходами узла пам ти подготовки суперпозиции, выходы ключей первой .группы блока 11 подготовки суперпозиции соединены с информационными входами узла пам ти блока подготовки суперпозиции, выходы регистра адреса блока подготовки суперпозиции соединены с адресными входами узла пам ти блока подготовки суперпозиции, узел коммутации коммутатора данных содержит дешич/ратор адреса, триггер, элемент И, группу информационных ключей, группу адресных ключей, управл ющий ключ, выход дешифратора адреса подключен к входу синхронизации триггера узла коммутации коммутатора данных, выход которого соединен с первым входом элемента И узла коммутации коммутато ра данных, выход которого подключен к управл ющим входам информационных, адресных и управл ющего ключей узла коммутации коммутатора данных, блок управлени  содержит узел пам ти, регистр адреса, две группы ключей, сче чик команд, регистр команд, буферный регистр, дешифратор команд, распреде литель импульсов, причем в блоке управлени  первый выход первой группы выходов распределител  импульсов соединен с входом синхронизации буферного регистра блока управлени -, второй выход первой группы выходов распределител  импульсов блока управлени  - со счетным входом счетчика команд блока управлени , третий выход первой группы выходов распределител  импульсов блока управлени  - с входом синхронизации регистра адреса блока управлени , четвертый выход первой группы выходов распределител  импульсов блока управлени  - с уп равл ющими входами ключей первой группы блока управлени , п тый выход первой группы выходов распределител  импульсов блока управлени  - с управ л ющими входами ключей второй группы блока управлени , шестой выход первой группы выходов распределител  импульсов блока управлени  - с вхо ,дом синхронизации регистра команд блока управлени , перва  группа входов распределител  импульсов блока управлени  соединена с выходами деши ратора команд блока управлени , входы которого соединены с выходами регистра команд блока управлени , входы ключей первой группы блока управлени  соединены с информационными вы ходами буферного регистра блока упра лени  , выходы информационных ключей второй группы блока управлени  соеди 1312 нены с входами регистра команд блока управлени  и буферного .регистра блокд управлени , выходы счетчика команд блока управлени  соединены с входами регистра адреса блока управлени , выходы ключей первой группы блока управлени  соединены с информа1щонными входами узла пам ти блока управлени , входы ключей второй группы блока управлени  соединены с выходами узла пам ти блока управлени , выходы регистра адреса блока управлени  соединены с адресными входами узла пам ти блока управлени , первый выход второй группы выходов распределител  импульсов блока управлени  соединен с входом записи узла пам ти блока управлени , второй выход второй группы выходов распределител  импульсов блока управлени  соединен с входом чтени  узла пам ти блока управлени , блок местного управлени  содержит узел пам ти, регистр адреса, четыре группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распределитель импульсов, четыре элемента И, два дешифратора адреса, регистр ввода, регистр вывода, причем в блоке местного управлени  первьй выход первой группы выходов распределител  импульсов соединен с входом синхронизации буферного регистра блока местного управлени , второй выход первой группы выходов распределител  импульсов блока местного управлени со счетным входом счетчика команд блока местного управлени , третий выход первой группы выходов распределител  импульсов блока местного управлени  - с входом синхронизации регистра адреса блока местного управлени , четвертый выход первой группы выходов распределител  импульсов блог ка местного управлени  - с управл ющими .входами ключей первой группы блока местного управлени , п тый выход первой группы выходов распределител  импульсов блока местного Управлени  - с управл ющими входами ключей второй группы блока местного управлени , щестой выход первой группы выходов распределител  импульсов блока местного управлени  - с входом синхронизации регистра команд блока местного управлени , перва  группа входов распределител  импульсов блока местного управлени  соединена с выходами дешифратора команд блока местного управлени , входы которого соединены с выходами регистра команд блока местного управлени , информационные входы первой группы блока местного управлени  соединены с выходами буферного регистра блока местного управлени , выходы ключей второй группы блока местного управле ни  соединены с информационными входами регистра команд и буферного регистра блрка местного управлени , вы ходы счетчика команд блока местного управлени  соединены с информационными входами регистра адреса блока местного управлени , выходы которого соединены с адресными входами- узла пам ти блока местного управлени , с входами первого дешифратора адреса блока местного управлени , первый выход второй группы выходов распределител  импульсов блока местного управлени  соединен с входом записи узла пам ти блока местного управлени , второй выход второй группы выходов распределители импульсов блока местного управлени  соединен с входо чтени  узла пам ти блока местного управлени , третий .выход второй группы выходов распределител  импульсов блока местного управлени  соединен с первым входом первого элемента И блока местного управлени  четвертый выход второй группы выходов распределител  импульсов блока местного управлени  соединен с первы входом второго элемента И блока мест ного управлени , первый вход второй группы входов распределител  импульсов блока местного управлени  соединен с выходом третьего элемента И блока местного управлени , информационные входы ключей третьей группы соединены с выходами регистра вывода блока местного управлени , выход пер вого дешифратора адреса блока местного управлени  соединен с вторыми входами первого и второго элементов И блока местного управлени , выход второго элемента И блока местного управлени  соединен с управл ющими входами ключей третьей группы блока местного управлени , выход первого элемента И блока местного управлени  соединен с входом синхронизации регистра ввода блока местного управлени , выходы регистра ввода блока месthe local control, the outputs of the keys of the second group of the local control block are connected to the information inputs of the command register and the buffer register of the local control block, the outputs of the counter of commands of the local control block are connected to the information inputs of the local control block address register, the outputs of which are connected to the address inputs of the memory block of the local block control, with inputs of the first decoder address block local control, the first output of the second group of outputs of the pulse distributor block local control is connected to the write input of the local control unit's memory unit, the second output of the second group of outputs of the pulse distributor of the local control unit is connected to the read input of the memory node of the local control unit, the third output of the second group of outputs of the pulse distributor of the local control unit is connected to the first input of the first And element local control unit, the fourth output of the second group of outputs of the pulse distributor of the local control unit is connected to the first input of the second element And the local control unit , the first input of the second group of inputs of the pulse distributor of the local control unit is connected to the output of the third element AND the local control unit, the information inputs of the keys of the third group are connected to the outputs of the output register of the local control unit, the output of the first address decoder of the local control unit is connected to the second inputs of the first and second elements and block of local control, the output of the second element AND block of local control is connected to the control inputs of the keys of the third group of block of local control, the output of the first element And the local control unit is connected to the synchronization input of the input register of the local control unit, the outputs of the input register of the local control unit are connected to the information inputs of the keys of the fourth group of the local control unit, the control inputs of the keys of the fourth group of the local control unit are connected to the output of the fourth element And block local control, the output of the third element And the local control unit is connected to the synchronization input of the output register of the local control unit, output The second decoder of the local control block address is connected to the first inputs of the third and fourth elements of the local control block, the key outputs of the first group of the local control block are connected to the information inputs of the memory node and the information inputs of the local control block input register, the information inputs of the keys of the second group of local block control units are connected to the outputs of the memory node and to the outputs of the keys of the third group of the local control unit, with the outputs of the output keys, the information inputs register the input, the inputs of the first address decoder, the second input of the fourth element And the second input of the third element AND, the output of the first element AND of each switch control 1x signals of the second group are connected respectively to the information inputs of the keys of the second group, the outputs of the keys of the first group, the outputs of the address register, the third the output of the second group of outputs of the pulse distributor, the fourth output of the second group of outputs of the pulse distributor and with the input of the pulse distributor of the decision block of half step, the outputs of the output keys, information inputs of the input register, the inputs of the first address decoder, the second input of the fourth element And the second input of the third element And the output of the first element And each switch control signals of the third group are connected respectively to the information inputs of the keys of the second group, the outputs of the keys of the first group, outputs address register, the third output of the second group of outputs of the pulse distributor, the fourth solution of the second group of outputs of the pulse distributor, the first input of the second group of distribution inputs The pulses of the superposition preparation unit, the outputs of the keys of the fourth group of the first and second local control units are connected to the information inputs of the keys of the second group of the control unit; the outputs of the keys of the first group of the control unit are connected to the information inputs of the output registers of the first and second local control units, the third and fourth outputs of the second the output groups of the pulse distributor of the control unit are connected to the second inputs of the third and fourth elements, respectively, of the first and second blocks shackles of local control, the outputs of the first elements of the first and second local control units are connected respectively to the first and second inputs of the second group of inputs of the pulse distributor of the control unit, the outputs of the address register of which are connected to the inputs of the second decoder addresses the first and second local control blocks, the outputs of the input keys of each the switch of control signals of the first group are connected to the information inputs of the keys of the second group of the first local control unit, the outputs of the keys of the first group to Connected to the information inputs of the output register of the dial switch of the control signals of the first group, the third and fourth outputs of the second group of outputs of the pulse distributor of the first local control unit are connected to the second inputs of the first and second elements AND of each control signals of the first group, the second ( The S – I) th inputs of the second group of inputs of the pulse distributor of the first local control unit are connected to the outputs of the third element AND of the corresponding control switches The signals of the first group of local control units are connected to the inputs of the second address decoder of each control switch of the first group, the inputs of the control switches of the second and third groups are connected to the information inputs of the keys of the second group of the second local control block. the outputs of the keys of the first group of which are connected to the information inputs of the output registers of each switch of the control signals of the second and third groups, the third and fourth The outputs of the pulse distributor of the second local control unit are connected to the second inputs of the first and second elements AND of each switch of the control signals of the second and third groups, respectively; the second () -th inputs of the second group of inputs of the pulse distributor of the second local control unit are connected to the outputs of the third The elements AND of the corresponding switches of the control signals of the second and third groups, the outputs of the address register of the second local control unit, are connected to the inputs of the second address decoders each.  The second control switch of the second and third groups of control switches, information key outputs, address key outputs, control key output and trigger output of each i-ro (i 1, N) switching node of the data switch are connected to the second inputs of the sixth group, respectively, second inputs the inputs of the elements And p of the group, the second input of the second element And, the second input of the second group of inputs of the pulse distributor, the input of the element NOT, with the first input of the second element And, with the first inputs of the elements And the fifth and sixth groups of the decisive bloc initial step and superposition, information inputs of information keys, information inputs of address keys, information input of the control key, control input of the address decoder, information input of the trigger of each i-ro switching node of the data switch are connected respectively to the outputs of the keys of the first group, outputs of the address register , with the first output of the second group of outputs of the pulse distributor, with the third output of the second group of outputs of the pulse distributor, with the outputs of the keys of the first group j N + 21 blocks prepared Preparations superposition fifth output pulse each distributor crucial initial step superposition unit and connected to a second input of second OR input group COQT- pulse distributor block sponds preparation superposition.  11 The invention relates to digital computing, to a device for processing digital data and can be used to solve partial differential equations.  Devices for solving differential equations are known, -containing decision blocks, information links, switches, information bus, I / O block, control block, and each decision block contains a microprocessor that stores blocks of a group of elements OR lj.  The disadvantage of these devices is the limited capacity of the information bus, which is common to all decision blocks and allows you to download and exchange between the decision blocks sequentially, which reduces the overall performance.  The closest to the present invention is a device containing decision blocks, each of which through a corresponding switch connects two-way links to the information bus, a control device connected by two-way links to an I / O device and to the information bus, and each decision block contains read and write registers, keys, communication node, microprocessor connected by two-way communications and a storage device connected by a corresponding input and output to the input and output of the decision block, with the common switches, the control inputs of each switch are connected to the corresponding outputs of the control device 2.  The disadvantage of the known device is low productivity, which is a consequence of the fact that, on the one hand, the presence of a common control bus for turning on and off all microprocessors ensures only their synchronous operation mode, and on the other hand, there is a common information bus that interconnects decision blocks, necessitates the sequential exchange of information between decision blocks, while microprocessors, waiting for the end of the exchange, are checked.  V The purpose of the invention is to improve the performance of the device.  3  2 The goal is achieved in that a device for solving differential equations comprising a control unit, N decision blocks of the initial step and a superposition and the first group of N control signal switches, each of the decision block of the initial step and superposition contains an iteration result register, a pulse distributor, left point register, command decoder, coefficient register, adder, command register, command counter, right point register, two groups of keys, six groups of AND elements, three groups of OR elements, reg address page, memory node, OR element, NOT element, two AND elements, the first output of the first group of outputs of the pulse distributor of the decision block of the initial step and superposition is connected to the synchronization input of the register of the coefficient of the decision block of the initial step and superposition, the second output of the first group of outputs of the distributor pulses of the decisive block of the initial step and superposition with the counting input of the counter of commands of the decisive block of the initial step and superposition, the third output of the first group of outputs of the pulse distributor decides the starting block and superposition block — with the synchronization input of the address block of the initial step and superposition; the fourth output of the first group of outputs of the pulse distributor of the initial step and superposition pulses — with the control inputs of the keys of the first group of the initial step and superposition crucial blocks, the fifth output the first group of outputs of the distributor of pulses of the decisive block of the initial step and superposition - with the first inputs of the elements And the first group of the decisive block of the initial step and superposition, six the output of the first group of distributors of impulses of the decisive block of the initial step and superposition - with the first inputs of elements And the second group of the decisive block of the initial step and superposition, the seventh output of the first group of outputs of the distributor of impulses of the decisive block of the initial step and superposition - with control inputs of the keys of the second group of the decisive block the initial step and superposition, the eighth output of the first group of outputs of the pulse distributor of the decisive block of the initial step and superposition - with the synchronization input of the register com andes of the decision block of the initial step and superposition, the ninth output of the first group of outputs of the pulse distributor of the decision block of the original step and superposition — with the synchronization input of the register of the result of iteration of the decision block of the original step and superposition, the tenth output of the first group of outputs of the pulse distributor of the crucial block of the initial step and superposition - with the input of synchronization of the register of the left point of the decisive block of the initial step and superposition, the eleventh output of the first group of outputs of the pulse distributor first block of the initial step and superposition — with the control input of the adder of the decisive block of the initial step and superposition, the twelfth output of the first group of outputs of the pulse distributor of the initial step and superposition — with the synchronization input of the register of the right point of the crucial block of the step and superposition, the first group of inputs of the distributor impulses of the decisive block of the initial step and superposition are connected to the outputs of the decoder of the commands of the decisive block of the initial step and superposition-, whose inputs are connected to inf The output outputs of the register of commands of the decisive block of the initial schag and superposition, the outputs of the keys of the second group of the decisive block of the initial step and superposition are connected to information inputs of the coefficient register, command register, right point register, the first group of information inputs of the iteration result register and the left point register of the decisive block of the initial step and superpositions, outputs of the counter of commands of the decisive block of the initial step and. superpositions are combined with informational. the inputs of the address register of the decisive block of the initial step and superimpression, the outputs of the register of the right point of the decisive block of the initial step and the superposition are connected to the input of the first term of the adder of the decisive block of the initial step and superposition, the inputs of the second term are the decision block of the initial step and superposition, the outputs of the adder of the decision block of the initial step and superposition are connected to the second group of information inputs of the register of the result of the iteration of the decision block outcome step and superposition, the first group of outputs of which is connected to the second group of information inputs of the left point register of the decision block of the initial step and superposition, the outputs of the register of the coefficient of the decision block of the original step and superposition are connected to the second inputs of the AND element of the first group of the decision block of the original step and superposition, second the group of outputs of the register of the result of the iteration of the decisive block of the initial step and the superposition is connected to the second inputs of the elements AND the second group of the decisive block of the initial step and uperpozitsii, elements and outputs of the first and secondary.  a group of decision block of the initial step and superposition are connected respectively.  Respectively with the first and second inputs of the OR elements of the first group of the decision block of the initial step and superposition, the outputs of which are connected to the information inputs of the keys of the first group of the decision block of the original step and superposition, the output of the element is NOT connected to the first input of the first element AND of the decision block of the original step and superposition and the first inputs of the elements of the third and fourth groups of the decision block of the initial step and superposition, the output of the second element And the decision block of the initial step and superposition Connected to the first input OR element house decisive step starting block and the superposition element and outputs the fifth group decisive. source step block and superposition are connected to the first inputs of the elements of the third group of the decision block of the initial step and superposition, information inputs of the keys of the second group of the decision block of the initial step and superposition are connected to the information outputs of the memory node of the decision block of the original. steps and superpositions. key outputs of the first group of the decision block of the original step and super-.  positions are connected to the second inputs of elements AND of the third group of the decision block of the initial step and superposition, the outputs of which are connected to the second inputs of the elements OR of the second group of the decision block of the initial step and superposition, the outputs of the address register of the decision block of the initial step and superposition are connected to the second inputs of the IV element the groups of the decision block of the initial step and the superposition whose outputs are connected to the second inputs of the elements OR of the third group of the decision block of the initial step and superposition, the first output of watts The group of outputs of the pulse distributor of the decision block of the initial step and superposition is connected to the second input of the First element AND of the decision block of the initial step and superposition, the second output of the second group of outputs of the pulse distributor of the decision block of the initial step and the super position is connected to the read input of the memory node of the original step block and superposition, the output of the first element And the decision block of the original step and superposition are connected to the second input of the element OR of the decision block of the original step and superposition, output The elements of the OR of the second and third groups of the decisive block of the initial step and superposition are connected respectively to the information and address-5 and input inputs of the memory node of the decisive block of the initial step and superposition, the outputs of the AND elements of the sixth group are connected to the first inputs of the OR elements of the second group, the control switch contains output register, group of output keys, four AND elements, group of input keys, input register, two address decoder, outputs of the first - fourth elements AND of the control switch connected respectively to the synchronization input of the output register, the control inputs of the input keys, the synchronization input of the input register and the control inputs of the output switches of the control switch; the outputs of the input register of the control switch are connected to the information inputs of the input switches of the control switch group, the output the first decoder address of the switch control signals connected to the first inputs of the third and fourth elements And the switch control signals, the outputs p The control signal output driver register is connected to the information inputs of the output switches of the control switch group, the output of the second address address address decoder of the control signals is connected to the first inputs of the first and second control signal switch AND outputs of the output switches of the group, information inputs the input register, the inputs of the first address decoder, the second input of the fourth element And the second input of the third element And the output of the first element And each switch control signal in the first group are connected respectively with the information inputs of the keys of the second group, the outputs of the keys of the first group, the outputs of the address register, the third output of the second group of outputs of the pulse distributor, the fourth output of the second group of outputs of the pulse distributor and the first input of the second group of inputs of the pulse distributor of the corresponding decision block of the initial step and superposition, introduced N + 1 decision blocks of half step, the second group of N + 1 control signal commutators, N blocks of preparation superposition A third group-pas. N N control signaling switches.  There are two local control units: a data switchboard that contains N switching nodes, the half step decision block contains the iteration result register, pulse distributor, left point register, command decoder, coefficient register, adder, command register, command counter, right point register, two groups of keys, two groups of elements AND, a group of elements OR, an address register, a memory node, and in each half step step block the first output of the first group of outputs of the pulse distributor is connected to the input synchronization of the half-step decision block coefficient register, the second output of the first group of outputs of the pulse distributor of the half-step decision block with the counting input of the half-step solving block command counter, the third output of the first group of half-step solving block distributors of the half-step address distributor , the fourth output of the first group of outputs of the distributor of pulses of the decisive block of half step - with the control inputs of the keys ne Ditch the half step decider unit, the output of the first output group of the distributor of the pulses of the half step - with the first inputs of the elements And the first group of the half step solving unit, the sixth output of the first groups of the outputs of the pulse distributor of the half step - with the first inputs of the elements And the second group of the decision block of the half step, the seventh output of the first group of outputs of the pulse distributor of the decision block of the half step, with the control keys for the keys of the second group of half step block, eighth output of the first group of outputs of the distributor, half step step pulses with the synchronization input of the half step command register, the ninth output of the first half outputs step block of the decision block with the synchronization result input output of the decision block half step the tenth step of the first group of outputs of the pulse distributor of the decision block half step - with the synchronization input of the register of the left point of the decision block half step, the eleventh output of the first group of outputs of the distributor of pulses of the decision block of half step - with the control input of the adder of the decision block of half step, the twelfth output of the first group of outputs of the distributor of impulses of the decision block of half step - with the input of synchronization of the register of the right point of the decisive block of half step, first the group of inputs of the distributor of pulses of the decision block of half step is connected to the outputs of the decoder of commands of the decision block of half step, the inputs of which connected to the outputs of the half step decision block register, the outputs of the keys of the second group of the half step decision block are connected to the information inputs of the coefficient register, the command register, the right point register, and the first groups of information inputs of the half step decision block iteration register, the outputs of the half step step instruction block counter are connected to the information inputs of the half step step address block address register, the outputs of the right point register are decisive its half step block is connected to the inputs of the right addendum of the half step block adder, the inputs of the second term are connected to the information outputs of the left point register of the half step decider, the summator outputs of the half step block are connected to the second group of information inputs of the result block iteration of the decision block half step, the first group of outputs of which is connected to the second g of the information inputs of the register of the left point of the half decisive block a, the outputs of the half step decision coefficient block register are connected to the second inputs of the elements of the first group of the half step decision block, the second group of outputs of the register of the iteration result of the half step decision block is connected to the second inputs of the second elements of the second group of the half step solving block, the outputs of the And first and the second group of the half step decision block is connected to the first and second inputs of the group of OR elements, respectively, whose outputs are connected to the information inputs of keys half step pitch group, the first output of the second group of outputs of the pulse distributor of the half step solving block is connected to the write input of the memory node of the half step solving block, the second output of the second group of half steps step distributor of the crucial block is connected to the read input of the memory node of the decision block half step, the information inputs of the keys of the second group of the decision block of the half step are connected to the outputs of the memory node of the decision block of the half step, the outputs of the keys are not The pitch group of the half step decision block is connected to the information inputs of the memory node of the half step decision block, the address register outputs are connected to the address inputs of the half step step memory block, the superposition preparation decider contains the iteration result register, pulse distributor, left point register, decoder commands, coefficient register, adder, command register, command counter, right point register, two groups of keys, two groups of AND elements, a group of OR elements, address register, and uze l, in the superposition preparation block, the first output of the first group of outputs of the pulse distributor of the superposition preparation block is connected to the synchronization input of the coefficient register of the superposition preparation block, the second output of the first group of outputs of the pulse distributor of the superposition preparation — with the counting input of the counter of the superposition preparation block, the third output the first group of outputs of the pulse distributor of the superposition preparation block - with the synchronization input of the register of the address of the preparation block soup The fourth output of the first group of outputs of the pulse distributor of the superposition preparation block is with the control inputs of the keys of the first group of the superposition preparation block, the fifth output of the first group of outputs of the pulse distributor of the superposition preparation block with the first inputs of the elements of the first group of the superposition preparation block, the sixth output of the first group outputs of the pulse distributor of the superposition preparation block - with the first inputs of elements And the second group of the superposition preparation block, the seventh output of the first of the group of outputs of the pulse distributor of the super position preparation block — with the control inputs of the keys of the second group of the superposition preparation block, the eighth output of the first group of outputs of the pulse distributor of the superposition preparation block with the sync input of the register of the superposition preparation block, the ninth output of the first group of outputs of the pulse distributor of the preparation block superpositions - with the synchronization input of the register of the result of the iteration preparation of the superposition, the tenth output of the first group of outputs distributes those l pulses of the superposition preparation block - with the synchronization input of the left point register of the superposition preparation block, the eleventh output of the output section of the pulse distributor of the superposition preparation block - with the control input of the adder of the superposition preparation block, the twelfth output of the first group of outputs of the pulse distributor of the superposition preparation block - with the register synchronization input the right point of the superposition preparation block, the first group of inputs of the pulse distributor of the superposition preparation block on the outputs of the command decoder of the superposition preparation block whose inputs are connected to the outputs of the command register of the superposition preparatory block, the outputs of the keys of the second group of the superposition preparation block are connected to information inputs of the coefficient register of the superposition preparation block, command register, right point register, first group of information inputs of the result register the iteration and the register of the left point of the superposition preparation block; the outputs of the command counter of the superposition preparation block are connected to bubbled input register address preparation block superposition outputs register right point superposition preparation unit are connected to inputs of the first adder addend superposition preparation unit, the inputs of the second term which are connected to the outputs of the register block left point, preparation of superposition, the superposition adder outputs training block.  connected to the second group of information inputs of the register of the iteration result of the superposition preparation block, the first group of outputs of which is connected to the second group of information inputs of the left point register register of the superposition preparation block, the outputs of the coefficient register of the superposition preparation block are connected to the second inputs of the And elements of the first group of the superposition preparation block, the second group exits re. the result of the iteration of the superposition preparation block is connected to the second inputs of the elements of the second group of the superposition preparation block, the outputs of the first and second groups of elements and the superposition preparation block are connected respectively to the first and second inputs of the OR elements of the superposition preparation block, the outputs of which are first groups of the superposition preparation block, the first output of the second group of impulses of the pulse distributor of the superposition preparation block is connected to the input records of the memory node of the superposition preparation block, the second output of the second group of outputs of the pulse distributor of the superposition preparation block — with the read input of the memory node of the superposition preparation block; information inputs of the keys of the second group of the superposition preparation block are connected.  with the outputs of the memory node preparing the superposition, the outputs of the keys first. The groups of the superposition preparation block 11 are connected to the information inputs of the memory node of the superposition preparation block, the outputs of the register of the superposition preparation block are connected to the address inputs of the memory node of the superposition preparation block, the data switch switching node contains the address / trigger address, trigger, AND element, information group keys, a group of address keys, a control key, the output of the address decoder is connected to the synchronization input of the trigger of the switching node of the data switch, the output of which is connected to the first the input element And the switching node of the data switch, the output of which is connected to the control inputs of the information, address and control keys of the switch node of the data switch, the control unit contains a memory node, an address register, two groups of keys, a command counter, a command register, a buffer the register, the command decoder, the pulse distributor, in the control unit the first output of the first group of outputs of the pulse distributor is connected to the synchronization input of the buffer register of the control unit - the second output of the first group you the pulse distributor of the control unit — with the counting input of the command counter of the control unit; the third output of the first group of outputs of the pulse distributor of the control unit — with the synchronization input of the address register of the control unit; the fourth output of the first group of outputs of the pulse distributor of the control unit — with the control inputs of the keys of the first group control unit, the fifth output of the first group of outputs of the pulse distributor of the control unit — with the control inputs of the keys of the second group of the control unit; the sixth output The first group of outputs of the pulse distributor of the control unit — with the input, synchronization of the command register of the control unit; the first group of inputs of the pulse distributor of the control unit, are connected to the outputs of the controller's command generator, the inputs of which are connected to the outputs of the command register of the control unit, the inputs of the keys of the first group of the control unit connected to the information outputs of the buffer register of the control unit; the outputs of the information keys of the second group of the control block are connected to the inputs of the command register b control and buffer location. the control block register, the outputs of the command counter of the control unit are connected to the inputs of the control unit address register, the outputs of the keys of the first group of the control unit are connected to the information inputs of the memory section of the control unit, the key inputs of the second group of the control unit are connected to the outputs of the memory section of the control unit, register outputs the addresses of the control unit are connected to the address inputs of the memory section of the control unit; the first output of the second group of outputs of the pulse distributor of the control unit is connected to the input of the node record control unit, the second output of the second group of outputs of the pulse distributor of the control unit is connected to the read input of the memory of the control unit, the local control unit contains the memory node, address register, four groups of keys, command counter, command register, buffer register, decoder commands , pulse distributor, four And elements, two address decoder, input register, output register, and in the local control unit the first output of the first group of outputs of the pulse distributor is connected to the synchronization input the local register of the local control unit, the second output of the first group of outputs of the pulse distributor of the local control unit with the counting input of the command counter of the local control unit, the third output of the first group of outputs of the pulse distributor of the local control unit with the synchronization input of the register of the address of the local control unit, the fourth output of the first group of outputs Pulse Distributor Blog Local Control - with Managers. the key inputs of the first group of local control unit, the fifth output of the first group of outputs of the pulse distributor of the local control unit — with the control inputs of the keys of the second group of the local control unit; and the output of the first group of outputs of the pulse distributor of the local control block — with input of clock synchronization of the register of the local control block , the first group of inputs of the pulse distributor of the local control unit is connected to the outputs of the decoder of commands of the local control unit, the inputs of which are connected to the outputs of the register of commands of the local control block, the information inputs of the first group of the local control block are connected to the outputs of the buffer register of the local control block, the outputs of the keys of the second group of the local control block are connected to the information inputs of the command register and the buffer register of the local control, the outputs of the counter of the local block blocks control units are connected to the information inputs of the local control block address register, the outputs of which are connected to the address inputs of the memory node of the local block the first output of the second group of outputs of the pulse distributor of the local control unit is connected to the input of the record of the local control unit memory; the second output of the second group of outputs of the distributors of local control is connected to the input of the memory node. local government unit, the third. the output of the second group of outputs of the pulse distributor of the local control unit is connected to the first input of the first element AND of the local control unit; the fourth output of the second group of outputs of the pulse distributor of the local control unit is connected to the first input of the second element AND of the local control unit; the first input of the second group of inputs of the pulse distributor of the local block control unit is connected to the output of the third element And the local control unit; information inputs of the keys of the third group are connected to the outputs of the register the output of the local control unit, the output of the first address decoder of the local control unit is connected to the second inputs of the first and second elements And the local control unit, the output of the second element And the local control unit is connected to the control inputs of the keys of the third group of the local control unit, the output of the first element And block local control is connected to the synchronization input of the input register of the local control unit, the outputs of the input register of the block of months

ного управлени  соединены с информа-55ционным входам ключей второй группыthe main control is connected to the informational inputs of the keys of the second group

ционными входами ключей четвертойблока управлени , выходы ключей пергруппы блока местного управлени , уп-вой группы блока управлени  соединеныthe key inputs of the fourth control block, the key outputs of the pergroup of the local control block, the control group of the control block are connected

равл ющие входы ключей четвертой груп-с информационными входами регистров 1314 пы блока местного управлени  соединены с выходом четвертого элемента И блока местного управлени , выход третьего элемента И блока местного управлени  соединен с входом синхронизации регистра вывода блока местного управлени , выход второго дешифратора адреса блока местного управлени  соединен с первыми входами третьего и четвертого элементов И блока местного управлени , выходы ключей первой группы блока местного управлени  соединены с информационными входами узла пам ти и с информационными входами регистра ввода блока местного управлени , информационные входы ключей второй группы блока местного управлени  соединены с выходами ключей третьей группы блока местного управлени , причем выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управл ющих сигналов второй группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределител  импульсов, четвертым выходом второй группы выходов распределител  импульсов и с входом распределител  импульсов решающего блока половинного шага, выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управл ющих сигналов третьей группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределител  импульсов, четвертым выходом второй группы выходов распределител  импульсов, первым входом второй группы входов распределител  импульсов блока подготовки суперпозиции , выходы ключей четвертой группы первого и второго блоков местного управлени  подключены к информа15 1 вывода первого и второго блоков местного управлени , третий и четвертый выходы второй группы выходов распре делител  импульсов блока управлени  соединены с вторыми входами соответственно третьего и четвертого элементов И первого и второго блоков местного управлени , выходы первых элементов И первого и второго блоков местного управлени  соединены соответственно с первым и вторым входами второй групппы входов распределител  импульсов блока управлени , выходы регистра адреса которого соединены с входами вторых дешифраторов адреса первого и второго блоков местного управлени , выходы входных ключей каждогр коммутатора управл ющих сигналов первой группы подключены к информационным входам ключей второй группы первого блока местного управлени  выходы ключей первой группы которого соединены с информационными входами регистра вывода каждого коммутатора управл ющих сигналов первой группы, третий и четвертый выходы второй группы выходов распределител  импульсов первого блока местного управлени  соединены с вторыми входами соответственно первого и второго элементов И каждого коммутатора управл ющих сигналов первой группы, второй - (Н+1)-й входы второй группы входов распредели тел  импульсов первого блока местного управлени  соединены с выходами треть их элементов И соответствующих коммутаторов управл ющих сигналов первой группы, выходы регистров адреса первого блока местного управлени  .соединены с входами второго дещифратора адреса каждого коммутатора управл юш х сигналов первой группы, выходы входных ключей коммутаторов управл ющих сигналов второй и третьей групп подключены к информационным входам ключей второй группы второго блока местногр управлени , выходы ключей первой группы которого соединены с информационными регистров вывода каждого коммутатора управл ющих сигналов второй и третьей групп третий и четвертый выходы распределител  импульсов второго блока местного управлени  соединены с вторыми входами соответственно первого и второго элементов И каждого коммутатора управл ющих сигналов второй и третьей групп, второй - (2Ы+1)-й входы второй группы входов распределител  импуль3 16 сов второго блока местного управлени  соединены с выходами третьих элементов И соответствующих коммутаторов управл ющих сигналов второй и третьей групп, выходы регистра адреса второго блока местного управлени  соединены с входами вторых дешифраторов адреса каждого коммутатора управл ющих сигналов второй и третьей групп, выходы информационных ключей, выходы адресных ключей, выходы управл ющего ключа и выход триггера каждого i-ro (i t, N) узла коммутации коммутатора данных соединены соответственно с вторыми входами элементов И шестой группы, вторыми входами элементов И п той группы, вторым входом второго элемента И, вторым входом второй группы входов распределител  импульсов , входом элемента НЕ, с первым входом второго элемента И, с первыми входами элементов И -п той и шестой групп решающего блока исходного шага и суперпозиции, информационные входы информационных ключей, информационные входы адресных ключей, информационный вход управл ющего - ключа, управл ющий вход дешифратора адреса, информационный вход триггера каждого i-ro узла коммутации коммутатора данных соединены соответственно с выходами ключей первой группы, выходами регистра адреса , с первым выходом второй группы выходов распределител  импульсов, с третьим выходом второй группы выходов распределител  импульсов, с выходами ключей первой груйпы j N-fr2i блока подготовки суперпозиции, п тьй вькод распределител  импульсов каждого решающего блока исходного шага и суперпозиции соединен с вторым входом второй группы входов распределител  импульсов соответствующего блока подготовки суперпозиции. На фиг. 1 представлена структурна  схема устройс.твй; на фиг. 2 решающий блок исходного шага и суперпозиции; на фиг. 3 - решающий блок половинного шага; на фиг. 4 - решающий блок подготовки суперпозиции; на фиг. 5 - узел коммутации; на фиг. 6 - блок управлени ; на фиг.7, 8 - блок местного управлени ; на фиг. 9 - коммутатор управл ющих сигналов; на фиг. 10 - временна  диаграмма работы устройства; на фиг. 11 буфер ввода-вывода решаюших блоков; на фиг. 12 - буфер ввода-вывода блоков управлени ; на фиг. 13 - алгоритм работы решающих блоков (1-3N) дл  метода простой итерации; на фиг. 14 алгоритм расчета суперпозиции дл  решающих блоков (1-N). Устройство (фиг. 1) содержит блок ввода-вывода, блок 2 управлени , блоки 3, , 32 местного управлени , первую группу коммутаторов 4j( управл ющи сигналов, вторую группу коммутаторов К + 1 NM кн сигналов, третью группу коммутаторов 4,,2 N+4 М управл ющих сигналов, N решающих блоков 5 5yj исходного шага и суперпозиции, N решаюищх блоков 5ц, щ + з м половинного шага, N блоков Зц 5н ..., 5lj подготовки cvпepпoзиции, коммутатор 6 данных, который содержит узлы коммутации 7 - 7ц, системные выходные информационные 8, систе мные входные информационные шины 9, системные выходные управл ющие шины 1 системные входные управл ющие шины 11,, 11 л системные адресные шины 12 выходные информационные игины 13, 13, входные информационные шины 14, 14, выходные управл ющие шины 15, 15,2,.входные управл ющие шины 16,, 1 адресные шины 17,, 172. группу выходов 18, группу адресных выходов 19, выходы 20 записи в пам ть и захвата, вход 21 подтверждение захвата, группу входов 22, группу адресных входов 23, входы Z4 записи в пам ть и захвата 24, выход 25 подтверждени  захвата узла 7. Решающий блок (фиг.2 и 11) исходного шага и суперпозиции содержит регистр 26 результата итерации , распределитель 27- импульсов, регистр 28 левой точки, дешифратор 29 команд, регистр 30 коэффициента, сум матор 31, регистр 32 команд, счетчик 33 команд, регистр 34 правой точки, буфер 35 ввода-вывода (группу элементов И 35, 352, группу элементов ИЛИ 35, группу ключей 35, 35), регистр 36 адреса, узел 37 пам ти, элемент ИЛИ 38j| , группу элементов ИЛИ 382, элемент НЕ 39, элемент И 40, , 40 , группу элементов И 40,-40 Решаюш 1Й блок (фиг. 3 и 11) половинного шага содержит регистр 41 результата итерации, распределитель 42 импульсов , регистр 43 левой точки, дешифратор 4 команд, регистр 45 коэффициента , сумматор 46, регистр 47 команд, счетчик 48 команд, регистр 4 правой точки, буфер 50 ввода-вывода (группу элементов И 50, , 50,, группу элементов ИЛИ 50, группу ключей 50,, 50.-), регистр 51 адреса, узел 52 пам ти . Решающий блок (фиг. 4 и 11) подготовки суперпозиции содержит регистр 53 результата итерации, распределитель 54 импульсов, регистр 55 левой точки, дешифратор 56 команд, регистр 57 коэффициента, сумматор 58, регистр 59 команд, счетчик 60 команд, регистр 61 правой точки, буфер 62 ввода-вывода (группу элементов И 62, 62, группу элементов ИЛИ 62-j, группу ключей 624, 62), регистр 63 адреса, узел 64 пам ти. Узел 7 коммутации коммутатора данных 6 (фиг. 5) содержит дешифратор 65 адреса, триггер 66, элемент И 67, группу информационных ключей 68, группу адресных ключей 69, управл ющий ключ 7СГ. Блок 2 управлени  (фиг. 6 и 12) содержит узел 71 пам ти, регистр . 72 адреса, буфер 73 ввода-выво- . да (группу ключей 73, 732), счетчик 74 команд, регистр 75 команд, буферный регистр 76, дешифратор 77 команд , распределитель 78 импульсов. Блок 3 местного управлени  (фиг. 7, 8 и 12) содержит узел 79 пам ти, ре- гистр 80 адреса, буфер 81 ввода-вывода (группу ключей 81., 81), счетчик 82 команд, регистр 83 команд, буферный регистр 84, дешифратор 85 команд, распределитель 86 импульсов, второй элемент И 87, первый дешифратор 88 адреса, первый элемент И 89, выходные ключи 90, регистр 91 ввода, регистр 92 вьтода,входные ключи 93,четвертый элемент И 94, третий элемент И 95, второй дешифратор 96 адреса. Коммутатор управл ющих сигналов 4 (фиг. 9) содержит регистр 97 вывода, группу ВЫХОДНЫХ ключей 98, первый элемент И 99, четвертый элемент И 100, группу входных ключей 101, регистр 102 ввода, второй элемент И 103, первый дешифратор адреса 104, второй дешифратор адреса 105, третий ; элемент И 106. Устройство работает следующим образом . В исходном состо нии устройство подготовлено к работе, т.е. в узел 71 пам ти блока 2 управлени  записаны через устройство 1 ввода управл ющие программы, в узел 7У пам ти блоков 3, и 32 местного управлени , запи саны блоком 2 управлени  управл ющие программы, массивы коэффициентов, начальные и граничные услови , а в уз19 лах 37t 52, 64 пам ти решающих блоков .5j- 5;}|j+ записаны управл ющие программы. Рассмотрим работу устройства на примере решени  одновременного ура нени  параболического типа зи : ,, 6Гa7 заданного на единичном отрезке (О X 1), аппроксимируемого мето дом конечных разностей: и|;;2игчиг иГ-и Исходную область G(0 и х крываем сеткой cOj,. Расчет на последовательности сеток (0| е W J, иО, позвол ет получить в узлах сетки соц решение с требуемой точностью. Суммарное количество узлов в сетке СО,, , чем в сетке (л . и С0и1„ меньше Решение задачи включает следующи этапы. 1). Решение задачи (2) с шагом V. Н (например, методом простой итерации), в результате получаем . 2). Решение задачи (2) с шагом V Н/2 (например, методом простой терации), в результате получаем 3). Нахождение суперпозиции полу ченных решений: uKiSr-iu (3) Формулы метода простой итерации И(т40 Ui где m - номер итерации; (WM ,(,„М)1,. CITI+O где с. - нев зка. Этапы 1 и 2 выполн ютс  соответственно в первой группе решающих блоков 5к исходного шага и супе позиции и во второй группе решающих блоков -5,,. котора  содержит решающие блоки половинного Шага и решаюпще блоки подготовки суперпози ции. Этап 3 выполн етс  в первой (Группе. 1320 Дл  реализации описанного алгоритма по командам блока 2 управлени  блоки 3( и 3 местного управлени  по собственным программам параллельно загружают исходную информацию (коэффициенты , значени  граничных условий) в соответствующую группу; в первый решающий блок 5 - дл  первой группы и в решающий блок дл  второй группы. Дл  этого блок 3 местного управлени  выдает по шинам 17, 13, 15 соответственно адрес, данные и управл ющий сигнал Запись УВВ (ЗП УВВ). В коммутаторе 4 управл ющих сигналов , к которому адресуетс  блок 3 местного управлени , срабатывает дешифратор 104 адреса (фиг. 9), с выхода которого активный сигнал совместно с активным сигналом ЗП УВВ поступают на входы элемента И 99. По сигналу с выхода элемента И 99 передаваема  информаци  с шин 13 записываетс  в регистр 97 вывода и одновременно через первый выход запроса коммутатора 4 сигнал Запрос поступает в решающий блок 5 (распределитель импульсов ) . По сигналу Запрос решающий блок 5 переходит на подпрограмму чтени  информации из регистра 97 вывода . Дл  этого решающий блок 5 выставл ет на адресных выходах адрес коммутатора 4 управл ющих сигналов, который поступает на вход дешифратора 105 адреса , а по шине ЧТ УВВ - активный сигнал. По совокупности активных сигналов на входе элемента И 100 выходные ключи 98 подключают выходы регистра 97 к информационным входам решающего блока 5 и информаци  записываетс  через буфер 35 ввода-вывода в регистр 26 результата итерации, а затем запоминаетс  в узле 37 пам ти. Последний командой передаваемого массива блок 3 местного управлени  запускает решающий блок 5 на вьтолнение функциональной программы по решению одномерной задачи (по формуле 4). Дл  этого передаетс  в решающий блок 5 код, соответствующий передаче управлени , и адрес перехода (подобный алгоритм работы блока 5 приведен на фиг. 13, где УП - узел пам ти 37, 52, 64; РЛТ - регистр левой точки 28, 43, 55; РПТ - регистг правой точки 34, 49, 61; РК - регистр коэффициента 30, 45, 57; РР - регист / результата 26, 41, 53; С - сумматор 31, 46, 58). Затем блоки местного управлени  3 и 3 гтереключаютс  соответственно через коммутаторы управл ющих сигналов Д и к входам решающих блоков 52 и 5., загружают исходной информацией и передают управление ре шающим блокам 5, которые начинают со ственную программу, а в это врем  блоки 3,( и 3 местного управлени  переключаютс  каждый в своей группе к следующему блоку 5 и, таким образом , все N решающих блоков 5 первой группы со смещением во времени парал лельно выполн ют программы первого итерационного цикла. Количество решающих блоков 5 по второй группе (3N+1) - N, поэтому блок местного управлени  продолжает загружать оставшиес  решающие блоки 5, которые аналогично первой группе выполн ют программы первого итерационного цикл После того как выполнено решение в любом из решающих блоков 5 в перво итерационном цикле, решающий блок 5 сообщает об этом блоку местного упра лени . Дл  этого решающий блок 5 выставл ет по адресным шинам адрес ком мутатора А управл ющих сигналов, кот рый поступает на вход дешифратора 10 по информационным шинам передает дан ные, которые по управл ющему сигналу ЗП УВВ и сигналу с выхода дешифратора 105 записываютс  в регистр 102, а коммутатор 4 управл ющих сигналов формирует сигнал Запрос, который по шине 16 передаетс  в блок 3 местного управлени , который переходит на подпрограмму чтени , включающую выдачу по шинам 17 адреса коммутатора 4, который поступает на вход дешифратора 104, и управл ющего сигнала ЧТ УВВ по шине 15. По активному сигналу с выхода элемента И 103 информа ци  с регистра 102 через ключи 101 поступает по информационным шинам 14 через буфер ввода-вывода 81 в буферный регистр 84 блока 3, а затем записываетс  в узел 79 пам ти. Далее принимаютс  полученные на первой ите рации значени  из остальных блоков 5 Е буферную область пам ти блока мест ного управлени . Блоки 3, и 3 местного управлени  не дожида сь окончани  вычислени  во всех блоках 5, отслеживают окончание работы соседних блоков 5 и как только результат оказьгоаетс  в буферной области осуществл ют перезагрузку 1322 полученной информации и соседние освободившиес  решатощие блоки 5 дл  выполнени  следующей итерации, в то врем  как остальные блоки 5 заканчивают, текущую итерацию. Таким образом, последовательно оставшиес  блоки 5 переход т к выполнению следующей итерации. Описанный итеративный процесс повтор етс  в каждой группе до тех пор, пока будут получены искомой функции текущего временного сло  дл  каждого узла с заранее заданной-точностью (в соответствии с формулой 5). Дл  нахождени  суперпозиции полученных решений значени  функции, полученные во второй группе из решающих блоков 5 подготовки суперпозиции. пересылаютс  в решающие блоки 5 исходного шага и суперпозиции через узлы 7 - 7щ . В решающих блоках 5 т З выполн етс  программа нахождени  суперпозиции по формуле (3). Полученные значени  функций в первой группе  вл ютс  искомыми, а также исходными дл  расчета пол  на следующем временном слое с шагом Н. В то врем  как выполн етс  программа нахождени  суперпозиции в первой группе (подробно алгоритм расчета суперпозиции приведен на фиг. 14), блок 3 местного управлени  приступает к расчету пол  с шагом Н/2 дл  следующего временного сло  (фиг. 10). Рассмотрим более подробно передачу информации из решающего блока 5 подготовки суперпозиции (фиг. 5). Передающий блок 5 устанавливает триггер 66 в единицу. Дл  этого на адресных входах 23 узла 7 выставл етс  адрес триггера 66, который поступает на вход дешифратора 65 адреса и, кроме того, на стробирующий вход дешифратора 65 поступает с входа 24 узла 7 управл юпщй сигнал ЗП УВВ. Выход триггера 66 формирует сигнал Захват (ЗЛХВ), который через выход 20 узла 7 поступает на вход принимающего блока 5. В случае готовности решающий блок исходного шага и суперпозиции 5, выставл ет сигнал Подтверждение захвата (ПЗАХВ). По сигналу ПЗАХВ(выход 25 узла 7) передающий блок 5 из собственного узла 64 пам ти через входы 22-24 узла 7, ключи 68-70, которые по сигналу с выхода элемента И 67 переключаютс  на передачу, выходы 18-20 узла 7 пересылают полученные значени  функцииthe equal inputs of keys of the fourth group with information inputs of registers 1314 of the local control block are connected to the output of the fourth element I of the local control unit, the output of the third element I of the local control block is connected to the synchronization input of the output register of the local control block, the output of the second decoder of the address of the local control block connected to the first inputs of the third and fourth elements AND the local control block; the outputs of the keys of the first group of the local control block are connected to the information input With the data of the memory node and with the information inputs of the input register of the local control block, the information inputs of the keys of the second group of the local control block are connected to the outputs of the keys of the third group of the local control block, the outputs of the output keys, the information inputs of the input register, the inputs of the first address decoder, the second input of the fourth element And, the second input of the third element And, the output of the first element And of each switch control signals of the second group are connected respectively to the information inputs key the second group, the outputs of the keys of the first group, the outputs of the address register, the third output of the second group of outputs of the pulse distributor, the fourth output of the second group of outputs of the pulse distributor and the input of the half-step decider unit pulse outputs, outputs of the output keys, information inputs of the input register, inputs of the first address decoder , the second input of the fourth element And, the second input of the third element And, the output of the first element And each switch control signals of the third group are connected respectively with the information inputs of the keys of the second group, the outputs of the keys of the first group, the outputs of the address register, the third output of the second group of outputs of the pulse distributor, the fourth output of the second group of outputs of the pulse distributor, the first input of the second group of inputs of the pulse distributor of the superposition preparation unit, the outputs of the keys of the fourth group of the first and The second local control units are connected to the output information 15 of the first and second local control units, the third and fourth outputs of the second group are output in the distributor of pulses of the control unit are connected to the second inputs of the third and fourth elements, respectively, of the first and second local control units, the outputs of the first elements of the first and second local control units are connected respectively to the first and second inputs of the second group of inputs of the distributor of pulses of the control unit, register outputs whose addresses are connected to the inputs of the second decoders of the addresses of the first and second local control units, the outputs of the input keys of each switch control x signals of the first group are connected to the information inputs of the keys of the second group of the first local control unit; the outputs of the keys of the first group of which are connected to the information inputs of the output register of each switch of the control signals of the first group; the third and fourth outputs of the second group of outputs of the pulse distributor of the first local control unit are connected to the second inputs, respectively, of the first and second elements AND of each switch control signals of the first group, the second - (H + 1) -th inputs of the second group in the distributions of the pulse bodies of the first local control unit are connected to the outputs of a third of their elements AND the corresponding control switches of the first group, the outputs of the address registers of the first local control unit. Connected to the inputs of the second address selector of each switch of control signals of the first group, the outputs of the input keys of control switches of the second and third groups are connected to the information inputs of the keys of the second group of the second local control unit, the outputs of the keys of the first group of which are connected to the information output registers of each switch control signals of the second and third groups of the third and fourth outputs of the pulse distributor of the second local control unit are connected to the second inputs respectively, the first and second elements AND of each switch of the control signals of the second and third groups, the second - (2Ы + 1) -th inputs of the second group of inputs of the distributor pulse 16 of the second local control unit are connected to the outputs of the third elements AND of the corresponding switches of the control signals of the second and the third group, the outputs of the address register of the second local control unit are connected to the inputs of the second address decoder of the address of each switch of the control signals of the second and third groups, the outputs of the information keys, output address keys, control key outputs and trigger output of each i-ro (it, N) data commutation switching node are connected respectively to the second inputs of elements of the sixth group, second inputs of elements of the fifth of the group, the second input of the second element, and the second input the second group of inputs of the pulse distributor, the input element is NOT, with the first input of the second element I, with the first inputs of the elements I-of that and the sixth group of the decision block of the initial step and superposition, information inputs of information keys, information inputs Address key s, control key information input, control address decoder input, trigger information input of each i-ro data commutation switching node are connected respectively to key outputs of the first group, outputs of the address register, with the first output of the second group of pulse distributor outputs, with the third output of the second group of outputs of the pulse distributor, with the outputs of the keys of the first grupy j N-fr2i of the superposition preparation block, five times the code of the pulse distributor of each crucial block of the initial step and uperpozitsii coupled to a second input of second OR input group of pulses corresponding block distributor preparation superposition.  FIG.  1 shows a block diagram of devices. tvy; in fig.  2 decisive block of the initial step and superposition; in fig.  3 - half-step decision block; in fig.  4 is a crucial block for the preparation of superposition; in fig.  5 - switching node; in fig.  6 — control unit; in fig. 7, 8 - local control unit; in fig.  9 - control signal switch; in fig.  10 - time diagram of the device; in fig.  11 I / O buffer of solving blocks; in fig.  12 — I / O buffer of control units; in fig.  13 - algorithm of operation of decision blocks (1-3N) for the simple iteration method; in fig.  14 algorithm for calculating the superposition for decision blocks (1-n).  The device (FIG.  1) contains an I / O unit, a control unit 2, a local control unit 3, 32, a first group of switches 4j (signal control, a second group of K + 1 NM switches of signals, a third group of switches 4,, 2 N + 4 M control signals, N decisive blocks of 5 5yj of the initial pitch and superposition, N decisive blocks of 5 c, n + 3 m of half pitch, N blocks of 3 r 5n. . . , 5lj preparation of prepressions, data switch 6, which contains switching nodes 7-7c, system output information 8, system input information buses 9, system output control buses 1 system input control buses 11 ,, 11 l system address buses 12 output information spins 13, 13, input information buses 14, 14, output control buses 15, 15.2,. control input bus 16 ,, 1 address bus 17 ,, 172.  group of outputs 18, group of address outputs 19, outputs 20 for recording in memory and capture, input 21 for capturing, group of inputs 22, group for address inputs 23, inputs Z4 for recording in memory and capture 24, output 25 for capturing node 7.  Decisive unit (FIG. 2 and 11) the initial step and superposition contains the register 26 of the iteration result, the distributor 27-pulses, the left point register 28, the command decoder 29, the coefficient register 30, the summator 31, the command register 32, the command counter 33, the right point register 34, the buffer 35 I / O (AND 35, 352 element group, OR 35 element group, 35, 35 key group), address register 36, memory node 37, OR element 38j | , the group of elements OR 382, the element NOT 39, the element AND 40,, 40, the group of elements AND 40, -40 Reshayush 1st block (FIG.  3 and 11) half step contains register 41 of the iteration result, pulse distributor 42, left point register 43, 4 command decoder, coefficient register 45, adder 46, command register 47, command counter 48, right point register 4, input / output buffer 50 (group of elements And 50,, 50 ,, group of elements OR 50, group of keys 50 ,, 50. -), address register 51, memory node 52.  Decisive unit (FIG.  4 and 11) preparation of the superposition contains the register 53 of the result of the iteration, the distributor 54 pulses, the register 55 of the left point, the decoder 56 commands, the register 57 of the coefficient, the adder 58, the register 59 commands, the counter 60 commands, the register 61 right point, buffer 62 I / o (AND group 62, 62, OR group 62-j, key group 624, 62), address register 63, memory node 64.  The switching node 7 of the data switch 6 (FIG.  5) contains the address decoder 65, the trigger 66, the element And 67, the group of information keys 68, the group of address keys 69, the control key 7СГ.  Control unit 2 (FIG.  6 and 12) contains a memory node 71, a register.  72 addresses, input-output buffer 73.  yes (key group 73, 732), 74 command counter, 75 command register, buffer register 76, 77 command decoder, dispenser 78 pulses.  Local control unit 3 (FIG.  7, 8, and 12) contains a memory node 79, an address register 80, an input / output buffer 81 (key group 81. , 81), command counter 82, command register 83, buffer register 84, command decoder 85, pulse distributor 86, second AND element 87, first address decoder 88, first AND element 89, output keys 90, input register 91, register 92 , input keys 93, the fourth element And 94, the third element And 95, the second decoder 96 addresses.  Control signal switch 4 (FIG.  9) contains output register 97, group of OUTPUT keys 98, first element AND 99, fourth element AND 100, group of input keys 101, input register 102, second element 103, first address decoder 104, second address decoder 105, third; element and 106.  The device works as follows.  In the initial state, the device is prepared for operation, t. e.  in the memory unit 71 of the control unit 2 are recorded through the input device 1 control programs, in the memory unit 7U of the blocks 3, and 32 local controls are recorded by the control unit 2 control programs, coefficient arrays, initial and boundary conditions, and in units 19 lah 37t 52, 64 memory decisive blocks. 5j-5;} | j + control programs are written.  Consider the operation of the device on the example of solving a simultaneous level of the parabolic type zi: ,, 6Гa7 given on a single segment (О X 1), approximated by the finite difference method: and | ;; 2igch iG-and the Source area G (0 and x are covered by the mesh cOj ,  Calculation on a sequence of grids (0 | e W J, IO, allows to obtain a solution with the required accuracy at the nodes of the social network).  The total number of nodes in the grid WITH ,,, than in the grid (l.  and С0и1 „less Solution of the problem includes the following steps.  one).  Solution of the problem (2) with step V.  H (for example, using a simple iteration method), the result is.  2).  Solution of the problem (2) with a step V Н / 2 (for example, by the method of simple teratation), as a result we get 3).  Finding the superposition of the solutions obtained: uKiSr-iu (3) Formulas of the simple iteration method I (m40 Ui where m is the iteration number; (WM, (, „М) 1 ,.  CITI + O where with.   - nevzka.  Steps 1 and 2 are performed, respectively, in the first group of decision blocks 5k of the initial step and the soup position and in the second group of decision blocks -5 ,,.   which contains decisive half step blocks and decisive blocks for the preparation of superposition.  Step 3 is performed in the first (Group.  1320 To implement the described algorithm, according to the commands of control unit 2, blocks 3 (and 3 local controls according to their own programs simultaneously load initial information (coefficients, values of boundary conditions) into the corresponding group; into the first decision unit 5, for the first group and at the decision unit for the second groups.  For this purpose, the local control unit 3 provides the buses 17, 13, 15, respectively, with the address, data and control signal of the UVB record.  In the switch 4 of control signals to which the local control unit 3 is addressed, the address decoder 104 is triggered (FIG.  9), from the output of which the active signal, together with the active signal of the SW of the air-blast signal, arrive at the inputs of the element AND 99.  By the signal from the output of the element 99 and the transmitted information from the buses 13 is written to the output register 97 and simultaneously through the first request output of the switch 4, the request signal enters the decision block 5 (pulse distributor).  On request signal, decision block 5 switches to the information reading subroutine from output register 97.  To do this, the decision block 5 sets at the address outputs the address of the switch 4 control signals, which is fed to the input of the address decoder 105, and the active signal is passed through the FR bus UVV.  From the totality of the active signals at the input of the AND 100 element, the output keys 98 connect the outputs of the register 97 to the information inputs of the decision block 5 and the information is recorded through the input / output buffer 35 into the register 26 of the iteration result, and then stored in the memory node 37.  The last unit of the local control unit with the command of the transmitted array launches the decision block 5 to implement the functional program for solving the one-dimensional problem (according to formula 4).  For this, the code corresponding to the transfer of control and the address of the transition are transmitted to decision block 5 (a similar algorithm of operation of block 5 is shown in FIG.  13, where UE is a memory node 37, 52, 64; RLT - left point register 28, 43, 55; RPT - register right point 34, 49, 61; RK - coefficient register 30, 45, 57; PP - register / result 26, 41, 53; C - adder 31, 46, 58).  Then the local control units 3 and 3 are disconnected respectively via the control signal switches D and to the inputs of the decision blocks 52 and 5. , load the initial information and transfer control to the decision blocks 5, which start the social program, and at this time blocks 3, (and 3 local controls switch each in their group to the next block 5 and, thus, all N decision blocks 5 of the first groups with a time shift in parallel execute the programs of the first iteration cycle.  The number of decision blocks 5 in the second group (3N + 1) is N, therefore the local control unit continues to load the remaining decision blocks 5, which, like the first group, execute the programs of the first iteration cycle. After the solution is completed in any of the decision blocks 5 in the first iteration cycle, decision block 5 reports this to the local control unit.  For this, the decision block 5 sets the address of the busbar address of the control signal A, which enters the input of the decoder 10, transmits data through the data bus, which is written into the register 102 via the control signal of the RFP UVB and the signal from the output of the decoder 105 and the control signal switch 4 generates a request signal, which is transmitted via bus 16 to local control unit 3, which passes to the reading subroutine, including issuing the address of switch 4 on buses 17, which is fed to the input of the decoder 104, and controls its signal is UVV over bus 15.  According to the active signal from the output of the information element 103 103, qi from the register 102 through the keys 101 enters the information buses 14 through the I / O buffer 81 into the buffer register 84 of block 3, and then is written to the memory node 79.  Next, the values obtained in the first iteration from the remaining 5 E blocks are the buffer memory area of the local control unit.  Blocks 3, and 3 local control units did not wait until the end of the calculation in all blocks 5, monitor the end of the work of neighboring blocks 5, and as soon as the result is in the buffer area, 1322 of the received information is reset and the neighboring released solving blocks 5 are executed for the next iteration, while while the remaining blocks 5 end, the current iteration.  Thus, successively the remaining blocks 5 proceed to the next iteration.  The described iterative process is repeated in each group until the desired function of the current time layer for each node is obtained with a predetermined accuracy (in accordance with formula 5).  To find the superposition of the solutions obtained, the values of the function obtained in the second group of the crucial blocks 5 of the preparation of the superposition.  sent to decision blocks 5 of the original step and superposition via nodes 7-7.  In the decisive blocks of 5 t C, the program of finding the superposition by the formula (3) is carried out.  The obtained values of the functions in the first group are the desired as well as the initial ones for calculating the field on the next time layer with step N.  While the program of finding the superposition in the first group is being carried out (the algorithm for calculating the superposition is detailed in FIG.  14), the local control unit 3 proceeds to the calculation of the field in increments of H / 2 for the next temporary layer (Fig.  ten).  Let us consider in more detail the transfer of information from the decisive block 5 for the preparation of superposition (FIG.  five).  The transmitting unit 5 sets the trigger 66 in the unit.  For this purpose, the address inputs 23 of the node 7 exhibit the address of the trigger 66, which is fed to the input of the address decoder 65 and, in addition, the gate input of the decoder 65 is fed from the input 24 of the node 7 to the control signal UF UVB.  The output of the trigger 66 generates a signal of the Capture (ZLHV), which through the output 20 of the node 7 enters the input of the receiving unit 5.  In the case of readiness, the decider block of the initial step and superposition 5 exposes the Capture Confirmation Signal (PZAHV).  By the signal of the MFAS (output 25 of node 7) the transmitting unit 5 from its own node 64 of memory through inputs 22-24 of node 7, keys 68-70, which are switched to transmission by the signal from the output of element 67 and 67, outputs 18-20 of node 7 are forwarded derived function values

2311045132423110451324

в узел 37 пам ти принимающего реша- Таким образом, введение новых фунющего блока 5.кциональных блоков и св зей позвол етin the node 37 of the memory of the decision maker. Thus, the introduction of a new funeral block of 5. national blocks and links allows

Описанна  последовательность по- повысить производительность устройства втор етс  до тех пор, пока не закон- за счет распараллеливани  вычислительчитс  врем  моделируемого процесса. s ного процесса в решающих блоках.The described sequence to improve the performance of the device repeats until the time of the simulated process is calculated, due to parallelization. s process in decision blocks.

I I I I

Рг-резулд та ит рации Wr-rezuld ta it radios

i 1i 1

г g

Регистр Jtedou movKu jJtedou register movKu j

CyMMamoL TCyMMamoL T

Рг. точки tf9Pr. tf9 points

ДанныеData

ДанныеData

АдресAddress

I I

33

РаспредеDistribution box

жительresident of

импульсобimpulse

UZUz

Рг Kom0t циента U5Pr Kom0t Cyment U5

CvemvuK CvemvuK

Рг. команд «7 копана 48Pr. teams "7 copana 48

lUuHbtlUuHbt

Регистр адреса 52Address Register 52

Узел пон тыKnot pon you

t it i

«D“D

фиг.Зfig.Z

252 2522252 2522

Решаюший fjtoff подготооки суперпозиции ), Sfff), , 5f3N)Solving fjtoff superposition superposition), Sfff),, 5f3N)

7 /(Offffymamopa  7 / (Offffymamopa

19nineteen

2020

-,-,

7070

6969

JJ

6868

гg

гГyy

6565

2S2S

22

puz5puz5

..

8,eight,

22

2J2J

фи ,6fi, 6

/J 1 15 W17/ J 1 15 W17

ffft/z.ffft / z.

gjntr ittenntoto yi MitteMufSgjntr ittenntoto yi MitteMufS

ЛонныеLonnoy

ШSh

I Pr ЦI Pr Ц

ff

тt

PrPr

тt

ISIS

16 f16 f

lOSlOS

1717

&&

зпуввsoot

106106

ЗапросRequest

Фиг. 9FIG. 9

Шины ввода-вь/МаInput tires / Ma

II

I ГI G

чh

Фш.12Fs.12

буфер oooS(k oooS buffer (k

ыs

&&

поby

, ffffff

ъъ

108108

Фиг11Fig11

Фиг. 13FIG. 13

Фиг. 14FIG. 14

Claims (1)

УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФ- . ФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащее блок управления, N решающих блоков исходного шага и суперпозиции и первую группу из N коммутаторов управляющих сигналов, каждый решающий блок исходного шага и суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки,¹ дешифратор команд, регистр, коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, шесть групп элементов И, три группы элементов ИЛИ, регистр адреса, узел памяти, элемент ИЛИ, элемент НЕ, два элемента И, причем первый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции соединен с входом синхронизации регистра коэффициента решающего блока исходного шага и суперпозиции, второй выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - со счетным входом счетчика команд решающего блока исходного шага и суперпозиции, третий выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра адреса решающего блока исходного шага и суперпозиции, четвертый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с управляющими входами ключей первой группы решающего блока исходного шага и суперпозиции, пятый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиций - с первыми входами элементов И первой группы решающего блока исходного шага и суперпозиции, шестой выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с первыми входами элементов . И второй группы решающего блока исход5 ного шага и суперпозиции, седьмой вы- ^; ход первой группы выходов распредели- ; теля импульсов решающего блока исходного шага и суперпозиции - с управляющими входами ключей второй группы решающего блока исходного шага и суперпозиции, восьмой выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра команд решающего блока исходного шага и суперпозиции, девятый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции с входом синхронизации регистра результата итерации решающего блока неSU 1104513 ходкого шага и суперпозиции, десятый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регистра левой точки решающего блока исходного шага и суперпозиции, одиннадцатый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с управляющим входом сумматора решающего блока исходного шага и суперпозиции, двенадцатый выход первой группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции - с входом синхронизации регист ра правой точки решающего блока исходного шага и суперпозиции, первая группа входов распределителя импульсов решающего блока исходного шага и суперпозиции соединена с выходами дешифратора команд решающего блока исходного шага и суперпозиции, входы которого соединены с информационными выходами регистра команд решающего блока исходного шага и суперпозиции, выходы ключей второй группы решающего блока исходного шага и суперпозиции соединены с информационными входами регистра коэффициента, регистра команд, регистра правой точки, первой группой информационных входов регистра результата итерации и регистра левой точки решающего блока исходного шага и суперпозиции, выходы счетчика команд решающего блока исходного шага и суперпозиции соединены с информационными входами регистра адреса решающего блока исходного шага и суперпозиции, выходы регистра правой точки решающего блока исходного шага и суперпозиции соединены с входами первого слагаемого сумматора решающего блока исходного шага и суперпозиции, входы второго слагаемого которого соединены с выходами регистра левой точки решающего блока исходного шага и суперпозиции, выходы сумматора решающего блока исходного шага и суперпозиции соединены с второй группой информационных входов регистра результата итерации решающего блока исходного шага и суперпозиции, первая группа выходов которого соединена с второй группой информационных входов регистра’левой точки решающего блока исходного шага и суперпозиции, выходы регистра коэффициента решающего блока исходного шага и суперпозиции соединены с вторыми входами элементов И первой групт пы решающего блока исходного шага и суперпозиции, вторая группа выходов регистра результата итерации решающего блока исходного шага и суперпозиции соединена с вторыми входами элементов И второй группы решающего . блока исходного шага и суперпозиции, выходы элементов И первой и второй групп решающего блока исходного шага и суперпозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ первой группы решающего блока исходного шага и суперпозиции, выходы которых соединены с информационными входами ключей первой группы решающего блока исходного шага и суперпозиции, выход элемента НЕ соединен с первым входом первого элемента И решающего блока исходного шага и суперпозиции и первыми входами элементов И третьей и четвертой групп решающего блока исходного шага и суперпозиции, выход второго элемента И решающего блока исходного шага и суперпозиции соединен с первым входом элемента ИЛИ решающего блока исходного шага и суперпозиции, выходы элементов И пятой группы решающего блока исходного шага и суперпозиции соединены с первыми входами элементов ИЛИ третьей группы решающего блока исходного шага.и суперпозиции, информационные входы ключей второй группы решающего блока исходного шага и суперпозиции соединены с информационными выходами узла памяти решающего блока исходного шага и суперпозиции, выходы ключей первой группы решающего блока исходного шага и суперпозиции соединены с вторыми входами элементов И третьей группы решающего блока исходного шага и суперпозиции, выходы которых соединены с вторьми входами элементов ИЛИ второй группы решающего блока исходного шага и суперпозиции, выходы регистра адреса решающего блока исходного шага и суперпозиции соединены с вторыми входами элементов И четвертой группы решающего блока исходного шага и суперпозиции, выходы кото рых соединены с вторыми входами элементов ИЛИ третьей группы решающего блока исходного шага и суперпозиции, первый выход второй группы выходов распределителя импульсов решающего блока исходного шага и суперпозиции соединен с вторым входом первого элемента И решающего блока исходного шага и суперпозиции, второй выход второй группы выходов распределителя импульсов решающего блока исходного ша'га и суперпозиции соединен с входом чтения узла памяти решающего блока исходного шага и суперпозиции, выход первого элемента И решающего блока исходного шага и суперпозиции соединен с вторым входом элемента ИЛИ решающего блока исходного шага и суперпозиции, выходы элементов ИЛИ второй и третьей групп решающего блока исходного шага и суперпозиции соединены соответственно с информационными и адресными входами узла памяти решающего блока исходного шага и суперпозиции, выходы элементов И шестой группы соединены с первыми входами элементов ИЛИ второй группы, коммутатор управляющих сигналов содержит регистр ι вывода, группу выходных ключей, четыре элемента И, группу входных ключей, регистр ввода, два дешифратора адреса, выходы первого - четвертого элементов И коммутатора управляющих сигналов соединены соответст'венно с входом синхронизации регистра вывода, управляющими входами входных ключей, входом синхронизации регистра ввода и управляющими входами выходных ключей коммутатора управляющих сигналов, выходы регистра ввода коммутатора управляющих сигналов соединены с информационными входами входных ключей группы коммутатора управляющих сигналов, выход первого дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами третьего и четвертого элементов И коммутатора управляющих сигналов, выходы регистра вывода коммутатора управляющих сигналов подключены к информационным входам выходных ключей группы коммутатора управляющих сигналов, выход второго дешифратора адреса коммутатора управляющих сигналов соединен с первьми входами первого и второго элементов И коммутатора управляющих сигналов, выходы выходных ключей группы, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов первой группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов и первым входом второй группы входов распределителя импульсов соответствующего решающего блока исходного шага и суперпозиции, отличающеес я тем, что, с целью повышения производительности, в него введены N+1 решающих блоков половинного шага, вторая группа из N+1 коммутаторов управняющих сигналов, N блоков подготовки суперпозиции, третья группа из N коммутаторов управляющих сигналов, два блока местного управления и коммутатор данных, который содержит N узлов коммутации, причем решающий . блок половинного шага содержит регистр результата итерации, распределитель импульсов, регистр коэффициента, сумматор, регистр команд, регистр левой точки, дешифратор команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел памяти, причем в каждом решающем блоке половинного шага первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации регистра коэффициента решающего блока половинного шага, второй выход первой группы выходов распределителя импульсов решающего блока половинного шага - со счетным входом счетчика команд решающего блока половинного шага, третий выход первой группы выходов распределителя импульсов решающего блока половинного шага с входом синхронизации регистра адреса решающего блока половинного шага, четвертый выход первой группы выходов распределителя импульсов решающего блока половинного шага-с управляющи- . ми входами ключей первой группы решающего блока половинного шага, пятый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с первыми входами элементов И первой группы решающего блока половинного шага, шестой выход первой группы выходов распределителя импульсов решающего блока половинного шала - с первьвии входами элементов И второй группы решающего блока половинного шага, седьмой выход первой группы выходов распределителя импульсов решающего блока половинного шага с управляющими входами ключей второй группы решающего блока половинного шага, восьмой выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра команд решающего блока половинного шага, девятый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра результата итерации решающего блока половинного шага, десятый выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра левой точки решающего блока половинного шага, одиннадцатый выход первой группы выходов распределителя импульсов решающего блока половинного шага с управляющим входом сумматора решающего блока половинного шага, двенадцатый; выход первой группы выходов распределителя импульсов решающего блока половинного шага - с входом синхронизации регистра правой точки решающего блока половинного шага, первая группа входов распределителя импульсов решающего блока половинного шага соединёна с выходами дешифратора команд решающего блока половинного шага, входы которого соединены с выходами регистра команд решающего блока половинного шага, выходы ключей второй группы решающего блока половинного шага соединены с информационными входами регистра коэффициента, регистра команд, регистра правой точки, первыми группами информационных входов регистра результата итерации и регистра левой точки решающего блока половинного шага, выходы счетчика команд решающего блока половинного шага соединены с информационными входами регистра адреса решающего блока половинного шага, выходы регистра правой точки решающего блока половинного шага соединены с входами правого слагаемого сумматора решающего блока половинного шага, входы второго слагаемого которого соединены с информационными выходами регистра левой точки решающего блока половинного шага, выходу сумматора решающего блока половинного шага соединены с второй группой информационных входов регистра итерации решающего блока половинного шага, первая группа выходов которого соединена с второй группой информационных входов регистра левой точки решающего блока половинного шага, выходы регистра коэффициента решающего блока половинного шага соединены с вторыми входами элементов И первой группы решающего блока половин ного шага, вторая группа выходов регистра результата итерации решающего блока половинного шага соединена с вторыми входами элементов.И второй группы решающего блока половинного шага, выходы элементов И первой и второй групп решающего блока половинного шага соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, выходы которых, соединены с информационными входами ключей первой группы решающего блока половинного шага, первый выход второй группы выходов распределителя импульсов решающего блока половинного шага соединен с входом записи узла памяти решающего блока половинного шага, второй выход второй группы выходов распределителя импульсов решающего блока половинного шага соединен с входом чтения узла памяти решающего блока половинного шага, информационные входы ключей второй группы решающего блока половинного шага соединены с выходами узла памяти решающего блока половинного шага, выходы ключей первой группы решающего блока половинного шага соединены с информационными входами узла памяти .решающего блока половинного шага, выходы регистра адреса соединены с адресными входами узла памяти решающего блока половинного шага, решающий блок подготовки суперпозиции содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел памяти, причем в блоке подготовки суперпозиции первый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции соединен с входом синхронизации регистра коэффициента блока подготовки суперпозиции, второй выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - со счетным вхо1104513 дом счетчика команд блока подготовки суперпозиции,* третий выход первой группы выходов распределителя импульсов блока подготовки суперпозиции с входом синхронизации регистра адреса блока подготовки суперпозиции, четвертый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с управляющими входами ключей первой группы блока подготовки суперпозиции, пятый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с первыми входами элементов И первой группы блока подготовки суперпозиции, шестой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с первыми входами элементов И второй группы блока подготовки суперпозиции, седьмой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с управляющими входами ключей второй группы блока подготовки суперпозиции, восьмой выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с входом синхронизации регистра команд блока подготовки суперпозиции, девятый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции с входом синхронизации регистра результата итерации блока подготовки суперпозиции, десятый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с входом синхронизации регистра левой . точки блока подготовки суперпозиции, одиннадцатый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с управляющим входом сумматора блока подготовки суперпозиции, двенадцатый выход первой группы выходов распределителя импульсов блока подготовки суперпозиции - с входом синхронизации регистра правой точки блока подготовки суперпозиции, первая группа входов . распределителя импульсов блока подготовки суперпозиции соединена с выходами дешифратора команд блока подготовки суперпозиции, входы которого соединены с выходами регистра команд блока подготовки суперпозиции, выходы ключей второй группы блока подготовки суперпозиции соединены с информационными входами регистра коэффициента блока подготовки суперпозиции, регистра команд, регистра правой точки, первой группой информационных входов регистра результата итерации и регистра левой точки блока подготовки суперпозиции, выходы счетчика команд блока подготовки суперпозиции соединены с информационными входами регистра адреса блока подготовки суперпозиции, выходы регистра правой точки блока подготовки суперпозиции соединены с входами первого слагаемого сумматора блока подготовки суперпозиции, входы второго слагаемого которого соединены с выходами регистра левой точки блока подготовки суперпозиции, выходы сумматора блока подготовки суперпозиции соединены с второй группой информационных входов регистра результата итерации блока подготовки суперпозиции, первая группа выходов которого соединена с второй группой информационных входов регистра левой точки блока подготовки суперпозиции, выходы регистра коэффициента блока подготовки суперпозиции соединены с вторыми входами элементов И первой группы блока подготовки суперпозиции, ,вторая группа выходов регистра результата итерации блока подготовки суперпозиции соединена с вторыми входами элементов И второй группы блока подготовки суперпозиции, выходы первой и второй групп элементов И блока подготовки суперпозиции соединены соответственно с первыми и вторыми входами элементов ИЛИ группы блока подготовки суперпозиции, выходы которых соединены с информационными входами ключей первой группы блока подготовки суперпозиции, первый выход второй группы выходов распределителя импульсов блока подготовки суперпозиции соединен с входом записи узла памяти блока подготовки суперпозиции, второй выход второй группы выходов распределителя импульсов блока подготовки суперпозиции - с входом чтения узла памяти блока подготовки суперпозиции, информационные входы ключей второй группы блока подготовки суперпозиции соединены с выходами узла памяти блока подготовки суперпозиции, выходы ключей первой группы блока подготовки суперпозиции соединены с информационными входами узла памяти блока подготовки суперпозиции, выходы регистра адреса блока подготовки су'перпозиции соединены с адресными вхо дами узла памяти блока подготовки суперпозиции, узел коммутации коммутатора данных¹ содержит дешифратор адреса, триггер, элемент И, группу информационных ключей, группу адресных ключей, управляющий ключ, выход дешифратора адреса подключен к входу синхронизации триггера узла коммутации коммутатора данных, выход которого соединен с первым входом элемента И узла коммутации коммутатора данных, выход которого подключен к управляющим входам информационных, адресных и управляющего ключей узла коммутации коммутатора данных, блок управления содержит узел памяти, регистр адреса, две группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распределитель Импульсов, причем в блоке управления первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации буферного регистра блока управления, второй выход первой группы выходов распределителя импульсов блока управления - со счетным входом счетчика команд блока управления, третий выход первой группы выходов распределителя импульсов блока управления - с входом синхронизации регистра адреса блока управления, четвертый выход первой группы'выходов распределителя импульсов блока управления - с управ-, ляющими входами ключей первой группы ; блока управления, пятый выход первой группы выходов распределителя импульсов блока управления - с управляющими входами ключей второй группы блока управления, шестой выход первой группы выходов распределителя импульсов блока управления - с входом синхронизации регистра.команд блока управления, первая группа входов распределителя импульсов блока управления соединена с выходами дешифратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, входы ключей первой группы блока управления соединены с информационными выходами буферного регистра блока управления, выходы информационных ключей второй группы блока управления соединены с входами регистра команд блока управления и буферного регистра блока управления, выходы счетчика команд блока управления соединены с входами регистра адреса блока управ ления, выходы ключей первой группы блока управления соединены с информационными входами узла памяти блока управления, входы ключей второй группы блока управления соединены с выходами узла памяти блока управления, выходы регистра адреса блока управления соединены с адресными входами узла памяти блока управления, первый выход второй группы выходов распределителя импульсов блока управления соединен с входом записи узла памяти блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управления, блок местного управления содержит узел памяти, регистр адреса, четыре группы ключей, счетчик команд, регистр команд, буферный регистр, дешифратор команд, распределитель импуль· сов, четыре элемента И, два дешифратора адреса, регистр ввода, регистр вывода,. причем в блоке местного управления первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации буферного регистра блока местного управления, второй выход первой группы выходов распределителя импульсов блока местного управления - со счетным входом счетчика команд блока местного управления, третий выход первой группы выходов распределителя импульсов блока местного управления - с входом синхронизации регистра адреса блока местного управления, четвертый выход первой группы выходов распределителя Импульсов блока местного управления - с управляющими входами ключей первой группы блока местного управления, пятый выход первой группы выходов распределителя импульсов блока местного управления - с управляющими входами ключей второй группы блока местного управления, шестой выход первой группы выходов распределителя импульсов блока местного управления - с входом синхронизации регистра команд блока . местного управления, первая группа входов распределителя импульсов блока местного управления соединена с выходами дешифратора команд блока местного управления, входы которого соединены с выходами регистра команд блока местного управления, информационные входы ключей первой группы блока местного управления соединены с выходами буферного регистра блока местного управления, выходы ключей второй группы блока местного управления соединены с информационными входами регистра команд и буферного регистра блока местного управления, выходы счетчика команд блока местного управления соединены с информационными входами регистра адреса блока местного управления, выходы которого соединены с адресными входами узла j памяти блока местного управления, с входами первого дешифратора адреса блока местного управления, первый выход второй группы выходов распределителя импульсов блока местного уп-₍ давления соединен с входом записи узла памяти блока местного управления, второй выход второй группы выходов распределителя импульсов блока местного управления соединен с входом чтения узла памяти блока местного управления, третий выход второй группы выходов распределителя импульсов блока местного управления соединен с первым входом первого элемента И блока местного управления, четвертый выход второй группы выходов распределителя импульсов блока местного управления соединен с первым входом второго элемента И блока местного управления, первый вход второй группы входов распределителя импульсов блока местного управления соединен с выходом третьего элемента И блока местного управления, информационные входы ключей третьей группы соединены с выходами регистра вывода блока местного управления, выход первого дешифратора адреса блока местного управления соединен с вторыми входами первого и второго элементов И блока местного управления, выход второго элемента И блока местного управления соединен с управляющими входами ключей третьей группы блока местного управления, выход первого элемента И блока местного управления соединен с входом синхронизации регистра ввода блока местного управления, выходы регистра ввода блока местного управления соединены с информационными входами ключей четвертой группы блока местного управления, управляющие входы ключей четвертой группы блока местного управления соединены с выходом четвертого элемента И блока местного управления, выход третьего элемента И блока местного управления соединен с входом синхронизации регистра вывода блока мест ного управления, выход второго дешифратора адреса блока местного управления соединен с первыми входами третьего и четвертого элементов И блока местного управления, выходы ключей первой группы блока местного управления соединены с информационными входами узла памяти и с информационными входами регистра ввода блока местного управления, информационные входы ключей второй группы блока местного управления соединены с выходами узла памяти и с выходами ключей третьей группы блока местного управления, причем выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса,второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов второй группы соединены соответственно с ин-: формационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов и с входом распределителя импульсов решающего блока половинного шага, выходы выходных ключей, информационные входы регистра ввода, входы первого дешифратора адреса, второй вход четвертого элемента И, второй вход третьего элемента И, выход первого элемента И каждого коммутатора управляющих сигналов третьей группы соединены соответственно с информационными входами ключей второй группы, выходами ключей первой группы, выходами регистра адреса, третьим выходом второй группы выходов распределителя импульсов, четвертым выходом второй группы выходов распределителя импульсов, первым входом второй группы входов распределителя импульсов блока подготовки суперпозиции, выходы ключей четвертой группы первого и второго блоков местного управления подключены к информационным входам ключей второй группы блока управления, выходы ключей первой группы блока управления соединены с информационными входами регистров вывода первого и второго блоков местного управления, третий и четвертый выходы второй группы выходов распределителя импульсов блока управления соединены с вторыми входами со ответственно третьего и четвертого элементов И первого и второго блоков местного управления, выходы первых элементов И первого и второго блоков местного управления соединены соответственно с первым и вторым входами второй группы входов распределителя импульсов блока управления, выходы регистра адреса которого соединены С входами вторых дешифраторов адреса первого и второго блоков местного управления, выходы входных ключей каждого коммутатора управляющих сигналов первой группы подключены к информационным входам ключей второй группы первого блока местного управления, выходы ключей первой группы которого соединены с информационными входами регистра вывода каждого коммутатора управляющих сигналов первой группы, третий и четвертый выходы второй группы выходов распределителя импульсов первого блока местного управления соединены с вторыми входами соответственно первого и второго элементов И каждого коммутатора управляющих сигналов первой группы, второй (Ν+1)-ή входы второй группы входов распределителя импульсов первого блока местного управления соединены с выходами третьих элементов И соответствующих коммутаторов управляющих сигналов первой группы, выходы регистра адреса первого блока местного управления соединены с входами второго дешифратора адреса каждого коммутатора управляющих сигналов первой группы, выходы входных ключей коммутатора управляющих сигналов второй и третьей групп подключены к,информационным входам ключей второй группы второго блока местного управления, выходы ключей первой группы которого соединены с информационными входами регистров вывода каждого коммутатора управляющих сигналов второй и третьей групп, третий и четвертый выходы распределителя импульсов второго блока местного управления соединены с вторыми входами соответствен но первого и второго элементов И каждого коммутатора управляющих сиг-° налов второй и третьей групп, второй(2N+1)-ft входы второй группы входов распределителя импульсов второго блока местного управления соединены с выходами третьих элементов И соответствукйцих коммутаторов управляющих сигналов второй и третьей групп, выходы регистра адреса второго блока местного управления.соединены с входами вторых дешифраторов адреса каж- . дого коммутатора управляющих сигналов второй и третьей групп, выходы информационных ключей, выходы адресных ключей, выход управляющего ключа и выход триггера каждого i-ro (i = 1, N) узла коммутации коммутатора данных соединены соответственно с вторыми входами элементов И шестой группы, вторыми входами элементов И пятой группы, вторым входом второго элемента И, вторым входом второй группы входов распределителя импульсов, входом элемента НЕ, с первым входом второго элемента И, с первыми входами элементов И пятой и шестой групп решающего блока исходного шага и суперпозиции, информационные входы информационных ключей, йнфор мационные входы адресных ключей, информационный вход управляющего ключа, управляющий вход дешифратора адреса, информационный вход триггера каждого i-ro узла коммутации коммутатора данных соединены соответственно с выходами ключей первой группы, выходами регистра адреса, с первым выходом второй группы выходов распределителя импульсов, с третьим выходом второй группы выходов распределителя импульсов, с выходами ключей первой группы j = N + 2ϊ блока подготовки суперпозиции, пятый выход распределителя импульсов каждого решающего блока исходного шага и суперпозиции соединен с вторым входом второй группы входов распределителя импульсов соответствующего блока подготовки суперпозиции.DEVICE FOR SOLVING DIF-. FERENTIAL EQUATIONS, containing a control unit, N decision blocks of the initial step and superposition, and a first group of N control signal switches, each decision block of the initial step and superposition contains an iteration result register, a pulse distributor, a left point register, ¹ instruction decoder, register, coefficient, adder, instruction register, instruction counter, right point register, two key groups, six groups of AND elements, three groups of OR elements, address register, memory node, OR element, NOT element, two AND elements, and the first output of the first group of outputs of the pulse distributor of the decision block of the initial step and superposition is connected to the synchronization input of the register of the coefficient of the decision block of the initial step and superposition, the second output of the first group of outputs of the pulse distributor of the decision block of the initial step and superposition - with a counting input of the command counter of the decisive block of the initial step and superposition, the third output of the first group of outputs of the pulse distributor of the decisive block of the initial step and superposition - with the synchronization input of the address register of the decisive block of the initial step and superposition, fourth output of the first group of outputs of the pulse distributor the decisive block of the initial step and superposition - with control inputs of the keys of the first group of the decisive block of the initial step and superposition, the fifth output of the first group of outputs ra predelitelya pulses initial decisive steps of compositions and unit - the first inputs of AND gates of the first group crucial initial step and the superposition unit, a sixth output of the first group unit decisive initial step of the distributor outputs and the pulse superposition - the first inputs of elements. And the second group of the decisive block of the initial step and superposition, the seventh ^; the first group of outputs distributed; pulse generator of the decisive block of the initial step and superposition - with control inputs of the keys of the second group of the decisive block of the initial step and superposition, the eighth output of the first group of outputs of the pulse distributor of the decisive block of the initial step and superposition - with the synchronization input of the command register of the decisive block of the initial step and superposition, ninth output the first group of outputs of the pulse distributor of the decisive block of the initial step and superposition with the synchronization input of the register of the result of the iteration of the decisive block not SU 1104513 walker step and superposition, the tenth output of the first group of outputs of the pulse distributor of the decisive block of the initial step and superposition - with the synchronization input of the left point register of the decisive block of the initial step and superposition, the eleventh output of the first group of outputs of the pulse distributor of the decisive block of the initial step and superposition - with the control input of the adder the decisive block of the initial step and superposition, the twelfth output of the first group of outputs of the pulse distributor the decisive block of the initial step and superposition - from the input synchronization of the register of the right point of the decisive block of the initial step and superposition, the first group of inputs of the pulse distributor of the decisive block of the initial step and superposition is connected to the outputs of the command decoder of the decisive block of the initial step and superposition, the inputs of which are connected to the information outputs of the command register of the decisive block of the initial step and superposition, the key outputs of the second group of the decisive block of the initial step and superposition are connected to the information inputs of the coefficient register, command register, register of the right point, the first group of information inputs of the register of the iteration result and the register of the left point of the decision block of the initial step and superposition, the outputs of the command counter of the decision block of the initial step and superposition are connected to the information inputs of the register of the address of the decision block of the initial step and superposition, the outputs of the register of the right point of the decision block of the initial step and superposition are connected to the inputs of the first term of the adder of the decisive block of the initial step and superposition, the inputs of the second term of which are connected with the outputs of the register of the left point of the decision block of the initial step and superposition, the outputs of the adder of the decision block of the initial step and superposition are connected to the second group of information inputs of the register of the result of the iteration of the decision block of the initial step and superposition, the first group of outputs of which is connected to the second group of information inputs of the register of the left point of the decision block of the initial step and superposition, the outputs of the coefficient register of the decision block of the initial step and superposition are connected to the second inputs of the elements And first grupt nN crucial initial step and the superposition unit, a second group of register outputs the result of the iteration step starting superposition deciding unit and coupled to second inputs of AND gates of the second group decisive. the block of the initial step and superposition, the outputs of the And elements of the first and second groups of the decisive block of the initial step and superposition are connected respectively to the first and second inputs of the elements OR of the first group of the decisive block of the initial step and superposition, the outputs of which are connected to the information inputs of the keys of the first group of the decisive block of the initial step and superposition, the output of the element is NOT connected to the first input of the first element AND of the decisive block of the initial step and superposition and the first inputs of the elements of the third and fourth groups of sol the starting block of the initial step and superposition, the output of the second AND element of the critical block of the initial step and superposition is connected to the first input of the OR element of the critical block of the initial step and superposition, the outputs of the elements of the fifth group of the critical block of the initial step and superposition are connected to the first inputs of the OR elements of the third critical group block of the initial step. and superpositions, the information inputs of the keys of the second group of the decision block of the initial step and superposition are connected to the information outputs of the memory node of the decision block of the initial step and superposition, the outputs of the keys of the first group of the decision block of the initial step and superposition are connected to the second inputs of the elements of the third group of the decision block of the initial step and superpositions, the outputs of which are connected to the second inputs of the OR elements of the second group of the decision block of the initial step and superposition, the outputs of the address register of the decision block are of the next step and superposition are connected to the second inputs of the AND elements of the fourth group of the decisive block of the initial step and superposition, the outputs of which are connected to the second inputs of the elements of the third group of the decisive block of the initial step and superposition, the first output of the second group of outputs of the pulse distributor of the decisive block of the initial step and superposition connected to the second input of the first element AND of the decisive block of the initial step and superposition, the second output of the second group of outputs of the pulse distributor of the decisive block of the initial step and the superposition is connected to the reading input of the memory node of the decisive block of the initial step and superposition, the output of the first element AND of the decisive block of the initial step and superposition is connected to the second input of the OR element of the decisive block of the initial step and superposition, the outputs of the OR elements of the second and third groups of the decisive block of the initial step and superpositions are connected respectively to the information and address inputs of the memory node of the decisive block of the initial step and superposition, the outputs of the elements of the sixth group are connected to the first inputs of the elements OR of the second group, the control signal switch contains an output register ι, a group of output keys, four AND elements, an input key group, an input register, two address decoders, outputs of the first to fourth elements of a control signal switch AND are connected respectively to the synchronization input of the output register, the control inputs of the input keys, the input synchronization input register and the control inputs of the output keys of the control signal switch, the outputs of the input register of the control signal switch are connected to control inputs of the control signal switch group, the output of the first decoder of the control signal switch address is connected to the first inputs of the third and fourth elements of the control signal switch And the outputs of the output register of the control signal switch are connected to the information inputs of the output keys of the control signal switch group, the output of the second address decoder the control signal switch is connected to the first inputs of the first and second elements AND of the control switch x signals, outputs of the group's output keys, information inputs of the input register, inputs of the first address decoder, second input of the fourth element And, second input of the third element And, output of the first element And of each switch of control signals of the first group are connected respectively to the information inputs of the keys of the second group, outputs the keys of the first group, the outputs of the address register, the third output of the second group of outputs of the pulse distributor, the fourth output of the second group of outputs of the pulse distributor and the first input the second group of inputs of the pulse distributor of the corresponding decision block of the initial step and superposition, characterized in that, in order to increase productivity, N + 1 decision blocks of half step are introduced into it, the second group of N + 1 control signal switches, N blocks of preparation of the superposition, the third group of N control signal switches, two local control units and a data switch, which contains N switching nodes, moreover decisive. the half-step block contains the iteration result register, pulse distributor, coefficient register, adder, instruction register, left point register, command decoder, instruction counter, right point register, two key groups, two groups of AND elements, a group of OR elements, an address register, a node memory, moreover, in each half-step decision block, the first output of the first group of outputs of the pulse distributor is connected to the synchronization input of the coefficient register of the half-step decision block, the second output of the first group of outputs the half-step decisive pulse distributor - with a counting input of the half-decisive decisive block command counter, the third output of the first group of outputs of the half-decisive decisive pulse block with the synchronization input of the address register of the decisive half-block, the fourth output of the first group of exits of the half-decisive decisor with the manager. with the key inputs of the first group of the deciding block of the half step, the fifth output of the first group of outputs of the pulse distributor of the decisive block of the half step - with the first inputs of the elements And the first group of decisive block of the half step, the sixth output of the first group of outputs of the pulse distributor of the deciding block of the half shal - with the first inputs of the elements And the second group of the decision block of the half step, the seventh output of the first group of outputs of the pulse distributor of the decision block of the half step with the control inputs of the keys in the half group of the deciding block of the half step, the eighth output of the first group of outputs of the pulse distributor of the deciding block of the half step - with the synchronization input of the command register of the deciding block of the half step, the ninth output of the first group of outputs of the pulse distributor of the deciding block of the half step - with the synchronization input of the register of the result of the iteration of the deciding block of the half step step, the tenth output of the first group of outputs of the pulse distributor of the decisive block of the half step - with the synchronization input of the register of the left point deciding block half step, the first output of the eleventh group decisive half step pulse distributor unit outputs to the control input of the adder block casting half step, twelfth; the output of the first group of outputs of the pulse distributor of the deciding block of the half step - with the synchronization input of the register of the right point of the decisive block of the half step, the first group of inputs of the pulse distributor of the decisive block of the half step is connected to the outputs of the decoder of the decoding block of the half step, the inputs of which are connected to the outputs of the register of the commands of the decisive block half step, the key outputs of the second group of the decision block of the half step are connected to the information inputs of the coefficient register, register commands, right-point register, the first groups of information inputs of the iteration result register and the left-point register of the half-step decision block, the outputs of the half-step decision block command counter outputs are connected to the information inputs of the half-step decision block address register, the outputs of the right-point register of the half-step decision block are connected to the inputs of the right term of the adder of the deciding block of the half step, the inputs of the second term of which are connected to the information outputs of the register of the left point half-step decision block, the output of the adder of the half-step decision block is connected to the second group of information inputs of the iteration register of the half-step decision block, the first group of outputs of which is connected to the second group of information inputs of the left point register of the half-step decision block, the outputs of the coefficient register of the half-step decision block are connected with the second inputs of the elements And the first group of the decision block of the half step, the second group of outputs of the register of the result of the iteration of the decision block half step is connected to the second inputs of the elements. And the second group of the decision block of the half step, the outputs of the elements And the first and second groups of the decision block of the half step are connected respectively to the first and second inputs of the group of elements OR, the outputs of which are connected to the information inputs of the keys of the first group of the decision block of the half step, the first output of the second group of outputs the pulse distributor of the decision block of the half step is connected to the recording input of the memory node of the decision block of the half step, the second output of the second group of outputs of the pulse distributor is decisive of the half-step block is connected to the read input of the memory node of the half-step decisive block, the information inputs of the keys of the second group of the half-step decisive block are connected to the outputs of the memory node of the half-step decisive block, the outputs of the keys of the first group of the half-step decisive block are connected to the information inputs of the memory node. half-step decision block, the addresses of the address register are connected to the address inputs of the memory node of the half-step decision block, the superposition preparation block contains the iteration result register, pulse distributor, left point register, command decoder, coefficient register, adder, command register, command counter, register right point, two groups of keys, two groups of AND elements, a group of OR elements, an address register, a memory node, and in the superposition preparation block, distribute the first output of the first group of outputs For pulses of the superposition preparation unit, it is connected to the synchronization input of the coefficient register of the superposition preparation unit, the second output of the first group of outputs of the pulse distributor of the superposition preparation unit - with the counting input of the counter counter of the superposition preparation unit, * the third output of the first group of outputs of the pulse distributor of the superposition preparation unit with the synchronization input register address of the superposition preparation unit, the fourth output of the first group of outputs of the pulse distributor of the preparation unit su compositions - with control inputs of keys of the first group of the superposition preparation unit, the fifth output of the first group of outputs of the pulse distributor of the superposition preparation unit - with the first inputs of the elements of the first group of the superposition preparation unit, the sixth output of the first group of outputs of the pulse distributor of the superposition preparation unit - with the first inputs of AND elements the second group of the superposition preparation unit, the seventh output of the first group of outputs of the pulse distributor of the superposition preparation unit - with control inputs of the second group of the superposition preparation unit, the eighth output of the first group of outputs of the pulse distributor of the superposition preparation unit - with the synchronization input of the superposition preparation unit command register, the ninth output of the first group of outputs of the pulse distributor of the superposition preparation unit with the synchronization input of the result register of the iteration of the superposition preparation unit, the tenth output of the first the group of outputs of the pulse distributor of the superposition preparation unit - with the synchronization input of the left register. points of the superposition preparation unit, the eleventh output of the first group of outputs of the pulse distributor of the superposition preparation unit - with the control input of the adder of the superposition preparation unit, the twelfth output of the first group of outputs of the pulse distributor of the superposition preparation unit - with the clock synchronization input of the right point register of the superposition preparation unit, the first group of inputs. the pulse distributor of the superposition preparation unit is connected to the outputs of the decoder of the superposition preparation unit, whose inputs are connected to the outputs of the command register of the superposition preparation unit, the outputs of the keys of the second group of the superposition preparation unit are connected to the information inputs of the coefficient register of the superposition preparation unit, the instruction register, the right point register, the first the group of information inputs of the register of the result of iteration and the register of the left point of the block for preparing the superposition, the outputs of the counter to the superposition preparation unit's omand is connected to the information inputs of the superposition preparation unit's address register register, the outputs of the register's right point register of the superposition preparation unit are connected to the inputs of the first term of the adder of the superposition preparation unit, the inputs of the second term of which are connected to the outputs of the left point register of the superposition preparation unit, the outputs of the adder of the superposition preparation unit connected to the second group of information inputs of the register of the result of the iteration of the superposition preparation unit, the first group whose outputs are connected to the second group of information inputs of the register of the left point of the superposition preparation unit, the outputs of the coefficient register of the superposition preparation unit are connected to the second inputs of the And elements of the first group of the superposition preparation unit,, the second group of the outputs of the register of the result of the iteration of the superposition preparation unit is connected to the second inputs of the elements the second group of the preparation unit of the superposition, the outputs of the first and second groups of elements And the preparation unit of the superposition are connected respectively to the first by the second and second inputs of the elements of the OR group of the superposition preparation unit, the outputs of which are connected to the information inputs of the keys of the first group of the superposition preparation unit, the first output of the second group of outputs of the pulse distributor of the superposition preparation unit is connected to the recording input of the memory node of the superposition preparation unit, the second output of the second group of distributor outputs pulses of the superposition preparation unit - with the reading input of the memory node of the superposition preparation unit, the information inputs of the keys of the second group of the unit by preparations for the superposition are connected to the outputs of the memory node of the superposition preparation unit, the outputs of the keys of the first group of the superposition preparation unit are connected to the information inputs of the memory of the superposition preparation unit, the outputs of the address register of the superposition preparation unit are connected to the address inputs of the memory unit of the superposition preparation unit, the switch switching unit data ¹ contains an address decoder, a trigger, an AND element, a group of information keys, a group of address keys, a control key, the output of an address decoder is connected to the synchronization input of a trigger of a switching node of a data switch, the output of which is connected to the first input of an And element of a switching node of a data switch, the output of which is connected to the control inputs of information, address and control keys of the switching node of the data switch, the control unit contains a memory node, address register, two groups of keys, command counter, command register d, buffer register, command decoder, Pulse distributor, and in the control unit, the first output of the first group of outputs of the pulse distributor is connected to the synchronization input of the buffer register of the control unit, the second output of the first group of outputs of the pulse distributor of the control unit is with the counting input of the command counter of the control unit, third the output of the first group of outputs of the pulse distributor of the control unit - with the synchronization input of the address register of the control unit, the fourth output of the first group of outputs will distribute spruce up pulses of the control unit - with control inputs of the keys of the first group; the control unit, the fifth output of the first group of outputs of the pulse distributor of the control unit with the control inputs of the keys of the second group of the control unit, the sixth output of the first group of outputs of the pulse distributor of the control unit with the synchronization input of the register. commands of the control unit, the first group of inputs of the pulse distributor of the control unit is connected to the outputs of the command decoder of the control unit, the inputs of which are connected to the outputs of the command register of the control unit, the key inputs of the first group of the control unit are connected s with information outputs of the buffer register of the control unit, the outputs of the information keys of the second group of the control unit are connected to the inputs of the command register of the control unit and the buffer register of the control unit, the outputs of the counter of the commands of the control unit are connected to the inputs of the address register of the control unit, the outputs of the keys of the first group of the control unit are connected with the information inputs of the memory unit of the control unit, the inputs of the keys of the second group of the control unit are connected to the outputs of the memory unit of the control unit, the outputs of the register a the control unit res is connected to the address inputs of the control unit memory node, the first output of the second group of outputs of the control unit pulse distributor is connected to the recording input of the control unit memory node, the second output of the second group of outputs of the control unit pulse distributor is connected to the read input of the control unit memory unit, local The control contains a memory node, an address register, four key groups, an instruction counter, an instruction register, a buffer register, an instruction decoder, a pulse distributor, four elements enta And, two address decoders, input register, output register ,. moreover, in the local control unit, the first output of the first group of outputs of the pulse distributor is connected to the synchronization input of the buffer register of the local control unit, the second output of the first group of outputs of the pulse distributor of the local control unit is connected to the counting input of the command counter of the local control unit, the third output of the first group of outputs of the pulse distributor of the block local control - with the synchronization input of the address register of the local control unit, the fourth output of the first group of outputs of the distributor Impul owl of the local control unit - with control inputs of the keys of the first group of the local control unit, fifth output of the first group of outputs of the pulse distributor of the local control unit - with the control inputs of the keys of the second group of local control unit, sixth output of the first group of outputs of the pulse distributor of the local control unit - with synchronization input block instruction register. local control, the first group of inputs of the pulse distributor of the local control unit is connected to the outputs of the decoder commands of the local control unit, the inputs of which are connected to the outputs of the command register of the local control unit, the information inputs of the keys of the first group of the local control unit are connected to the outputs of the buffer register of the local control unit, the outputs of the keys the second group of the local control unit is connected to the information inputs of the command register and the buffer register of the local control unit, outputs the command counter of the local control unit is connected to the information inputs of the address register of the local control unit, the outputs of which are connected to the address inputs of the memory node j of the local control unit, with the inputs of the first address decoder of the local control unit, the first output of the second group of outputs of the pulse distributor of the local control unit ₍ the pressure is connected to the recording input of the memory node of the local control unit, the second output of the second group of outputs of the pulse distributor of the local control unit is connected to the reading input of the memory node of the local control unit, the third output of the second group of outputs of the pulse distributor of the local control unit is connected to the first input of the first AND element of the local unit control, the fourth output of the second group of outputs of the pulse distributor of the local control unit is connected to the first input of the second element AND of the local control unit ia, the first input of the second group of inputs of the pulse distributor of the local control unit is connected to the output of the third element AND of the local control unit, the information inputs of the keys of the third group are connected to the outputs of the output register of the local control unit, the output of the first address decoder of the local control unit is connected to the second inputs of the first and second elements AND of the local control unit, the output of the second element AND of the local control unit is connected to the control inputs of the keys of the third group of the local control unit, the output of the first element And the local control unit is connected to the synchronization input of the input register of the local control unit, the outputs of the input register of the local control unit are connected to the information inputs of the keys of the fourth group of the local control unit, the control inputs of the keys of the fourth group of the local control unit are connected to the output of the fourth element And of the local control unit control, the output of the third element AND of the local control unit is connected to the synchronization input of the output register of the local control unit, the output of the second of the address decoder of the local control unit is connected to the first inputs of the third and fourth elements AND of the local control unit, the key outputs of the first group of the local control unit are connected to the information inputs of the memory unit and with the information inputs of the input register of the local control unit, the information inputs of the keys of the second group of the local control unit connected to the outputs of the memory node and the outputs of the keys of the third group of the local control unit, and the outputs of the output keys, the information inputs of the register input , the inputs of the first address decoder, the second input of the fourth element And, the second input of the third element And, the output of the first element And of each switch of the control signals of the second group are connected respectively to the information inputs of the keys of the second group, the outputs of the keys of the first group, the outputs of the address register, the third the output of the second group of outputs of the pulse distributor, the fourth output of the second group of outputs of the pulse distributor and with the input of the pulse distributor of the deciding unit of the half step, the outputs of the output keys, the information inputs of the input register, the inputs of the first address decoder, the second input of the fourth element And, the second input of the third element And, the output of the first element And of each switch of the control signals of the third group are connected respectively to the information inputs of the keys of the second group, the outputs of the keys of the first group, the outputs of the address register, the third output of the second group of outputs of the pulse distributor, the fourth output of the second group of outputs of the pulse distributor, the first input of the second group of inputs of the pulse distributor ow of the superposition preparation unit, the key outputs of the fourth group of the first and second local control units are connected to the information inputs of the keys of the second group of the control unit, the key outputs of the first group of the control unit are connected to the information inputs of the output registers of the first and second local control units, the third and fourth outputs of the second group the outputs of the pulse distributor of the control unit are connected to the second inputs from the third and fourth elements, respectively, of the first and second local control units phenomena, outputs of the first elements And the first and second local control units are connected respectively to the first and second inputs of the second group of inputs of the pulse distributor of the control unit, the outputs of the address register of which are connected to the inputs of the second decoders addresses of the first and second local control units, the outputs of the input keys of each control switch the signals of the first group are connected to the information inputs of the keys of the second group of the first local control unit, the outputs of the keys of the first group of which are connected to the information inputs of the output register of each switch of control signals of the first group, the third and fourth outputs of the second group of outputs of the pulse distributor of the first local control unit are connected to the second inputs of the first and second elements, respectively, of each switch of control signals of the first group, the second (Ν + 1) -ή inputs the second group of inputs of the pulse distributor of the first local control unit are connected to the outputs of the third elements AND the corresponding control signal switches of the first load the outputs of the address register of the first local control unit are connected to the inputs of the second decoder of the address of each switch of the control signals of the first group, the outputs of the input keys of the switch of the control signals of the second and third groups are connected to the information inputs of the keys of the second group of the second local control unit, the outputs of the keys of the first group of which connected to the information inputs of the output registers of each switch of the control signals of the second and third groups, the third and fourth outputs of the impulse distributor the second second local control unit is connected to the second inputs of the first and second elements respectively And of each switch of the control signals of the second and third groups, the second (2N + 1) -ft inputs of the second group of inputs of the pulse distributor of the second local control unit are connected to the outputs of the third elements And corresponding switchboards of control signals of the second and third groups, the outputs of the address register of the second local control unit are connected to the inputs of the second address decoders each. of the switchboard of control signals of the second and third groups, information key outputs, address key outputs, control key output and trigger output of each i-ro (i = 1, N) switching node of the data switch are connected respectively to the second inputs of elements And the sixth group, second inputs elements And the fifth group, the second input of the second element And, the second input of the second group of inputs of the pulse distributor, the input of the element NOT, with the first input of the second element And, with the first inputs of the elements And the fifth and sixth groups of the decisive unit and steps and superpositions, information key information inputs, address key information information, control key information input, address decoder control input, trigger information information of each i-ro switch node of the data switch are connected respectively to the outputs of the keys of the first group, the outputs of the address register, with the first output of the second group of outputs of the pulse distributor, with the third output of the second group of outputs of the pulse distributor, with the outputs of the keys of the first group j = N + 2ϊ of the preparation unit with superposition, the fifth output pulse each distributor crucial initial step superposition unit and connected to a second input of second AND input group corresponding block distributor preparation superposition pulse.