SU1024930A1

SU1024930A1 - Device for simulating network topology

Info

Publication number: SU1024930A1
Application number: SU823389418A
Authority: SU
Inventors: Александр Георгиевич Додонов; Владимир Васильевич Месяц; Сергей Петрович Пелехов; Виктор Михайлович Шишмарев; Александр Михайлович Щетинин; Аркадий Андреевич Котляренко
Original assignee: Институт Проблем Моделирования В Энергетике Ан Усср
Priority date: 1982-02-02
Filing date: 1982-02-02
Publication date: 1983-06-23

Description

ресным входом блока пам ти адресов первой выход щей ветви узлов сети, управл ющий вход которого соединен с выходом третьего элемента ИЛИ,первый вход которого соединен с выхо,дом первой линии задержки, выходы блоков пам ти адресов выход щих ветвей и первой выход щей ветви узлов г сети соединены с входами четвертого элемента ИЛИ, выход которого соединен с информационным входом регистра адреса выход щей ветви, выход которого вл етс выходом адреса вход щей ветви устройства и соединен с входом первого дешифратора, выход которого подключен к нулевому входу второго триггера и первому входу п того элемента ИЛИ, второй вход которого соединен с выходом элемента НЕ и первым входом шестого элемента ИЛИ, выход п того элемента ИЛИ вл етс выходом сигналов включени моделей ветвей стройства, выход регистра адреса вход щей ветви вл етс выходом адреса вход щей ветви устройства-и соеинен с входом второго дешифратора, выход которого соединен с вторым входом третьего элемента ИЛИ, вторыми входами первого и шестого элеентов ИЛИ и первым входом второго лемента И, второй вход которого под ключен к выходу дешифратора сравнени The main input of the memory block of addresses of the first output branch of network nodes, the control input of which is connected to the output of the third OR element, the first input of which is connected to the output, the house of the first delay line, the outputs of the memory blocks of addresses of the output branches and the first output branch of nodes The network is connected to the inputs of the fourth OR element, the output of which is connected to the information input of the address register of the output branch, the output of which is the output of the address of the input branch of the device and connected to the input of the first decoder, the output of which is The second input of the second element OR, the second input of which is connected to the output of the element NOT and the first input of the sixth element OR, the output of the fifth element OR is the output of the turn signals of the models of the branches of the device, The output of the address of the input branch of the device is connected to the input of the second decoder, the output of which is connected to the second input of the third OR element, the second inputs of the first and sixth elements OR, and the first input of the second element AND, the second input to expensively under the key to the output of the decoder comparison

кодов, а выход вл етс выходом сигнала окончани работы устройства, выход первого элемента И соединен с единичным входом второго триггера, выход которого соединен с первыми входами третьего и четвертого элементов И, выход первого триггера соединен с первыми входами п того и шес того элементов И, вторые входы треть его и п -гЪго элементов И соединены с первым входом тактовых импульсов устройства, вторые входы четвертого и шестого элементов И соединены с вторым входом тактовых импульсов устройства , выходы третьего и четвертого элементов И соединены соответственно с управл ющими входами блока пам ти адресов выход щих ветвей узлов сети и регистра адреса выход щей ветви,вь)ход п того элемента И соединен с вторым входом первого элемента И, выход которого соединен с управл ющим входом блока пам ти адресов вход щих ветвей узлов сети, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом блока пам ти адресов вход щей ветви узлов сети, а выход - с информационным входом регистра адреса вход щей ветви,управл ющий вход которого соединен с выходом шестого элемента И.codes, and the output is the output signal of the device's end operation, the output of the first element I is connected to the single input of the second trigger, the output of which is connected to the first inputs of the third and fourth elements I, the output of the first trigger connected to the first inputs the second inputs are one third of it and the nth elements of AND are connected to the first input of the device’s clock pulses, the second inputs of the fourth and sixth elements of And are connected to the second input of the device’s clock pulses, the outputs of the third and fourth elements in And are connected respectively to the control inputs of the memory block of addresses of the outgoing branches of network nodes and the address register of the outgoing branch, v) the stroke of the fifth element And is connected to the second input of the first And element, the output of which is connected to the control input of the memory block incoming branches of network nodes, the output of which is connected to the first input of the seventh OR element, the second input of which is connected to the output of the memory block of addresses of the incoming branch of network nodes, and the output - to the information input of the address register of the incoming branch that controls th is connected to the output of the sixth element I.

Изобретение относитс к вычислительной технике и может быть использовано при построении специализированных вычислительных устройств . дл моделировани сетевых задач, в частности задач организационного управлени .The invention relates to computing and can be used in the construction of specialized computing devices. for modeling network tasks, in particular organizational management tasks.

Известно устройство дл моделиро-вани сетевых графиков содержащее блок управлени , блок формировани топологии, генератор импульсов и блок моделей ветвей по числу работ сетевого графика, кажда из которых выполнена в виде задатчиков адресов, формировател временных интервалов, триггеров и элементов И, ИЛИ, НЕ ,A device for simulating network schedules is known comprising a control unit, a topology generation unit, a pulse generator and a branch model block by the number of network schedule jobs, each of which is configured as address setters, time interval generator, triggers, and AND, OR, NOT elements

Недостатком устройства вл етс значительное врем , затрачиваемое на моделирование адресов, которое зависит от максимального числа узлов исследуемых сетей.The drawback of the device is the considerable time spent on the modeling of addresses, which depends on the maximum number of nodes of the studied networks.

Наиболее близким к предлагаемому по технической сущности вл етс устройство, содержащее блок адресов пам ти первой выход щей ветви узлов сети,блок пам ти адресов первой вход щей ветви узлов,регистр адреса выход щей ветви, регистр ад|зёса вход щей ветви , выходы регистров подключены к адресным входам соответственно блока пам ти адресов выход щих ветвей узлов сети и блока пам ти адресов вход щих ветвей узлов сети 2.The closest to the proposed technical entity is a device containing a block of memory addresses of the first outgoing branch of network nodes, a memory block of addresses of the first incoming branch of nodes, the address register of the outgoing branch, the trunk register of the incoming branch, outputs of registers are connected to the address inputs of, respectively, the memory block of addresses of the outgoing branches of network nodes and the memory block of addresses of the incoming branches of network nodes 2.

Недостатком известного устройства вл етс невозможностъ параллельного моделировани сети.A disadvantage of the known device is the impossibility of parallel network modeling.

Целью изобретени вл етс повышение быстродействи устройства. 31 Поставленна цель достигаетс тем что в .устройство р,п моделировани то пологии сетей введены блоки пам ти адресов начальных и конечных узлов ветвей сети, регистры адреса конечного узла ветви и конечного узла сети, первый и второй триггеры, первый и второй дешифраторы, дешифратор сравнени кодов, перва и втьра линии задержки, семь элементов ИЛИ, шесть элементов И и элемент НЕ, причем адресный вход блока пам ти адресов начальных узлов ветвей сети вл етс входом задани адреса начальной ветви устройства, управл ющий вход блока пам ти адресов начальных узлов ветвей сети вл етс пусковым входом устройства и соединен с входом первой линии задержки и первым входом первого элемента ИЛИ, адресный вход блока па мти адресов конечных узлов ветвей сети вл етс входом задани адреса конеч ного узла ветви устройства, управл ю щий вход блока пам ти адресов конечных узлов ветвей сети вл етс входо . прерывани работы устройства и соеди нен с входом второй линии задержки и диничнь1м входом первого триггера,пер вый вход первого элемента И соединен с входом элемента НЕ и вл етс входом приема сигналов окончани работы моделей ветвей устройства, информаци ОННЫ0 вход регистра адреса конечного узла ветви соединен с выходом блока пам ти адресов конечных узлов ветвей сети и адресным входом блока пам ти адресов первой вход щей ветви узлов сети, управл ющий вход регистра адре са конечного узла ветви соединен с выходом второй линии задержки и управл ющим входом блока пам ти адресо первой вход щей ветви узлов сети, ин формационный вход регистра адреса s конечного узла сети вл етс входом задани адреса конечного узла сети устройства, выход регистра адреса конечного узла сети соединен с первым входом дешифратора сравнени кодов , второй вход которого соединен с выходом регистра адреса конечного узла ветви и первым входом второго элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом блока пам ти адресов начальных узлов ветвей сети, а выход - с адресным входом блока пам ти адресов первой выход щей ветви узлов сети, управл ющий вход которого соединен 0 С ВЫХОДОМ третьего элемента ИЛИ, первый вход которого соединен с выходом первой линии задер):(ки, выходы блоков пам ти адресов выход щих ветвей и первой выход щей ветви узлов сети соединены с входами четвертого элемента ИЛИ, выход которого соединен с информационным входом регистра адреса выход щей ветви, выход которого вл етс выходом адреса вход щей ветви устройства и соединен с входом первого дешифратора , выход которого подключен к нулевому входу второго триггера и первому входу п того элемента ИЛИ, вторрй вход которого соединен с выходом элемента НЕ и первым входом шестого элемента ИЛИ, выход п того, элемента ИЛИ вл етс выходом сигналов включени моделей ветвей устройства , выход регистра адреса вход щей ветви вл етс выходом адреса вход щей ветви устройства и соединен с входом второго дешифратора,выход которого соединен с вторым входом третьего элемента ИЛИ,торыми входами первого и шестого элементов ИЛИ и первым входом второго элемента И, второй вход которого подключен к выходу дешифратора сравнени кодов, а выход вл етс выходом сигнала окончани работы устройства, выход первого элемента И соединен с единичным входом второго триггера, выход которого соединен с первыми входами третьего и четвертого элементов И, выход первого триггера соединен с первыми входами п того и шестого элeмeнtoв И, вторые входы третьего и п того элементов И соединены с пэрвым входом тактовых импульсов устройства , вторые входы четвертого и шестого элементов И соединены с вторым входом тактовых импульсов устройству, выходы третьего и четвертого элементов И соединены соответственно с управл ющими входами блока пам ти адресов выход щих ветвей узлов сети и регистра выход щей ветви, выход п того элемента И соединен с 18торым входом первого элемента И, выход которого соединен с управл ющим входом блока пам ти адресов вход щих ветвей узлов сети, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом блока пам ти адресов первой вход щей ветви узлов сети, а выход - с информаиионным входом регистра адреса вход щей ветви, управл ющий вход которого соединен с выходом шестого элемента И,The aim of the invention is to improve the speed of the device. 31 The goal is achieved by the fact that memory blocks of addresses of the initial and final nodes of the network branches, the address registers of the end node of the branch and the end node of the network, the first and second triggers, the first and second decoders, the decoder are entered into the device p, n modeling network slopes. codes, the first and the first delay lines, seven OR elements, six AND elements and the NOT element, the address input of the memory block of the addresses of the initial nodes of the network branches is the input of the address of the initial branch of the device, controlling the input of the memory block These addresses of the initial nodes of the network branches are the starting input of the device and connected to the input of the first delay line and the first input of the first OR element, the address input of the block of addresses of the end nodes of the network branches is the input of the address setting of the final node of the device branch, the control input the block of addresses of the end nodes of the network branches is input. interrupt the device and connect it to the input of the second delay line and the single input of the first trigger, the first input of the first element I is connected to the input of the element NOT and is the input of receiving signals of the end of the device branch models, the information of the ON input of the address register of the end node of the branch is connected to the output of the memory of the addresses of the end nodes of the network branches and the address input of the memory of the addresses of the first incoming branch of the network nodes; the control input of the address register of the end node of the branch is connected to the output of the second delay line and the control input of the memory block of the address of the first incoming branch of the network nodes, the information input of the address register of the end node of the network is the input of the address of the end node of the network of the device, the output of the register of the address of the network end node is connected to the first input of the code comparison decoder, the second input which is connected to the output register of the address of the end node of the branch and the first input of the second element OR, the second input of the second element OR is connected to the output of the memory block of addresses of the initial nodes of the network branches, and the output to the address input of the block the address memory of the first outgoing branch of the network nodes, the control input of which is connected 0 to the OUT of the third OR element, the first input of which is connected to the output of the first deadline) :( ki, the output memory blocks of the addresses of the outgoing branches and the first outgoing branch network nodes are connected to the inputs of the fourth OR element, the output of which is connected to the information input of the address register address of the output branch, the output of which is the output address of the input branch of the device and connected to the input of the first decoder, the output of which is connected to zero the second trigger input and the first input of the fifth OR element, the second input of which is connected to the output of the NOT element and the first input of the sixth OR element, the fifth output of the OR element is the output of the device branch enable signals, the output of the address register register is the output addresses of the input branch of the device and connected to the input of the second decoder, the output of which is connected to the second input of the third element OR, the second inputs of the first and sixth elements OR, and the first input of the second element AND, the second input of which is under The output is the output of the device operation end signal, the output of the first element I is connected to the single input of the second trigger, the output of which is connected to the first inputs of the third and fourth elements And, the output of the first trigger is connected to the first inputs of the fifth and the sixth element And, the second inputs of the third and fifth elements And connected to the first input of the clock pulses of the device, the second inputs of the fourth and sixth elements And connected to the second input of the clock pulses to the device, output The third and fourth elements And are connected respectively to the control inputs of the memory block of addresses of the outgoing branches of the network nodes and the register of the output branch, the output of the fifth And element is connected to the 18th input of the first And element, the output of which is connected to the control input of the memory block addresses of incoming branches of network nodes, the output of which is connected to the first input of the seventh OR element, the second input of which is connected to the output of the memory block of addresses of the first incoming branch of network nodes, and the output to the information input of the register of the input address conductive branch, a control input coupled to an output of the sixth AND gate,

Дополнительные элементы и соединени , введенные в устройcTSOfпозвол ют осуществить формирование каналов передачи информации между элементами моделируемой сети, врем организации которых не зависит от общего числа узлов сети, а определ етс только количеством входных . и выходных ветвей дл рассматриваемого узла.Additional elements and connections entered into the TSOf device allow the formation of information transfer channels between the elements of the simulated network, the organization time of which does not depend on the total number of network nodes, but is determined only by the number of input nodes. and output branches for the node in question.

На фиг.1 изображена структурна схема устройства; на фиг.2 - схема дешифратора срав-нени кодов.1 shows a block diagram of the device; FIG. 2 is a diagram of a decoder comparing codes.

Устройство содержит блок 1 пам ти адресов начальных узлов ветвей сети, блок 2 пам ти адресов конечных узлов ветвей сети, блок 3 пам ти адресов выход щих ветвей узлов сети, блок пам ти адресов вход щих ветвей узлов сети, блок 5 пам ти адресов первой выход щей ветви узлов сети 5, блок 6 пам ти адресов первой вход щей ветви узлов сети, регистр 7 адреса выход щей ветви, регистр 8 адреса вход щей ветви, регистр 9 адреса конечного узла ветви , регистр 10 конечного узла сетиу триггеры П и 12, дешифратор 13 и И, дешифратор 15 сравнени кодов, линии 16и 17задержки,элементы ИЛИ 182 ,элементы И25-Зй иэлемент НЕ31. IThe device contains a block of 1 memory of addresses of the initial nodes of network branches, a block of 2 memory of addresses of end nodes of network branches, a block of 3 memory of addresses of output branches of network nodes, a block of memory of addresses of incoming branches of network nodes, block 5 of memory of addresses of the first output common branch of network nodes 5, block 6 of the memory of addresses of the first incoming branch of network nodes, register 7 of the address of the output branch, register 8 of the address of the incoming branch, register 9 of the address of the end node of the branch, register 10 of the end node of the network trigger P and 12, decoder 13 and I, decoder 15 code comparison, lines 16 and 17 back rzhki, elements OR 182, elements И25-Зй and element 31. I

Входами устройства вл ютс полюс 32 и 33, соединенные соответственно с адресным входом блоков 1 и 2 пам т начального узла и конечного узла. На входные полюса З и 35 подаютс соответственно серии импульсов ГИ1 и ГИ2, сдвинутых относительно друг друга. Полюс 36 пр назначен дл получени сигнала Пуск, по которому начинаетс моделирование заданной топологии сети. Выходами устройства вл ютс полюса 37 и 38, соединенные соответственно с выходами регистров 7 и 8 выход щей и вход щей ветвей. Полюс 39 предназначен дл выдачи сигнала конца моделировани заданной топологии сети. ...The device inputs are poles 32 and 33, connected respectively to the address input of blocks 1 and 2 of the memory of the start node and the end node. A series of pulses GI1 and GI2, shifted relative to each other, is supplied to the input poles 3 and 35, respectively. Pole 36 is assigned to receive a Start signal, which starts the simulation of a given network topology. The outputs of the device are poles 37 and 38, connected respectively to the outputs of registers 7 and 8 of the outgoing and incoming branches. Pole 39 is designed to provide a signal to end the simulation of a given network topology. ...

Блоки 1-6 пам ти предназначены дл хранени информации о топологии моделируемых сетей. В блоке 1 пам ти по адресу номера ветви хранитс номер начального узла данной ветви, в блоке 2 пам ти по адресу номера ветви - номер конечного узлаBlocks 1-6 of memory are designed to store information about the topology of the simulated networks. In block 1 of memory at the address of the branch number, the number of the starting node of this branch is stored, in block 2 of memory at the address of the branch number is the number of the ending node

данной ветви, в блоке 5 пам ти по адресу номера узла - номер ветви, выход щей из рассматриваемого узла, причем если выход щих ветвей несколько , то беретс произвольно люба ветвь и считаетс первой, а осталь- . ные по пор дку образуют цепочку выходных ветвей дл данного узла. Вторична нумераци выход щих ветвейThis branch, in block 5 of memory at the node number address, is the branch number leaving the node in question, and if there are several outgoing branches, then any branch is taken arbitrarily and is considered the first and the rest. orderly form a chain of output branches for a given node. Secondary numbering of outgoing branches

может осуществл тьс в пор дке возрастани номеров ветвей. В блоке 6 пам ти по адресу номера узла хранитс номер первой ветви , вход щей в рассматриваемый узел (нумераци can be done in order of increasing branch numbers. In memory block 6, the number of the first branch included in the node in question is stored at the node number address (numbering

вход щих ветвей производитс также произвольно), в блоке 3 памйти по адресу первой выход щей ветви - номер второй ветви, выход щей из того же узла, а по адресу второй выход щейincoming branches are also made arbitrarily), in block 3 memory at the address of the first outgoing branch, the number of the second branch leaving the same node, and at the address of the second outgoing

ветви - номер третьей ветви, выход щей из указанного узла и т.д. Если кака -либо ветвь сети в процессе дополнительной нумерации оказалась последней в цепочке, то по ее адресу в блоке 3 пам ти хранитс информаци X. В блоке 4 пам ти по адресу первой вход щей ветви хранитс номер второй ветви в цепочке вход щих ветвей-дл данного узла. Если ветвьbranches - the number of the third branch leaving the specified node, etc. If any branch of the network in the process of additional numbering was the last in the chain, then its address in block 3 of memory stores information X. In block 4 of memory at the address of the first incoming branch is stored the number of the second branch in the chain of incoming branches-for this node. If the branch

в цепочке вход щих ветвей вл етс последней, то по ее адресу хранитс информаци X. Таким образом, блок 3 пам ти хранит адреса цепочек ветвей выход щих из узлов,а блок пам тиадреса цепочек ветвей, вход щих в узлы .in the chain of incoming branches is the last, then X information is stored at its address. Thus, memory block 3 stores the addresses of the chains of branches leaving the nodes, and the memory block of the address of branches of the branches entering the nodes.

.Количество чеек в блоках 1-4 паМ ти определ етс числом ветвей, а в блоках 5 и 6 пам ти - числом узлов моделируемых сетей.The number of cells in blocks 1–4 of units is determined by the number of branches, and in blocks 5 and 6 of memory, by the number of nodes of the simulated networks.

Регистры 7 и 8 адреса выход щей и вход щей ветвей в устройстве представл ют собой регистры с параллельным приемом информации. Регистр 7 предназначен дл промежуточного хранени адреса (н омера) ветви при рассмотрении ветвей, выход щих из узла, а регистр 8 используетс дл хранени адресов (номеров), вход щих в узел. Регистры 9 и tO выполненыThe registers 7 and 8 of the addresses of the outgoing and incoming branches in the device are registers with parallel reception of information. Register 7 is intended for intermediate storage of the address (n omer) of the branch when considering branches leaving the node, and register 8 is used to store addresses (numbers) entering the node. Registers 9 and tO performed

аналогичным образом и предназначены соответственно дл промежуточного хранени адреса и рассматриваемого узла сети и дл посто нного хранени адреса конечного узла сети.similarly, they are intended respectively for intermediate storage of the address and the considered network node and for permanent storage of the address of the final network node.

Дешифратор 15 сравнени кодов предназначен дл поразр дного сравнени кодов, хран щихс в регистрах 9 и 10, и содержит .элементы ИЛИ kO и 4 элемент И 2 и полгзсы . Дешифраторы 13 и Н состо ни X предназначены дл сравнени поступающих на них кодов с кодовой комбинацией состо ни X, заданного посто нно в схеме. Устройство работает следующим образом. В блоки 1-6 пам ти заноситс информаци о топологии моделируемой сети. Регистры 7-9 предварительно обнул ютс , а в регистр 10 конечного узла сети заноситс код номера (адрес) узла сети, который выбран при данном моделировании последним. Триггеры 11 и 12 наход тс первоначально в нулевом состо ний. После начального установа на полюс 32 устройства подаетс код номера ветви, выход щей из узла прин того при данном решении за начальный. Таким образом, при решении любой сетевой задачи информаци о топологии сети хранитс в блоках пам ти, конечный узел сети задаетс кодом в регистре 10, а начальный узел опре дел етс по адресу номера ветви в блоке 1 пам ти. В некоторый мрмент времени сигнал Пуск, поступающий на полюс Зб, про ходит через элемент ИЛИ 2k и устанав ливает триггер 12 в единичное состо ние. Единичное состо ние триггера 12 разрешает прохождение серии импул сов ГИ1 (полюс З) и ГИ2 (полюс 35) соответственно через элементы И 29 и 30. Кроме того сигнал Пуск поступа ет на вход линии 1б задержки и на вход считывани блока 1 пам ти начальных узлов. При поступлении сигна ла разрешени выбора в блоке 1 пам ти происходит считывание чейки пам ти по адресу номера ветви,поступающего с полюса 32, Так как ветвь вы рана, как выход ща из начального уз ла сети, то на выходе блока 1 пам ти по вл етс код начального узла сети, который поступает через элемент ИЛИ 19 на адресный вход блока 5 пам ти первой выход щей ветви. Через врем задержки, достаточное дл считывани информации из блока 1 пам ти , сигнал Пуск по вл етс на выходе линии 16 задержки и поступает через элемент ИЛИ 18 на вход считывани блока 5 пам ти. Сигнал выборки по адресу начального узла позвол ет считать из блока 5 пам ти код номера ветви, вл ющейс первой в цепочке ветвей и выход щей из на1 0 чально.го .узла сети. Код первой выход щей ветви с выхода блока 5 пам ти поступает через элемент ИЛИ 20 на информационный вход регистра 7 выход щей ветви и записыватес в него по первому импульсу ГИ1, поступившему на управл ющий вход регистра с выхода элемента И 29. Записанный код первой выход щей ветви с выхода регистра 7 поступает на адресный вход блока 3 пам ти, а также на выходной полюс 37 устройства . Устройство в процессе моделировани сложной сети осуществл ет логическое соединение моделей ветвей, настроенных на реализацию различных функций. При по влении кода номера выход щей ветви на полюсе 37, который подключаетс ко всем модел м ветвей , происходит подготовка к включению только одного элемента, соответствующего первой ветви, выход щей из начального узла. Затем импульс ГИ2, сдвинутый относительно импульса ГИ1, поступает на вход считывани блока 3 пам ти и по адресу первой выход щей из начального узла ветви осуществл ет выборку второго номера ветви, выход щей из того же узла. Код номера считанной ветви через элемент ИЛИ 20 поступает на информационный вход регистра 7 выход щей ветви и с приходом второго импульса ГИ1 записываетс в указанный регистр. Код номера ветви снова поступает на полюс 37 и подготавливает к работе следую-. щую элементарную модель. Так осуществл етс выборка номеров ветвей, выход щих из начального узла до тех пор, пока не сосчитана последн ветвь в цепочке. По адресу ее номера в блоке 3 пам ти считан код X, который записываетс в регистр 7. В этом случае в полюса 37 не включена ни одна модель ветви, но так как выход регистра 7 подключен к дешифратору 13 состо ни X, то в комбинационной схеме путем сравнени кодов определ етс информаци о конце цепочки, записанна в регистре 7. Дешифратор 13 вырабатывает на выходе сигнал, который поступает на нулевой вход триггера 12, сбрасывает его в нулевое состо ние , кроме этого сигнал с выхода дешифратора поступает на полюс 6. С полюса 46 устройства выработанный сигнал поступает на входы всех элементарных моделей, но включает только те, которые подготовлены к включению , а именно модели ветйей, соединенные по топологии с начальным узло сети. При получении сигнала включени модели начинают.выполнение заданных функций, что определ ет моделирова-ние соответствующей задер кки, Така обработка информации осуществл етс до тех пор, пока кака -нибудь модель не закончит выполнение своих функций В данной ситуации на полюс 7 устройства с выхода элементарной модели подаетс сигнал прерывани , а на полюсе 33 по витс код номера ветви, соответствующей модели, вызвавшей остановку моделировани сети. Код номера ветви с полюса 33 поступает на адресный вход блока 2 пам ти, а сигнал прерывани с полюса 7 поступает на вход триггера Л ц устанавливает его в единичное состо ние . Единичное состо ние триггера 11 разрешает прохождение импульсов ГИ1 и ГИ2 через элементы И 27 и 28. Кроме этого сигнал прерывани поступает на вход линии 17 задержки и на вход считывани блока 2 пам ти. С приходом сигнала выборки в блоке 2 по адресу номера ветви, вызвавшей прерывание, происходит считывание, из чейки, в которой записан номер конечного узла рассматриваемой ветви Код считанного номера узла с выхода блока 2 пам ти поступает на адресные входы блока 6 пам ти и на информационные входы регистра 9 адреса конечного узла. Через врем задержки, достаточное дл считывани информаци из блока 2 пам ти, сигнал прерывани по вл етс на выходе линии 17 задержки . Далее он поступает на управл ющий код регистра 9 адреса конечного узла и на вход считывани блока 6 пам ти.The code comparison decoder 15 is intended for bitwise comparison of the codes stored in registers 9 and 10 and contains the elements OR kO and 4 AND 2 and half of the element. The 13 and H state X decoders are designed to compare the codes arriving at them with the code combination of the state X, which is fixed in the circuit. The device works as follows. Information on the topology of the simulated network is entered into memory blocks 1–6. Registers 7-9 are pre-zeroed, and code 10 (the address) of the network node that was selected last in this simulation, is entered into the register 10 of the network end node. Triggers 11 and 12 are initially in the zero state. After the initial installation, the code of the number of the branch leaving the node received for this decision is given to the pole 32 of the device. Thus, when solving any network problem, the network topology information is stored in memory blocks, the end node of the network is specified by a code in register 10, and the starting node is determined by the branch number address in memory block 1. At some point in time, the Start signal arriving at the Pb pole passes through the OR 2k element and sets trigger 12 to one state. The unit state of trigger 12 permits the passage of a series of pulses GI1 (pole 3) and GI2 (pole 35), respectively, through elements 29 and 30. In addition, the Start signal goes to the input of delay line 1b and to the read input of memory 1 of the initial nodes . When a selection permission signal arrives in memory block 1, the memory cell is read at the branch number address coming from pole 32. Since the branch is wound out of the initial network node, the output of memory block 1 The code of the initial network node that enters through the OR 19 element to the address input of the memory block 5 of the first outgoing branch. After a delay time sufficient to read information from memory 1, a Start signal appears at the output of delay line 16 and passes through the OR 18 element to the read input of memory 5. The sampling signal at the starting node address allows reading from the memory block 5 the code of the branch number that is the first one in the chain of branches and leaving the starting node of the network. The code of the first output branch from the output of memory block 5 goes through the element OR 20 to the information input of the register 7 of the output branch and is written to it via the first pulse GI1 received to the control input of the register from the output of the I 29. Recorded code of the first exit The branches from the output of register 7 are fed to the address input of the memory block 3, as well as to the output pole 37 of the device. The device in the process of modeling a complex network makes a logical connection of branch models that are configured to implement various functions. When the code for the number of the exit branch at pole 37 is added, which is connected to all branch models, preparations are made to include only one element corresponding to the first branch leaving the initial node. Then, the pulse GI2, shifted relative to the pulse GI1, is fed to the read input of the memory block 3 and, at the address of the first branch leaving the initial node, samples the second branch number emanating from the same node. The code of the number of the read branch through the element OR 20 enters the information input of the register 7 of the output branch and with the arrival of the second pulse, the GI1 is written into the indicated register. The code of the branch number goes back to pole 37 and prepares the following for work. elementary model. This selects the numbers of the branches leaving the starting node until the last branch in the chain has been counted. The code X is read at the address of its number in memory block 3, which is written to register 7. In this case, no branch models are included in pole 37, but since the output of register 7 is connected to a state X decoder 13, the combinational circuit by comparing the codes, the end of chain information is recorded in register 7. The decoder 13 generates a signal at the output that goes to the zero input of the trigger 12, resets it to the zero state, besides, the signal from the decoder output goes to the pole 6. From the pole 46 devices developed si The drive arrives at the inputs of all elementary models, but includes only those that are prepared for inclusion, namely, the branch models connected in topology to the initial network node. When a turn-on signal is received, the models start. The execution of the specified functions, which determines the modeling of the corresponding delay, This information processing is carried out until some model finishes performing its functions. In this situation, the pole 7 of the device is output from the elementary the model is given an interrupt signal, and at pole 33, the code of the branch number corresponding to the model that caused the simulation of the network to stop. The branch number code from pole 33 is fed to the address input of memory block 2, and the interrupt signal from pole 7 to the trigger input L c sets it to one state. The unit state of the trigger 11 permits the passage of the pulses GI1 and GI2 through the elements 27 and 28. In addition, the interrupt signal is fed to the input of the delay line 17 and to the read input of the memory block 2. With the arrival of the sampling signal in block 2 at the address of the branch number that caused the interruption, reading occurs from the cell in which the end node number of the considered branch is written. The code of the read node number from the output of memory block 2 goes to the address inputs of memory block 6 and to information the inputs of the register 9 address of the final node. After a delay time sufficient to read the information from memory block 2, the interrupt signal appears at the output of the delay line 17. Then it goes to the control code of the register 9 of the address of the end node and to the read input of the memory block 6.

По задержанному сигналу прерывани в регистре 9 происходит запись номера конечного узла, а в блоке 6 пам ти по адресу конечного узла считывание номера ветви первой в цепочке вход щих ветвей в рассматриваемый узел. Код номера первой вход щей ветви с выхода блока 6 пам ти поступает через элемент ИЛИ 22 на информационный вход регистра 8 вход щей ветви и записываетс в него по первому импульсу ГИ1, поступающему на управл ющий вход, регистра сThe delayed interrupt signal in register 9 records the number of the end node, and in block 6 of memory at the address of the end node, reads the branch number of the first branch in the chain of incoming branches to the node in question. The code of the number of the first incoming branch from the output of memory block 6 goes through the element OR 22 to the information input of the register 8 of the incoming branch and is written into it by the first pulse GI1 arriving at the control input of the register

сыхода элемента И 27. С выхода регистра 8 код номера первой вход щей ветви поступает на все элементарные модели, моделирующие ветви сети. Поthe output of the element AND 27. From the output of the register 8, the code of the number of the first incoming branch goes to all elementary models simulating the branches of the network. By

адресу номера ветви осуществл етс опрос модели, соответствующей первой ветви в цепочке вход щих ветвей в рассматриваемый узел. Если модель к этому моменту времени еще не закончила выполнение заданной функции, то на ее выходе, соединенном с полюсом А8 устройства, отсутствует сигнал, в результате чего через элемент НЕ 31 выдает разрешение на сброс триггераThe address of the branch number is polled for the model corresponding to the first branch in the chain of incoming branches in the node in question. If the model has not yet completed the execution of a given function by this time, then at its output, connected to the device pole A8, there is no signal, as a result of which, through element 31, it gives permission to reset the trigger

11 (через элемент ИЛИ 23) в нулевое состо ние. Кроме этого сигнал с выхода инвертора НЕ 31 поступает через элемент ИЛИ 21 и полюс 46 на входы всех элементарных моделей и снимает11 (via the element OR 23) to the zero state. In addition, the signal from the output of the inverter NOT 31 enters through the element OR 21 and pole 46 to the inputs of all elementary models and removes

0(Прерывание выполнени различных0 (Aborting the execution of various

функций в работающих модел х. Выработка сигнала сн ти , прерывани в данном случае вызвана тем, что модель, соединенна с рассматриваемым конечным узлом, не закончила моделирование своей временной задержки, а следовательно, функци конъюнкции этого узла еще не реализо вана. Если опрошенна модель ужеfunctions in working models. In this case, the generation of the remove and interrupt signal is caused by the fact that the model connected to the considered end node has not finished modeling its time delay, and therefore, the conjunction function of this node has not yet been implemented. If the model interviewed is already

0 сформировала свою функцию, то на полюсе 48 по витс сигнал, который выдает разрешение на прохождение импульса ГИ2 через элемент И 25 на вход считывани блока пам ти вход щей ветви. На адресные входы блока 4 пам ти в это врем поступает код номера первой вход щей ветви в цепочке с выхода регистра 8. По адресу первой вход щей ветви из блока 4 пам ти считан код номера второй ветви в цепочке вход щих ветвей , который поступает через элемент ИЛИ 22 на информационные входы регистра 8 и записываетс в него с приходом второго импульса ГИ1 с выхода элемента И 27. Далее осуществл етс через полюс 38 опрос окончани работы следующей модели, вход щей в рассматриваемый узел, и переход к следующей ветви в цепочке вход щих ветвей.0 formed its function, then at pole 48 there is a Wits signal, which gives permission for the passage of the GI2 pulse through the AND 25 element to the read input of the memory block of the incoming branch. The address inputs of memory block 4 at this time receive the code number of the first incoming branch in the chain from register 8 output. At the address of the first incoming branch of memory 4, the code of the number of the second branch in the chain of incoming branches is received, which comes through the element OR 22 to the information inputs of the register 8 and recorded with the arrival of the second pulse GI1 from the output of the element 27. And then through the pole 38 polling of the work of the next model entering the node in question is carried out, and the transition to the next branch in the chain of incoming branches .

Процесс формировани цепочки ветвей продолжаетс до тех пор, пока не опрошены все ветви, вход щие 55в рассматриваемый узел, что соответствует выполнению функции конъюнкции относительно входных ветвей дл рассматриваемого узла. В этом случае no адресу последнего номера ветви в цепочку из блока А пам ти . считана информаци X, определ юща конец цепо)ки. Код X записываетс в регистр 8 вход щей ветви и далее поступает на вход дешифратора 1 состо ни X, который путем сравнени кодов вырабатывает сигнал кон ца цепочки. Полученный сигнал проходит через элементы ИЛИ 23 и 2 и устанавливает триггеры 11 и 12 соответственно в нулевое и единичное сос то ние. Сигнал с выхода дешифратора 14 поступает также на вход элемента И 26, второй вход которого св зан с выходом дешифратора 15 сравнени кодов .У Дешифратор 15 сравнивает коды, хран щиес в регистре 10 конечного узла сети и в регистре 9 конечного узла. Регистр 10 хранит код конечного узла сети, а регистр 9 - код рассматриваемого уЗла сети, сформиро вавшего функцию конъюнкции в данный момент времени. Если значени этих кодов совпадают, дешифратор 15 сравнени кодов выдает разрешение на прохождение сигнала конца цепочки с выхода дешифратора 1 состо ни X через элемент И 26 на выходной полюс 39, что соответствует концу моделировани заданной топологии сети. Если не сформирован конечный узел сети, то сигнал с выхода дешифратор lA поступает через элемент ИЛИ 18 на вход считывани блока 5 пам ти первой выход щей ветви. ,На адресный вход блока 5 пам ти в-этот момент времени поступает код номера сформированного узла сети. По сигналу в борки из блока 5 пам ти считан код . номера ветви, вл ющейс первой в цепочке ветвей, выход щих из рассматриваемого узла сети. Код считан ной ветви через элемент И11и 20 поступает на информационный вход регистра 7 выход щей ветви, ё так как триггер 12 выдает разрешение на элементы И 29 и 30, то по пришедшему ммпульсу ГИ1 значение этого кода записано в регистр 7. С его выхода значение номера ветви поступает че1 012 рез полюс 37 к элементарным модел м, где осуществл етс подготовка к включению элемента, соответствующего рассматриваемой ветви. Затем осуществл етс подготовка к работе остальных . ветвей в цепочке, которые последовательно считываютс по импульсу ГИ2 из блока 3 пам ти. Когда сформирована вс цепочка выход щих ветвей, по адресу последней ветви в регистр 7 занесено код X, что вл етс признаком дл выработки дешифратором 13 состо ни X сигнала сн ти прерывани на полюс 46. Включенные элементарные модели продолжат выполнение своих функций до тех пор, пока кака -нибудь из них не реализует свое значение. Этап обработки информации в процессорах смен етс этапом моделировани заданной топологии сети. Так процесс моделировани сети продолжаетс до тех пор, пока не реализована функци конъгонкции последнего узла сети. В этом случае произойдет совпадение кодов записанных в регистрах 9 и 10, и дешифратор 15 сравнени кодов выдаст разрешение на элемент И 26 дл прохождени сигнала конца моделировани с дешифратора 14 на полюс 39. При этом последовательность включени элементарных моделей, соответствующих моде- , лируемым ветв м, строго определ лась заданной топологией сети. Использование новых элементов блоков пам ти адресов начального и конечного узлов ветвей сети, регистров адреса конечного узла ветви и конечного узла сети, дешифраторов , триггеров, элементов НЕ, И, ИЛИ, позвол ет организовать параллельное моделирование сетей. Таким образом, устройство позвол ет осуществл ть коммутацию решаюих элементов при параллельном моделировании различных сетей, в частности при исследовании систем св зи, энергетических систем, биологических систем, сетевых проектов и других систем, имеющих сетевую структуру ..The process of forming a chain of branches continues until all branches entering 55 in the node in question are surveyed, which corresponds to the performance of the conjunction function relative to the input branches for the node in question. In this case, no is the address of the last branch number in the chain from memory block A. read information X, defining the end of the chain. The code X is recorded in the register 8 of the incoming branch and then it enters the input of the decoder 1 of state X, which, by comparing the codes, generates a signal at the end of the chain. The received signal passes through the elements OR 23 and 2 and sets the triggers 11 and 12, respectively, to the zero and one states. The output signal from the decoder 14 also goes to the input of the AND element 26, the second input of which is associated with the output of the code comparison decoder 15. The decoder 15 compares the codes stored in the register 10 of the end node of the network and in the register 9 of the end node. Register 10 stores the code of the network end node, and register 9 stores the code of the node under consideration on the network that formed the conjunction function at a given time. If the values of these codes are the same, the code comparison decoder 15 issues a permit for the end-of-chain signal from the output of the state-1 decoder 1 through AND 26 to the output pole 39, which corresponds to the end of the simulation of the specified network topology. If the end node of the network is not formed, the signal from the output of the decoder lA goes through the OR 18 element to the read input of the memory block 5 of the first output branch. , The address of the block 5 of the memory in this moment of time receives the code of the number of the formed network node. A code was read by a signal from the memory block 5. branch numbers that are the first in the chain of branches leaving the network node in question. The code of the read branch via element 1111 and arrives at the information input of register 7 of the output branch, because trigger 12 gives permission for elements I 29 and 30, then by the incoming pulse GI1 the value of this code is written to register 7. From its output the value of the number branches goes through 012 rez pole 37 to elementary models, where preparations are made for the inclusion of an element corresponding to the branch in question. Then, preparation for the work of the rest is carried out. branches in the chain, which are sequentially read by the pulse GI2 from memory block 3. When the entire chain of output branches is formed, the address of the last branch in register 7 contains the code X, which is a sign for the X state signal decoder 13 to remove the interrupt signal to pole 46. The included elementary models will continue to perform their functions until some of them do not realize their value. The stage of processing information in processors is replaced by a stage of modeling a given network topology. Thus, the network modeling process continues until the function of the conjunction of the last network node is implemented. In this case, the codes recorded in registers 9 and 10 will coincide, and the code comparison decoder 15 will issue an AND 26 element to pass the end-of-simulation signal from the decoder 14 to the pole 39. In this case, the sequence of switching on elementary models corresponding to the modeled branches , strictly defined by the given network topology. The use of new elements of the memory block of addresses of the start and end nodes of the network branches, the addresses of the end node node of the branch and the end node of the network, descramblers, triggers, elements NOT, AND, OR, allows organizing parallel modeling of networks. Thus, the device allows switching of solving elements in parallel modeling of various networks, in particular, in the study of communication systems, energy systems, biological systems, network projects, and other systems having a network structure ..

Фиг.22

Claims

УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ТОПОЛОГИИ СЕТЕЙсодержащее блок памяти адресов первой выходящей ветви узлов сети, блок памяти адресов первой входящей ветви узлов сети, регистр адреса выходящей ветви, регистр адреса входящей ветви, выходы регистров соединены с адресными входами соответственно блока памяти адресов выходящих ветвей узлов сети и блока памяти адресов входящих ветвей узлов сети, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены блоки памяти адресов начальных и конечных узлов ветвей сети, регистры адреса конечного узла ветви и конечного узла сети, первый и второй триггеры, первый и второй дешифраторы, дешифратор сравнения кодов, первая и вторая линии задержки, семь элементов ИЛИ, шесть элементов И и элемент НЕ, причем адресный вход блока памяти адресов начальных узлов ветвей сети является входом задания адреса начальной ветви устройства, управляющий вход блока памяти адресов начальных уз- / лов ветвей сети является пусковым входом устройства и соединен с входом первой линии задержки и первым входом первого элемента ИЛИ, адресный вход блока памяти адресов конечных узлов ветвей сети является входом задания адреса конечного узла ветви устройства, управляющий вход блока памяти адресов конечных узлов ветвей сети является входом прерыва,ния работы устройства и соединен с входом второй линии задержки и единичным входом первого триггера, первый вход первого элемента И соединен с входом элемента НЕ и является входом приема сигналов окончания работы моделей ветвей устройства, информационный вход регистра адреса конечного узла ветви соединен с выходом блока, памяти адресов конечных узлов ветвей сети и адресным входом блока памяти адресов первой входящей ветви узлов сети, управляющий вход регистра адреса конечного узла ветви соединен с выходом второй линии задержки и управляющим входом блока памяти адресов первой входящей ветви узлов сети, информационный вход регистра адреса, конечного узла сети является входом задания адреса конечного узла сети устройства, выход регистра адреса конечного узла сети соединен с первым входом дешифратора сравне- : ния кодов, второй вход которого соединен с выходом регистра адреса ко-, нечного узла ветви и первым входом второго Элемента ИЛИ, второй вход второго элемента ИЛИ соединен с выходом блока памяти адресов начальных узлов ветвей сети, а выход -с адDEVICE FOR MODELING NETWORK TOPOLOGY containing a memory block of addresses of the first output branch of network nodes, a memory block of addresses of the first incoming branch of network nodes, an address register of an output branch, an address register of an incoming branch, register outputs are connected to address inputs of a memory block of addresses of outgoing branches of a network node and a memory block addresses of incoming branches of network nodes, characterized in that, in order to improve the performance of the device, memory blocks of addresses of the initial and final nodes of network nodes are entered into it, a register the addresses of the end node of the branch and the end node of the network, the first and second triggers, the first and second decoders, a code comparison decoder, the first and second delay lines, seven OR elements, six AND elements, and the NOT element, and the address input of the memory block of the addresses of the initial nodes of the branches the network is the input of setting the address of the initial branch of the device, the control input of the memory block of the addresses of the initial nodes / branches of the network is the starting input of the device and is connected to the input of the first delay line and the first input of the first OR element, One address block of the address of the end nodes of the network branches is the input of the address of the end node of the branches of the device, the control input of the address block of the addresses of the end nodes of the network branches is an input to interrupt operation of the device and is connected to the input of the second delay line and the unit input of the first trigger, the first input of the first element And it is connected to the input of the element NOT and is the input of receiving signals of the end of work of the model branches of the device, the information input of the address register of the end node of the branch is connected to the output of the block, the memory address of the end nodes of the network branches and the address input of the address memory block of the first incoming branch of the network nodes, the control input of the address register of the end node of the branch is connected to the output of the second delay line and the control input of the address memory block of the first incoming branch of the network nodes, the information input of the address register, the end network node is the input of setting the address of the terminal node of the device network, the output of the address register of the terminal node of the network is connected to the first input of the code decoder: the second input of which is connected to the register output Ko addresses, finite branch node and the first input of the second element or the second input of the second OR gate is connected to the output of the memory addresses of initial branches network nodes, and the output c hell

SU .,„1024930 ресным входом блока памяти адресов первой выходящей ветви узлов сети, управляющий вход которого соединен с выходом третьего элемента ИЛИ,первый вход которого соединен с выхо.дом первой линии задержки, выходы блоков памяти адресов выходящих ветвей и первой выходящей ветви узлов ι сети соединены с входами четвертого элемента ИЛИ, выход которого соединен с информационным входом регистра адреса выходящей ветви, выход которого является выходом адреса входящей ветви устройства и соединен с входом первого дешифратора, выход которого подключен к нулевому входу второго триггера и первому входу пятого элемента ИЛИ, второй вход которого соединен с выходом элемента НЕ и первым входом шестого элемента ИЛИ, выход пятого элемента ИЛИ является выходом сигналов включения моделей ветвей устройства, ‘выход регистра адреса входящей ветви является выходом адреса входящей ветви устройства-и соединен с входом второго дешифратора, выход которого соединен с вторым входом третьего элемента ИЛИ·, вторыми входами первого и шестого элементов ИЛИ и первым входом второго элемента И, второй вход которого под*· ключей к выходу дешифратора сравнения кодов, а выход является выходом сигнала окончания работы устройства, выход первого элемента И соединен с единичным входом второго триггера, выход которого соединен с первыми входами третьего и четвертого элементов И, выход первого триггера соединен с первыми входами пятого и шестого элементов И, вторые входы третьего и пятого элементов И соединены с первым входом тактовых импульсов устройства, вторые входы четвертого и шестого элементов И соединены с вторым входом тактовых импульсов устройства, выходы третьего и четвертого элементов И соединены соответственно с управляющими входами блока памяти адресов выходящих ветвей узлов сети и регистра адреса выходящей ветви,вь1ход пятого элемента И соединен с вторым входом первого элемента И, выход которого соединен с управляющим входом блока памяти адресов входящих ветвей узлов сети, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом блока памяти адресов входящей ветви узлов сети, а выход - с информационным входом регистра адреса входящей ветви ,управляющий вход которого соединен с выходом шестого элемента И.SU., “1024930 by an input input of the address memory block of the first output branch of the network nodes, the control input of which is connected to the output of the third OR element, the first input of which is connected to the output of the first delay line, the outputs of the address memory blocks of the output branches and the first output branch of the nodes ι the network is connected to the inputs of the fourth OR element, the output of which is connected to the information input of the address register of the output branch, the output of which is the output of the address of the incoming branch of the device and connected to the input of the first decoder, the output of which connected to the zero input of the second trigger and the first input of the fifth OR element, the second input of which is connected to the output of the NOT element and the first input of the sixth OR element, the output of the fifth OR element is the output of the switching signals of the device branch models, 'the output of the incoming branch address register is the output of the incoming address the device branches are connected to the input of the second decoder, the output of which is connected to the second input of the third element OR ·, the second inputs of the first and sixth elements OR and the first input of the second element AND, the swarm input of which is under * · keys to the output of the code comparison decoder, and the output is the output of the device end signal, the output of the first AND element is connected to a single input of the second trigger, the output of which is connected to the first inputs of the third and fourth AND elements, the output of the first trigger is connected to the first inputs of the fifth and sixth elements And, the second inputs of the third and fifth elements And are connected to the first input of the clock pulses of the device, the second inputs of the fourth and sixth elements And are connected to the second input of the clock and pulses of the device, the outputs of the third and fourth elements And are connected respectively to the control inputs of the memory block of the addresses of the outgoing branches of the network nodes and the address register of the output branch, the input of the fifth element And is connected to the second input of the first element And, the output of which is connected to the control input of the memory block of the addresses of the incoming branches network nodes, the output of which is connected to the first input of the seventh OR element, the second input of which is connected to the output of the address memory block of the incoming branch of network nodes, and the output - with the information input the address register of the incoming branch, the control input of which is connected to the output of the sixth element I.