SU1088104A1 - Генератор напр жени инфранизкой частоты - Google Patents

Abstract

ГЕНЕРАТОР НАПРЯЖЕНИЯ ИНФРАНИЗКОЙ ЧАСТОТЫ, содержащий последовательно соединенные генератор импульсов , делитель частоты с переменным коэффициентом делени , делитель частоты с посто нным коэффициентом делени  и формирователь начала и конца линейных участков, а также последовательно соединенные ци оанапоговый преобразователь, переключатель фазы и усилитель посто нного тока, отличающийс  тем, что, с целью расширени  функциональных возможностей при одновременном упрощении генератора, в него введены запоминающий блок, преобразователь код-число импульсов и реверсивный счетчик, при этом первый и второй входы преобразовател  код-число импульсов соединены соответственно с входом и выходом делител  частоту с переменным коэффициентом делени , а группа третьих входов соединена с выходами запоминающего блока, входы которого соедине|1Ы с группой первых выходов формировател  начала и конца линейных участков,второй выход которого соединен с первым управл ющим входом реверсивного счетчика, а третий выход соединен с управл ихцим входом переключател  фазы и с вторым управл ющим входом реверсивного счетчика, счетный вход которого соединен с выходом преобразовател  код-число импульсов, а выход соединен с входом цифро-аналогового преобразовател . 00 00

Description

Изобретение относитс  к контроль но-измерительной технике и может быть использовано в анализаторах частотных характеристик систем автоматического управлени , спектральных анализаторах, фазометрах. Известен генератор синусоидального напр жени  инфранизких частот, содержащий эталонный генератор, циф ро-аналоговый преобразователь, усилитель посто нного тока, модул тор, генератор высокой частоты, усилитель переменного тока, на выходе которого соединен с генератором высокой частоты через переключатель ф зы, управл емый цифро-аналоговым пр образователем Г 1 J. Однако известньм генератор выпол нен по сложной схеме и содержит в цифро-аналоговом преобразователе большое количество эталонных резисторов , подбираемых по закону первой четверти синусоиды. Наиболее близким к изобретению  вл етс  генератор синусоидального напр жени  инфранизких частот, соде жащий последовательно соединенный генератор импульсов, и делитель час тоты с переменным коэффициентом делени , делитель частоты с посто нны коэффициентом делени , цифро-аналоговый преобразователь, формирователь ступенчатого напр жени , форми рователь начала и конца линейных участков, усилитель посто нного тока, а также дискретный фазовращатель , вход которого подключен к выходу делител  частоты с переменны коэффициентом делени  и входу венти а вькод соединен -с вторым входом делител  частоты с посто нным коэффициентом делени  2. Однако известное устройство имеет такой недостаток, как необходимость подбора и установки эталонных рОЕЗисторов и их замены при смене формы генерируемой частоты, что огр ничивает возможности и усложн ет устройство. Целью изобретени   вл етс  расщирение функциональных возможностей при одновременном упрощении генератора за счет исключени  необходи - мости подбора прецизионных эталонных резисторов и их замены при смене формы генерируемой частоты и обеспечени  возможности выполнени  предлагаемого устройства на типовых ИМС. Поставленна  цель достигаетс  тем, что в генератор напр жени  инфранизких частот, содержащий последовательно соединенные генератор импульсов , делитель частоты с перемещенным коэффициентом делени , делитель частоты с посто нным коэффициентом делени , формирователь начала и конца линейных участков, а также последовательно соединенные цифро-аналоговый преобразователь, переключатель фазы и усилитель посто нного тока, введены запоминающий блок, преобразователь код-число импульсов и реверсивных счетчик, при этом первый и второй входы преобразовател  код-число импульсов соединенм соответственно с входом и выходом делител  частоты с переменным коэффициентом делени , а группа третьих входов соединена с выходами запоминающего блока, входы которого соединены с группой первых выходов формировател  начала и конца линейных участков, второй выход которого соединен с первым управл ющим входом реверсивного счетчика, а третий выход соединен с управл ющим входом переключател  фазы и вторым управл ющим входом реверсивного счетчика, счетный вход которого соединен с выходом преобразовател  код - число импульсов, а выход соединен с входом цифро-аналогового преобразовател . Благодар  указанным особенност м в устройстве обеспечиваетс  изменение величины приращений напр жени  за счет изменени  числа импульсов , поступающих в реверсивный счетчик на каждом участке аппроксимации и исключаетс  необходимость в под- боре и замене эталонных резисторов. На чертеже представлена структурна  схема генератора инфранизких часуот. Генератор инфраниэких частот содержит последовательно соединенный генератор 1 импульсов, делитель 2 частоты с переменным коэффициентом делени , делитель 3 частоты с посто нным коэффициентом делени , формирователь 4 начала и конца линейных участков, перва  группа выходов которого соединена с входами запоминанщего блока 5, выходы которого соединены с группой третьих входов преобразовател  6 кодчисло импульсов, первый и второй

3

вход которого соединены соответственно с входом и выходом делител  2 выход преобразовател  6 соединен со счетным входом реверсивного счетчика 7, управл ющие входы которого соединены с .вторым и третьим выходами формировател  4, а выход со входом цифро-аналогового преобразовател  8, выход которого соединен с входом переключател  9 фазы, управл ющий вход которого соединен с вторым управл ющим входом реверсивного счетчика 7, а выход через усилитель 10 посто нного тока подключен к выходу устройства.

Формирователь 4 содержит реверсивный счетчик 11, вход которого соединен с входом формировател  4, а выходы разр дов соединены с первым выходом формировател  4 и с установочными входами триггера 12 знака приращени  через дешифратор 1 единичньй и нулевой выходы триггера 12 соединены с управл кидими входами реверсивного счетчика 11 и с вторым и третьим выходами формирова тел  4.

Преобразователь 6 код-число импульсов содержит элементы И-НЕ 14, управл емый двоичный счетчик 15, счетный вход которого соединен с выходом преобразовател  6, и триггер 16 счета, нулевой установочный вход которого соединен с выходом счетчика 15, а единичный установочный вход соединен с вторым входом преобразовател  бис первыми входами элементов И-НЕ 14, вторые входы которых соединены е третьим йходом преобразовател  6, а выходы соединены с установочными входами счетчика 15, а также элемент И 17, первый вход которого  вл етс  первым входом преобразовател  6,второй вход соединен с входом триггера 16, а выход подключен к выходу преобра зовател  6.

Переключатель 9 фазы содержит триггер 18, инвертор 19 и элементы И 20 и 21, причем счетный вход триггера 18 соединен с управл кнцим входом переключател  9 фазы, а единичный выход триггера 18 соединен с вторым входом элемента И 21 и через инвертор 19 с вторым входом элемента И 20. Первые входы элементов И 20 и И 21 соединены с входом переключател  9.

104

Выходы элементов И 20 и И 21 соединены соответственно с пр мым и инверсным входами усилител  10,

В исходном состо нии делител  2 и 3 частоты устанавливаютс  в сое то ние 1, счетчик 15 в состо ние 1 реверсивные счетчики 7 и 11 устанавливаютс  в состо ние.О триггер 2 знака приращени  устанавливаетс  в состо ние 1,которое формирует управл ющий сигнал по управл ющему входу Сложение на управл ющих входах реверсивного счетчика 11 и реверсивного счетчика 7, триггер 16 устанавливаетс  в состо ние О которое формирует сигнал запрета по второму входу элемента И 17, триггер 18 устанавливаетс  в состо ние О формирукнцее через инвертор 19 разрешающий сигнал по первому входу элемента И 20, обеспечиваюций прохождение выходного сигнала цифро-аналогового преобразовател  8 на пр мой вход выходного усилител  10. Состо ние.О разр дов реверсивного счетчика 11 формирует О адрес на входах запоминающего блока 5, которому соответствует сигналы О на его выходах, поступакмцие на первые входы элементов И-НЕ 14.

Устройство работает следующим образом .

По команде Пуск импульс с выход эталонного генератора 1 поступает на вход делител  2 и на первый вход преобразовател  6. В результате переполнени  делител  2, на его выходе по вл етс  импульс, поступающий на второй вход преобразовател  6, вызывающий установку триггера 16 в состо ние 1, и поступаюиц1й на вход делител  3, что приводит к его переполнению и по влению импульса на входе реверсивного счетчиха 11, устанавливающего его первый разр д в состо ние 1, что приведет к изменению адреса на входе дешифратора 13 и на входе запоминающего блока 5. В соЬтветствии- с адресом на выходе за поминающего блока 5 по вл етс  код, пропорциональный крутизне первого участка аппроксимации, например синусоиды, который поступает на первые входы элементов И-НЕ 14, с выхода которых при поступлении очередного импульса с выхода делител  2 на установочные входы счетчика 15 .поступает инверсное значение кода первого участка аппроксимации . Одновременно импульс с выхода делител  2 поступает на единичный вход триггера 16 и устанавливает его в состо ние Г,, которое формирует разрешающий потенциал на втор вход элемента И 17. В результате тактовые импульсы с генератора 1 начинают поступать через элемент И 17 на счетный вход реверсивного счетчика 7 и одновременно на счетный вход счетчика 15. Поступление тактовых импульсов на вход реверсивного счетчика 7 и на вход счетчика 15 продолжаетс  до переполнени  счетчика 15. При этом импульс переполнени  со счетчика 15 поступит на О вход тригг ра 16, выход сигнала которого запр щает дальнейшее прохождение тактов импульсов через элемент И 17 на входы счетчиков 15 и 7. В результа те двоичный код, соответствующий крутизне первого участка аппроксимации , преобразован преобразователем 6 в пачку импульсов, которые подсчитаны реверсивным счетчиком 7, который управл ющим потен циалом с второго выхода формировател  4 установлен в режим Сложение . Состо ние разр дов реверсивного счетчика 7 определ ет значение кода на входе преобразовател  8 и величину соответствующего напр жени  на его выходе, которое поступает через элемент И 20 переключател  9 фазы на пр мой вход усилител  10. Таким образом, в соответствии с кодом первого участка аппроксимаци на выходе генератора сформировано приращение напр жени , соответствующее крутизне первого участка аппроксимации. При прохождении очередных импульсов с выхода делител  2 аналогичным образом происхо дит формирование приращений выходного напр жени , каждое из которых соответствует крутизне первого уча ка аппроксимации. Этот процесс повтор етс  до тех пор, пока не переполнитс  делитель 3, емкость которого определ ет количество ст пеней приращени  на участке аппро мации. Импульс переполнени  делител  3 поступает на вход реверсивного счетчика 11 и измен ет его со то ние. Б результате изменитс  адр на входах запоминающего блока 5, и на его выходах по витс  код, соответствующий крутизне второго участка аппроксимации, а на выходе устройства формируютс  новые значени  приращений напр жени , соответствующие крутизне второго участка аппроксимации . Процесс продолжаетс  до тех пор, пока число, записанное в реверсивный счетчик 11, не станет равным количеству участков, соответствующему максимальному значению генерируемого напр жени , например первой четверти синусоиды. После этого срабатывает дешифратор 13, который устанавливает триггер 12 в состо ние OJ формирующее команду Вычитание на управл ющие входы реверсивных счетчиков 7 и ., С этого момента начинаетс  формирование отрицательных приращений генерируемого напр жени , т.е. формируетс  втора  четверть генерируемой , например синусоиды. При этом двоичный код реверсивного счетчика 11 начинает убывать. В результате коды участков аппроксимации выбираютс  из запоминающего блока 5 в обратной последовательности. Работа преобразователей 6 и 8, переключател  9 и усилител  10 осуществл етс  аналогично описанному, а реверсивный счетчик 7 работает в режиме Вычитани , и накопленное им за врем  генерировани  первой четверти периода сигнала число начинает убывать. Этот процесс продолжаетс  до тех пор, пока содержимое реверсивного счетчика 11 не станет равным О. При этом дешифратор 13 перебросит триггер 12, который установит реверсивные счетчики 7 и 11 в режим Сложени , и перебросит триггер 18, который дает разрешение ца прохождение сигнала через элемент И 21 на инверсный вход выходного усилител . С этого момента начинаетс  формирование третьей четверти выходного знакоеременного напр жени , а затем последней четверти. По достижению нулевого значени  ода в реверсивном счетчике 1t с омощью дешифратора 13 и триггера 12 роисходит переключение реверсивых счетчиков 11 и 7 в режим Слоени , а триггера 18 - в состо ие О, обеспечивающее положитель71088 ный знак выходного напр жени . На этом заканчиваетс  первый период генерации знакопеременного напр жени  инфранизкой частоты и начинаетс  формирование следук цего 5 периода. Измен   значение кодов, записываемых в оперативный, либо полупосто нный запоминающий блок 5, мож; но легко настраивать генератор, 10 например с помощью ЦВМ автоматизированной системы контрол , на формирование люб.ой формы напр жени  (например треугольной, колоколообраз ной, трапецевидной и т.д.) гене-15 4 рируемой инфранизкой частоты. При этом исключаетс  необходимость в эталонных резисторах, подбираемых по синусоидальному закону, а также необходимость в нескольких генераторах, жестко настроенных на различные формы генерируемой частоты . Измен   исходное состо ние триггера 12 знака приращени  и триггера 18 знака выходного сигнала можно измен ть начальную фазу генерируемого напр жени  с дискретностью 1/4 периода генерируемой частоты.

Claims (1)

1. ГЕНЕРАТОР НАПРЯЖЕНИЯ ИНФРАНИЗКОЙ ЧАСТОТЫ, содержащий последовательно соединенные генератор импульсов, делитель частоты с переменным коэффициентом деления, делитель частоты с постоянным коэффициентом деления и формирователь начала и конца линейных участков, а также последовательно соединенные цифроаналоговый преобразователь, переключатель фазы и усилитель постоянного тока, отличающийся тем, что, с целью расширения функциональных возможностей при одно- временном упрощении генератора, в него введены запоминающий блок, преобразователь код-число импульсов и реверсивный счетчик, при этом первый и второй входы преобразователя код-число импульсов соединены соответственно с входом и выходом делителя частоты с переменным коэффициентом деления, а группа третьих входов соединена с выходами запоминающего блока, входы которого соединены с группой первых выходов формирователя начала и конца линейных участков,второй выход которого соединен с первым управляющим входом реверсивного счетчика, а третий выход соединен с управляющим входом переключателя фазы и с вторым управляющим входом реверсивного счетчика, счетный вход которого соединен с выходом преобразователя код-число импульсов, а выход соединен с входом цифро-аналогового преобразователя.