SU1075373A2 - Discrete matched filter - Google Patents

Abstract

ДНСКРЕТШ-ЛЙ СОГЛАСОВАННЫЙ ЛИЛЬТР по авт.св. № 675609, о т л и чающийс  тем, что, с целью уменьшени  времени вхождени  в-синхронизм до времени, равного одному периоду следова.ни  заданной последовательности , в него введены п-ка .нальный ког.1мутатор, элементы И и делитель частоты, причем входы п-канального коммутатора подключены к соответствующим выходам разр дов регистра сдвига, управл ющий вход к выходу дешифратора, а выходы через соответству1ощие элементы И - к установочным входам генератора псевдослучайных последовательностей, тактовый вход делител  частоты соединен с выходом генератора тактовых импульсода , управл ющий вход - с выходом дешифратора, а выход - с вторыми входагли элементов И. ri-it, Л iDSNKRETSH-LI AGREED LILTER avt.sv. No. 675609, about tl and the fact that, in order to reduce the time of entry into synchronism up to a time equal to one period of the following sequence and a given sequence, the fi nal box, switch, elements and frequency divider were entered into it, the inputs of the n-channel switch are connected to the corresponding outputs of the shift register bits, the control input to the output of the decoder, and the outputs through the corresponding I elements to the installation inputs of the pseudo-random sequence generator, the clock input of the frequency divider is connected to the output m impulsoda clock generator, a control input - with the output of the decoder, and output - with the second vhodagli elements I. ri-it, A i

Description

Изобретеш.е относитс  к радиотехнике и может быть использовано дл  синхронизации систем радиосв зи.The invention relates to radio engineering and can be used to synchronize radio communication systems.

По основному авт.св. 675609 . известен дискретный согласованный фильтр, содержащий последовательно включенные ген,ератор тактовых импульсов , формирователь пйчки импульсов, элемент 11JB1, регистр сдвига, коммутатор , cyMMaTopft регистр многочлена задержки и гейератор псевдослучайных Ю последовательностей, управл ющий вход .которого соединен с выходом форглировател пачки импульсов, а также элементы совпадени , включенные между установочными входами сумматора 15 и выходами регистра величины порогов, установочный вход которого соединен с выходом сумматора, дешифратор, вход которого подключен к выходу регистра многочлена задержки, а выход - куста- jQ новочному входу формировател  пачкиAccording to the main auth. 675609. There is a known discrete matched filter containing a series-connected gene, a clock pulse generator, a pulse pulse shaper, a 11JB1 element, a shift register, a switch, a cyMMaTopft register of a delay polynomial, and a geomerator of pseudo-random последовательн sequences, the input of which is connected to the output of a bundle of pulse pulsers, and a control unit which is connected to the output of a bundle of pulse patterns and has a leap generator that has a control input that is connected to the output of the forger of pulse trains and has a leap generator that has a control input that is connected to the output of the forger of pulse trains and has a leap generator that has a control input that is connected to the output of the bursting pulse generator and has a leap generator that has a control input that is connected to the output of the bursting pulse generator and has a leverage generator. the coincidence elements included between the setup inputs of the adder 15 and the outputs of the threshold value register, the setup input of which is connected to the output of the adder, the decoder, in d is connected to the output of the delay register of the polynomial, and the output - jQ kusta- novochnomu input of the pack

импульсов и к входу коммутатора, при этом выход генератора тактовых импульсов соединен с другим входом элемента ИЛИ и с другими входами элементов jkpulses and to the input of the switch, while the output of the clock pulse generator is connected to another input of the OR element and to other inputs of the elements jk

совпадени , второй вход сумматора подключен к выходу генератора псевдослучайных последовательностей,а выход коммутатора - к информационному входу регистра сдвига l .,«match, the second input of the adder is connected to the output of the pseudo-random sequence generator, and the switch output is connected to the information input of the shift register l., "

Недостатком известного дискретного согласованного фильтра  вл етс A disadvantage of the known discrete matched filter is

значительное врем  Б.Ч1э:удени  в синхронизм .significant time B.CH1e: udenii in synchronism.

Целью изобретени   вл етс  уменьшение времени вхождени  в синхронизм 35 до времени, равного одному периоду следовани  заданной послсздовательности . IThe aim of the invention is to reduce the time of entry into synchronism 35 to a time equal to one period of following a given sequence. I

Цель достигаетс  тем, что в дис- 40 кретный согласованный фильтр, содержащий последовательно включенные генератор тактовых импульсов, форг/ ирователь пачки импульсов, элемент ИЛИ, 1)егистр сдвига, коммута- ., тор, сумматор, регистр многочлена задержки и генератор псевдослучайных последовательностей, управл ющий вход которого соединен с выходом формировател  пачки импульсов, а The goal is achieved by the fact that a discrete matched filter containing sequentially connected clock generator, forg / pulse generator, element OR, 1) a shift register, a switch, a torus, an adder, a delay polynomial register, and a pseudo-random sequence generator, the control input of which is connected to the output of the pulse builder, and

.- 50 также элементы совпадени , включенные между установочными входами пуг матора и выходами регистра величины порогов, установочный вход которого соединен с выходом сумматора, дешифратор , вход которого подключен к 55 выходу .регистра многочлена задержки, а выход - к установочному входу формировател  пачки импульсов и к входу коммутатора, при этом выход генератора тактовых, импульсов соединен с 60 другим входом элемента ИЛИ и с друпими входами элементов совпадени , второй вход сумматора подключен к выходу генератора псевдослучайных последовательностей, а выход комму- j.- 50 are also matching elements, connected between the setup inputs and the outputs of the threshold value register, the setup input of which is connected to the output of the adder, the decoder, the input of which is connected to the output 55 of the register of the delay polynomial, and the output to the setup input of the pulse builder and to the switch input, while the output of the clock generator, pulses is connected to 60 another input of the OR element and to the other inputs of the matching elements, the second input of the adder is connected to the output of the pseudo-random generator sequences, and the output com- j

татора - к информационному входу регистра сдвига, введены п-канальный коммутатор, элементы И и делитель частоты, причем входы п-канального коммутатора подключены к соответствующим выходам разр дов регистра сдвига, управл ющий вход - к выходу дешифратора, а выходы через соответствуюидие элементы И - к установочным входам генератора псевдослучайных последовательностей, тактовый вход делител  частоты соединен с выходом генератора тактовых импульсов,управл ющий вход - с выходом дешифратора а выход - с вторыми входами элементов И.A n-channel switch, And elements, and a frequency divider are input to the information input of the shift register, and the inputs of the n-channel switch are connected to the corresponding outputs of the shift register bits, the control input - to the output of the decoder, and the outputs through the corresponding I and - to the setup inputs of the pseudo-random sequence generator, the clock input of the frequency divider is connected to the output of the clock generator, the control input to the output of the decoder, and the output to the second inputs of the elements I.

На чертеже представлена структурна  электрическа  схема дискретного согласованного фильтра.The drawing shows a structural electrical circuit of a discrete matched filter.

Дискретный согласованный фильтр содержит генератор 1 тактовых импульсов , регистр 2 сдвига, сумматор 3, генератор 4 псевдослучайных последовательностей (ПСП), регистр 5 многочлена задержки, дешифратор 6, коммутатор 7, формирователь 8 пачки импулсов , элемент ИЛИ 9, регистр 10 величины порогов, элементы 11 совпадени , п-канальный коммутатор 12, элементы И 13 и делитель 14 частоты.The discrete matched filter contains 1 clock pulse generator, shift register 2, adder 3, pseudorandom sequence generator 4 (PSP), delay polynomial register 5, decoder 6, switch 7, driver of 8 impulse bursts, OR element 9, threshold value register 10, elements 11 matches, n-channel switch 12, AND elements 13 and frequency divider 14.

Дискретный Согласованный фильтр работает следующим образом.Discrete Matched filter works as follows.

Работа дискретного согласованного фильтра делитс  на два режима: запись символа входной последовательности и сравнение кодового состо ни  регистра 2 сдвига с опорной . последовательностью. Каждый тактовый ш пульс генератора 1 тактовых импульсов записывает 1 или О входной последовательности в регистр 2 сдвига , в этот гюмеит обратна -св зь регистра 2 сдвига отключена, запускаетс  формирователь 8 пачки импульсов , а через п-канальный коммутатор 12, управл е Ф й регистром 5 многочлена задержки через дешифратор 6, и элементы И 13 производитс  начальна  установка генератора 4 ПСП в состо ние, соответствующее старшим разр дам регистра 2 сдвига с. учетом длины ПСП, задаваемой многочленом задержки. Начальна  установка генератора 4 ПСП производитс  по команде с делител  14, период следовани  импульсов которого соответствует длине опорной ПСП. Период следовани  импульсов измен етс  по сигналу, поступающему с регистра 5 многочлена задержки через дешифратор 6.The operation of the discrete matched filter is divided into two modes: recording the character of the input sequence and comparing the code state of the shift register 2 with the reference one. sequence. Each clock pulse pulse generator 1 writes 1 or O input sequence into shift register 2, the reverse of the shift register 2 is turned off, the driver of 8 bursts of pulses is started, and via the 5-channel switch 12, controlled by the F register 5, a delay polynomial through the decoder 6, and the elements 13, the initial installation of the SRP generator 4 in the state corresponding to the most significant bits of the shift register 2 is made. taking into account the length of the bandwidth specified by the delay polynomial. The initial installation of the PSP generator 4 is performed by a command from the divider 14, the pulse period of which corresponds to the length of the reference PSP. The pulse period varies with the signal from the register 5 of the delay polynomial through the decoder 6.

Таким образом, начальна  установка генератора 4 ПСП производитс  один раз за весь цикл поиска заданной ПСП.Thus, the initial installation of the SRP generator 4 is performed once in the entire search cycle of a given SRP.

На этом режим записи символа заканчиваетс . Сформированные на выходе формиро вателг 8 и шульсы синхронно запускают генератор 4 ПСП и регистр 2 сдвига. 2 сдвига работает в кольцевом режиме, а количество импульсов в пачке равно числу симво лов опорной последовательности и числу разр дов в регистре 2 сдвига. Частота следовани  импульсов в пачке должны быть равной L f, где f - частота импульсов генератора 1 L - длина опорной последовательност В результате на выходе регистра сдвига через коммутатор 7 имеет мес то последовательность символов, записанна  в регистре 2 сдвига, т.е. входна , а на выходе генератора 4 ПСП - опорна  последовательность. Количество совпавших символов фо мируетс  в счетчике сумматора 3 путем суммировани  по модулю два этих последователь ностей. При превышении количества совпав ших символов порогового значени , записанного в счетчике сумматора 3, на его выходе формируетс  выходной сигнал. Режим сравнени  заканчиваетс  к очередному тактовому импульсу,который записывает следующий символ и зновь запускает формирователь 8 пач импульсов. Таким образом, на каждом тактово импульсе происходит запись одного символа и сравнение записанной вход ной последовательности с опорной последовательностью. Структура кода и длина опорной последовательности задэетс  лнoгoчленом задерхски, который хранитс  в регистре 5 многочлена задержки и представл ет собой параллельный потенциальный код, управл ющий включением полусумматоров между разр Дс1ми генератора 4. Длина последовательности определ етс  числом разр дов (п) регис.т ра 5 и равна 2 -1. Изменение длины опорной последбвательности приводит к соответствующему изменению разр дности регистра 2 сдвига, подключению старших разр дов регистра 2. сдвига через п-канальный коммутатор 12 и элементы И 13 к установочным входам генератора 4 ПСП, крогле того к соответствующему изменению количества импульсов в пачке формировател  8 и периода следовани  импульсов делител  14 частоты. Эту операцию выполн ет дешифратор 6, выходной сигнал которого в зависимости от разр дности кода многочлена задержки коммутирует выходы разр дов регистра 2 сдвига, устанавливает копкчество импульсов в пачке формировател  8 и период следовани  импульсов делител  14 частоты. В том случае , когда состо ние старших разр дов регистра 2 сдвига в точности совпадает с фрагментом искомой ПСП и записываетс  в генератор 4 ПСП в качестве начального состо ни , на выходе регистра 2 сдвига и генератора 4 ПСП будут действовать последовательности символов с одинаковой фазой, что  вл етс  условием синхронизма . I Если состо ние хот  бы одного Из п старших разр дов регистра 2 сдвига не совпадает с фрагментом искомой ПСП, то на выходе регистра 2 и генератора 4 ПСП будут действовать последовательности с разными фазами, что не  вл етс  синхронизмом, при этом работа фильтра будет происходить так, как описано выше. Таким образом, в предлагаемом устройстве при достаточно высокой достоверности принимаемого сигнала врем  вхождени  в синхронизм сокра1даетс  до времени, равного одному периоду следовани  заданной последова таль но с ти.This is where the character recording mode ends. Formed at the output, the forming 8 and the pulses synchronously start the generator 4 of the memory bandwidth and the register 2 of the shift. Shift 2 operates in a ring mode, and the number of pulses in a pack is equal to the number of characters of the reference sequence and the number of bits in shift register 2. The pulse frequency in the packet must be equal to L f, where f is the frequency of the generator pulses 1 L is the length of the reference sequence As a result, the output of the shift register through switch 7 has a month the sequence of characters recorded in shift register 2 input, and at the output of the generator 4 PSP - reference sequence. The number of matched characters is formed in the counter of adder 3 by modulo adding these two sequences. When the number of matched characters exceeds the threshold value recorded in the counter of adder 3, an output signal is generated at its output. The compare mode ends with the next clock pulse, which records the next character and again starts the driver 8 packets of pulses. Thus, at each clock pulse, one character is recorded and the recorded input sequence is compared with the reference sequence. The structure of the code and the length of the reference sequence is given by the topmost member, which is stored in register 5 of the delay polynomial and is a parallel potential code that controls the inclusion of half-adders between the bit Arr of the generator 4. The length of the sequence is determined by the number of bits (n) of the register 5 and is equal to 2 -1. Changing the length of the reference sequence leads to a corresponding change in the size of the shift register 2, connecting the higher bits of the shift register 2. through the n-channel switch 12 and the elements AND 13 to the installation inputs of the SRP generator 4, which causes the corresponding change in the number of pulses in the imaging unit 8 and the period of following pulses of the frequency divider 14. This operation is performed by the decoder 6, the output signal of which, depending on the code length of the delay polynomial, switches the outputs of the bits of the shift register 2, sets the number of pulses in the bundle of the driver 8 and the period of the pulse of the frequency divider 14. In the case when the state of the higher bits of the shift register 2 exactly coincides with the fragment of the required memory bandwidth and is written to the memory band generator 4 as the initial state, the sequence of characters with the same phase will act at the output of the shift register 2 and the memory band 4, is a synchronicity condition. I If the state of at least one of the higher bits of the register 2 shift does not coincide with the fragment of the required SRP, then the output of the register 2 and the generator 4 of the SRP will operate sequences with different phases, which is not synchronism, while the filter will work as described above. Thus, in the proposed device, with a sufficiently high reliability of the received signal, the time of entry into synchronism is shortened to a time equal to one follow-up period of the specified sequence.

Claims (1)

ДИСКРЕТНЫЙ СОГЛАСОВАННЫЙ ЛИЛЬТР по авт.св. № 675609, о т л и чающийся тем, что, с целью уменьшения времени вхождения в-синхронизм до времени, равного одному периоду следования заданной последовательности, в него введены п-ка.нальный коммутатор, элементы И и делитель частоты, прйчем входы п-канального коммутатора подключены к соответствующим выходам разрядов регистра сдвига, управляющий вход к выходу дешифратора, а выходы через соответствующие элементы И - к установочным входам генератора псевдослучайных последовательностей, тактовый вход делителя частоты соединен с выходом генератора тактовых импульсо®, управляющий вход - с выходом дешифратора, а выход - с вторыми ’входами элементов И.DISCRETE AGREED LILTER by author No. 675609, which involves the fact that, in order to reduce the time of occurrence of β-synchronism to a time equal to one period of following a given sequence, a p-channel switch, I elements and a frequency divider are introduced into it, including inputs p- channel switch connected to the corresponding outputs of the bits of the shift register, the control input to the output of the decoder, and the outputs through the corresponding elements And to the installation inputs of the pseudo-random sequence generator, the clock input of the frequency divider is connected to the output of the generator ora clock pulses®, the control input - with the output of the decoder, and the output - with the second ’inputs of the elements I.