SU1069204A1

SU1069204A1 - Three-channel redundancy device

Info

Publication number: SU1069204A1
Application number: SU813310887A
Authority: SU
Inventors: Геннадий Константинович Алдабаев; Константин Иванович Диденко; Анатолий Николаевич Конарев; Владимир Николаевич Николенко; Анатолий Антонович Ручинский
Original assignee: Научно-Производственное Объединение По Системам Автоматизированного Управления
Priority date: 1981-06-30
Filing date: 1981-06-30
Publication date: 1984-01-23

Abstract

1. РЕЗЕРВИРОВАННОЕ ТРЕХКАНАЛЬНОЕ УСТРОЙСТВО, содержащее в каждом канале резерируемый вычислительный блок, контрольный выход которого подключен к блоку контрол данного канала , выход которого соединен с соответствующими управл ющими входами восстанавливающих блоков каждого канала, выходы которых вл ютс информационными выходами устройства, отличающеес тем, что, с целью упрощени и повыщени надежнос ти , оно содержит генератор импульсов, и в каждом канале буферный запоминающий блок, формирователь адреса, мажоритарный блок и элемент И, каждый выход генератора импульсов соединен с синхронизирующим входом формировател адресов одного из каналов, адресные выходы формировател адреса каждого канала соединены с соответствующими входами мажоритарных блоков канала, а выходы переполнени - с соответствующими входами элементов И двух других каналов, выход элемента И каждого канала соединен с нулевым установочным .входом формировател адреса данного канала , выход мажоритарного блока в каждом канале вл етс адресным выходом устройства и соединен с вторым адресным входом буферного запоминающего блока, второй информационный вход которого вл етс информационным входом устройства, второй информационный выход буферного запо.минающего блока каждого канала соединен с соответствующими информационными входами восстанавливающих блоков всех каналов, а первый адресный вход и информационные вход и выход буферного запоминающего блока каждого канала соединены соответственно с адресным выходом , информационными выходом и входом резервируемого вычислительного блока данЧ ) ного канала. 2. Устройство по п. 1, отличающеес тем, (Л что буферный запоминающий блок содержит первый и второй дещифраторы, первый и второй коммутаторы, первые и вторые элементы пам ти, информационные входы которых соединены с первым информационным входом блока, управл ющие входы - с соответствующими выходами первого дещифратора , а выходы через второй коммуО5 татор - с вторым информационным выходом QO ISD блока, информационные входы первых элементов пам ти соединены с вторым инфорО 4:: мационным входом блока, управл ющие входы- с соответствующими выходами второго дещифратора, а выходы через первый коммутатор - с первым информационным выходом блока, первый адресный выход которого соединен с адресными входами первых дещифратора и коммутатора, а второй адресный вход - с адресными входами вторых дешифратора и коммутатора.1. A RESERVED THREE-CHANNEL DEVICE, containing in each channel a computed computational unit, the control output of which is connected to the control unit of the given channel, the output of which is connected to the corresponding control inputs of the recovery units of each channel, the outputs of which are information outputs of the device, characterized in that in order to simplify and increase reliability, it contains a pulse generator, and in each channel a buffer storage unit, an address driver, a majority unit, and And, each output of the pulse generator is connected to the synchronizing input of the address resolver of one channel, the address outputs of the address encoder of each channel are connected to the corresponding inputs of the channel major blocks, and the overflow outputs to the corresponding inputs of And other two channels, the output of the And source of each channel with a zero setting. the input of the address address generator of this channel, the output of the majority block in each channel is the address output of the device and is connected to the second ad The common input of the buffer storage unit, the second information input of which is the information input of the device, the second information output of the buffer storage block of each channel is connected to the corresponding information inputs of the recovery blocks of all channels, and the first address input and information input and output of the buffer storage block of each channel are connected respectively with the address output, information output and the input of the redundant computing unit of the data channel. 2. A device according to claim 1, characterized in that (L) that the buffer storage unit contains the first and second decipherors, the first and second switches, the first and second memory elements, whose information inputs are connected to the first information input of the block, the control inputs - the corresponding outputs of the first descrambler, and the outputs through the second commutator are connected to the second information output of the QO ISD block, the information inputs of the first memory elements are connected to the second information O 4 :: mation input of the block, the control inputs the outputs of the second descrambler, and the outputs through the first switch - with the first information output of the block, the first address output of which is connected to the address inputs of the first descrambler and switch, and the second address input - with the address inputs of the second decoder and switch.

Description

Изобретение относитс к автоматике и вычислительной технике и может быть нспользованс в цифровых системах при повышенных требовани х к их надежности.The invention relates to automation and computing and may be used in digital systems with increased demands on their reliability.

Известно трехкайальное мажоритарнорезервированное устройство, содержащее в каждом канале резервируемый блок, соединенный с блоком контрол , мажоритарный элемент и элемент И 1.A three-quantized major-reserved device is known, which contains in each channel a redundant block connected to a control block, a majority element and an And 1 element.

Известно также резервированное устройство , содержащее в каждом канале резервируемый блок, мажоритарный элемент контрол , восстанавливающий орган и элемент И 2,It is also known to have a redundant device that contains in each channel a redundant block, a majority control element, a restoring organ, and an AND 2 element,

Наиболее близким по технической сущности к изобретению вл етс резервированное трехкайальное устройство, содержащее в каждом канале резервируемый вычислительный блок, контрольный выход которого подключен к блоку контрол данного каKa .ia, выход которого соединен с соответствующими управл ющими входами восстанавливающих блоков каждого канала, выхо;1 ,ы которых вл ютс информационными выходами устройства 3.The closest to the technical essence of the invention is a redundant three-quay device containing in each channel a redundant computational unit, the control output of which is connected to the control unit of this KAKA .ia, the output of which is connected to the corresponding control inputs of the recovery units of each channel, output; 1, The information outputs of the device 3.

Недостатком всех упом нутых устройств вл етс то, что их функционирование возможно только при синхронной работе резерlii-ipveMbix вычислительных блоков каждого Kaiiajia. Осуществление же синхронизации между ними требует больщих аппаратурных затрат. Кроме того, при синхронной работе резервируемых вычислительных блоков воздействие помехи приводит к формированию ложной информации во всех трех каналах, так как в момент воздействи помехи все они осуществл ют обработку одной и той же информацииThe disadvantage of all the mentioned devices is that their functioning is possible only with the simultaneous operation of the backup-ipveMbix computing blocks of each Kaiiajia. The implementation of synchronization between them requires large hardware costs. In addition, during synchronous operation of redundant computing units, the effect of interference leads to the formation of false information in all three channels, since at the time of exposure the interference they all process the same information.

Цель изобретени - упрощение и повыlueuHe надежности.The purpose of the invention is to simplify and improve reliability.

Поставленна цель достигаетс тем, что пезе1 Бированное трехканальное устройство, содержащее в каждом канале резервируемый вычислительный блок, контрольный выход которого подключен к блоку контрол данного канала, выход которого соединен с соответствующими управл ющими входами восстанавливающих блоков каждого канала , выходы которых вл ютс информационными выходами устройства, содержит генератор импульсов, и в каждом канале буферный запоминающий блок, формирователь адреса мажоритарный блок и элемент И, каждый выход генератора импульсов соединен с синхронизирующим входом формировател адресов одного из каналов, адресные выходы формировател адреса каждого -канала соединены с соответствующими входами мажоритарных блоков каждого канала, а выходы переполнени - с соответствующими входами элементов И двух други.х каналов, выход элемента И каждого канала соединен с нулевым установочным входом формировател адреса данного кана ,ia, выход мажоритарного блока в каждомThe goal is achieved by the fact that a banned three-channel device containing a redundant computing unit in each channel, the control output of which is connected to a control unit of a given channel, the output of which is connected to the corresponding control inputs of the recovery units of each channel, the outputs of which are information outputs of the device contains a pulse generator, and in each channel the buffer storage unit, the address generator, the majority unit and the AND element, each generator output and pulses are connected to the synchronizing input of the address resolver of one of the channels, the address outputs of the address generator of each channel are connected to the corresponding inputs of the majority blocks of each channel, and the overflow outputs to the corresponding inputs of the elements And two other channels, the output of the AND element of each channel is connected to zero the installation input of the driver for the address of the channel, ia, the output of the majority block in each

канале вл етс адресным выходом устройства и соединен с вторым адресным входом буферного запоминающего блока, второй информационный вход которого вл етс информационным входом устройства, второйthe channel is the address output of the device and is connected to the second address input of the buffer storage unit, the second information input of which is the information input of the device, the second

информационный выход буферного загюминающего блока каждого канала соединен с соответствующими информационными входами восстанавливающих блоков всех каналов, а первый адресный вход и информационныеthe information output of the buffer zagumens unit of each channel is connected to the corresponding information inputs of the recovery blocks of all channels, and the first address input and information

вход и выход буферного запоминающего блока каждого кайала соединены соответственно с адресным выходом, информационными выходом и входом резервируемого вычислительного блока данного канала.the input and output of the buffer storage unit of each kaial are connected respectively with the address output, information output and input of the reserved computing unit of this channel.

Кроме того, буферный запоминающий блок содержит первый и второй дещифраторы , первый и второй коммутаторы, первые и вторые элементы пам ти, информационные входы которых соединены с первым информационным входом блока, управл ющиеIn addition, the buffer storage unit contains the first and second decipherors, the first and second switches, the first and second memory elements, whose information inputs are connected to the first information input of the block, controlling

° входы - с соответствующими выходами первого дешифратора, а выходы через второй коммутатор - с вторым информационным выходом блока, информационные входы первых элементов пам ти соединены с вторым информационным входом блока, управл ющие входы - с соответствующими выходами второго дешифратора, а выходы через первый коммутатор - с первым информационным выходом блока, первый адресный вход которого соединен с адресными входами первых дещифратора и ком.мутатора , а второй адресный вход - с адресными входами вторых дешифратора и ком.мутатора .° inputs with the corresponding outputs of the first decoder, and outputs via the second switch with the second information output of the block, information inputs of the first memory elements are connected to the second information input of the block, control inputs with the corresponding outputs of the second decoder, and outputs through the first switch with the first information output of the block, the first address input of which is connected to the address inputs of the first descrambler and comm switch, and the second address input - with the address inputs of the second decoder and commmutat pa.

На фиг. 1 представлена структурна схема устройства; на фиг. 2 - функциональна схема буферного запоминающего блока; на фиг. 3 и 4 - примеры реализации соответственно формировател адреса и восстанавливающего блока.FIG. 1 shows a block diagram of the device; in fig. 2 - functional diagram of the buffer storage unit; in fig. 3 and 4 are examples of the implementation of the address builder and the recovery block respectively.

Устройство (фиг. 1) содержит резервируемые вычислительные блоки 1, блоки 2 контрол данного канала, буферные запоминающие блоки 3, формирователи 4 адреса, элементы И 5, мажоритарные блоки 6, восстанавливающие блоки 7 и генератор 8 импульсов , входы 9, выходы 10 и 11.The device (Fig. 1) contains redundant computing blocks 1, blocks 2 of the control of this channel, buffer storage blocks 3, shapers 4 addresses, AND elements 5, majority blocks 6, restoring blocks 7 and pulse generator 8, inputs 9, outputs 10 and 11 .

Буферный запоминающий блок (фиг. 2) содержит первые коммутатор 12 и дешифратор 13, первые элементы 14 пам ти, вторые элементы 15 пам ти, вторые дешифратор 16 и коммутатор 17.The buffer storage unit (Fig. 2) contains the first switch 12 and the decoder 13, the first memory elements 14, the second memory elements 15, the second decoder 16 and the switch 17.

Формирователь адреса (фиг. 3) содержит счетчик 18 и элемент НЕ 19.The address generator (FIG. 3) contains a counter 18 and an element NOT 19.

Восстанавливающий блок (фиг. 4) содержит элементы И-НЕ 20-22 и мажоритарный элемент 23.The recovery block (Fig. 4) contains the elements AND NOT 20-22 and the majority element 23.

Устройство работает следующим образом.The device works as follows.

В соответствии с единой циклической программой каждое резервируемое вычислительное устройство 1 обмениваетс информацией с объектом управлени через буферное запоминающее устройство 3 своего канала. При этом резервированное вычислителбное устройство 1 каждого канала независимо одно от другого устанавливает последовательность адресов и соответствующую этим адресам информацию, поступающих соответственно на первые адресный и информационный входы буферного запоминающего блока 3. В буферном запоминающем блоке 3 по установленным адресам происходит запись информации в выбранные первым дешифратором 13 вторые элементы 15 пам ти и чтение выбираемой первым коммутатором из первых элементов 14 пам ти информации, поступающей на первый информационный выход буферного запоминающего блока 3. При отказе резервируемого вычислительного блока 1, например первого канала, на соответствующий управл ющий вход восстанавливающего блока 7 каждого канала поступает сигнал от блока 2 контрол . В восстанавливающем блоке 7 этот сигнал поступает на один из входов элемента ИНЕ 20. Обмен информацией между объектом управлени и буферными запоминающими блоками 3 происходит следующим образом. В каждом канале под действием импульсов генератора 8, поступающих на синхронизирующий вход формировател 4 адреса, счетчик 18 увеличивает свое содержимое на единицу, что приводит к установке на адресном выходе формировател 4 очередЯого адреса, а после прекращени действи предыдущего импульса до по влени очередного на выходе элемента НЕ 19 по вл етс импульс, стробирующий установленный адрес . Сформированный формирователем 4 данного канала адрес после мажоритировани с адресами двух других каналов в блоке 6 поступает на второй адресный вход буферного запоминающего блока 3 и на адресный выход 11 устройства. По установленному адресу информаци с объекта управлени через вход 9 устройства поступает на второй информационный вход буферного запоминающего блока 3, в котором записываетс в выбранный вторым дещифратором 16 первый элемент 14 пам ти. По этому е адресу происходит чтение из выбираемого вторым коммутатором 17 второго элемента 15 пам ти информации , поступающей через второй информационный выход буферного запоминающего блока 3 на соответствующий информационный вход восстанавливающих блоков 7 каждого канала. В блоке 7 информаци проходит через соответствующие элементы И-НЕ 20-22, мажоритируетс элементом 23 и через выход восстанавливающего блока 7 поступает на выход 10 устройства. При сбое формировател 4 адреса в одном из каналов в конце цикла производитс обнуление этого формировател путем подачи сигнала на его нулевой установочный вход с элемента И 5 этого же канала, на входы которого поступают сигналы переполнени с выходов счетчиков 4 адресов двух других каналов. Этим обеспечиваетс обмен информацией между объектом . управлени и буферными запоминающими блоками 3 в каждом цикле по единому начальному адресу. Предлагаемое устройство отличаетс от извест-ных тем, что не содержит аппаратных средств, предназначенных дл синхронизации работы резервируемых вычислите.1ьНых блоков, а также повышенной достоверностью функционировани , так как одновременное воздействие помехи на все каналы не приводит к ее искажению из-за того, что Б один и тот же момент времени резервируемый вычислительный блок каждого канала производит обработку различной информации . Искаженна информаци при этом восстанавливаетс двум другими каналами.In accordance with a single cyclic program, each redundant computing device 1 exchanges information with a control object through a buffer memory 3 of its channel. At the same time, the reserved computing device 1 of each channel independently determines the sequence of addresses and the information corresponding to these addresses, which arrive respectively at the first address and information inputs of the buffer storage unit 3. In the buffer storage unit 3, information is written to the selected first decoder 13 at the specified addresses the second memory elements 15 and reading the information selected by the first switch from the first memory elements 14 of the information arriving at the first info The output output of the buffer storage unit 3. When a redundant computing unit 1 fails, for example, the first channel, the corresponding control input of the recovery unit 7 of each channel receives a signal from the control unit 2. In the recovery unit 7, this signal is sent to one of the inputs of the EE element 20. The information is exchanged between the control object and the buffer storage units 3 as follows. In each channel, under the action of the generator 8 pulses, arriving at the synchronization input of the address 4 driver, counter 18 increases its content by one, which causes the 4 address address to be set at the address output of the driver, and after the previous pulse terminates, until the next output element appears NOT 19 a pulse appears stating the set address. The address formed by the shaper 4 of this channel after majorization with the addresses of two other channels in block 6 goes to the second address input of the buffer storage unit 3 and to the address output 11 of the device. At the set address, information from the control object through the input 9 of the device enters the second information input of the buffer storage unit 3, in which the first memory element 14 is recorded in the selected by the second decryptor 16. At this e-address, the information is received from the second memory element 15, selected by the second switch 17, through the second information output of the buffer storage unit 3 to the corresponding information input of the recovery units 7 of each channel. In block 7, the information passes through the corresponding IS-HE elements 20-22, is majorized by element 23, and through the output of the restoring block 7 enters the output 10 of the device. If the driver 4 addresses fail in one of the channels, at the end of the cycle, this driver is reset by sending a signal to its zero installation input from the And 5 element of the same channel, to the inputs of which overflow signals are received from the outputs of the 4 addresses of the other two channels. This ensures the exchange of information between the object. control and buffer storage units 3 in each cycle at a single starting address. The proposed device differs from the known ones in that it does not contain hardware designed to synchronize the operation of redundant computational 1nH blocks, as well as an increased reliability of operation, since the simultaneous effect of interference on all channels does not lead to its distortion due to the fact that At the same time point, the reserved computing unit of each channel processes various information. Distorted information is recovered by two other channels.

ьs

гg

4141

ycT.Sx. фиг. J ycT.Sx. FIG. J

Adp вых.Adp out

Вых. переполнени Out overflow

2525

инф выхinfo out

8,eight,

Claims

1. РЕЗЕРВИРОВАННОЕ ТРЕХКАНАЛЬНОЕ УСТРОЙСТВО, содержащее в каждом канале резерируемый вычислительный блок, контрольный выход которого подключен к блоку контроля данного канала, выход которого соединен с соответствующими управляющими входами восстанавливающих блоков каждого канала, выходы которых являются информационными выходами устройства, отличающееся тем, что, с целью упрощения и повышения надежности, оно содержит генератор импульсов, и в каждом канале буферный запоминающий блок, формирователь адреса, мажоритарный блок и элемент И, каждый выход генератора импульсов соединен с синхронизирующим входом формирователя адресов одного из каналов, адресные выходы формирователя адреса каждого канала соединены с соответствующими входами мажоритарных блоков канала, а выходы переполнения — с соответствующими входами элементов И двух других каналов, выход элемента И каждо го канала соединен с нулевым установочным входом формирователя адреса данного канала, выход мажоритарного блока в каждом канале является адресным выходом устройства и соединен с вторым адресным входом буферного запоминающего блока, второй информационный вход которого является информационным входом устройства, второй информационный выход буферного запоминающего блока каждого канала соединен с соответствующими информационными входами восстанавливающих блоков всех каналов, а первый адресный вход и информационные вход и выход буферного запоминающего блока каждого канала соединены соответственно с адресным выходом, информационными выходом и входом резервируемого вычислительного блока данного канала.1. RESERVED THREE-CHANNEL DEVICE, containing in each channel a redundant computing unit, the control output of which is connected to the control unit of this channel, the output of which is connected to the corresponding control inputs of the recovery units of each channel, the outputs of which are information outputs of the device, characterized in that, for the purpose To simplify and increase reliability, it contains a pulse generator, and in each channel a buffer storage unit, an address former, a majority unit, and an AND element , each output of the pulse generator is connected to the synchronizing input of the address generator of one of the channels, the address outputs of the address generator of each channel are connected to the corresponding inputs of the majority blocks of the channel, and the overflow outputs to the corresponding inputs of the elements And two other channels, the output of the element And of each channel is connected to zero installation input of the shaper of the address of this channel, the output of the majority block in each channel is the address output of the device and is connected to the second address input a buffer storage unit, the second information input of which is the information input of the device, the second information output of the buffer storage unit of each channel is connected to the corresponding information inputs of the recovery units of all channels, and the first address input and information input and output of the buffer storage unit of each channel are connected respectively to the address output , information output and input of the reserved computing unit of this channel.

2. Устройство по π. 1, отличающееся тем, что буферный запоминающий блок содержит первый и второй дешифраторы, первый и второй коммутаторы, первые и вторые элементы памяти, информационные входы которых соединены с первым информационным входом блока, управляющие входы — с соответствующими выходами первого дешифратора, а выходы через второй коммутатор — с вторым информационным выходом блока, информационные входы первых элементов памяти соединены с вторым информационным входом блока, управляющие входы — с соответствующими выходами второго дешифратора, а выходы через первый коммутатор — с первым информационным выходом блока, первый адресный выход которого соединен с адресными входами первых дешифратора и коммутатора, а второй адресный вход — с адресными входами вторых дешифратора и коммутатора.2. The device according to π. 1, characterized in that the buffer storage unit contains the first and second decoders, the first and second switches, the first and second memory elements, the information inputs of which are connected to the first information input of the block, the control inputs are with the corresponding outputs of the first decoder, and the outputs are through the second switch - with the second information output of the block, the information inputs of the first memory elements are connected to the second information input of the block, the control inputs are with the corresponding outputs of the second decoder, and you ode through the first switch - with the first data output unit, a first address output connected to the address inputs of the first decoder and switch, and the second address input - to the address inputs of the second decoder, and a switch.