SU1113790A1 - Interface for linking computer with communication channels - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕКТРОННОЙ ВЬ1ЧИСЛИТЕЛЬНОЙ МАШИНЫ С КАНАЛАМИ СВЯЗИ, содержащее коммутатор каналов, информационные входы которого соединены с информационными входами устройства, пр мой информационный выход - с информационным входом регистра числа, а синхронизирующий выход - с входом сброса счетчика промежутка между синхроимпульсами , выход которого соединен с управл ющим входом счетчика синхроимпульсов , выход которого соединен с управл ющим входом блока сравнени , первый информационный вход которого соединен с выходом регистра числа и информационнь м выходом устройства, вход регистра настройки соединен с управл ющим входом устройства, выход регистра настройки соединен с управл ющим входом коммутатора каналов, отличающеес  тем, что, ic целью повышени  достоверности передачи информации устройства, в него введены первый и второй сумматоры по модулю два, регистр свертки и элемент И, причем первый вход элемента И соединен с выходом счетчика синхроимпульсов , счетный вход которого соединен с синхронизирующим выходом коммутатора каналов, второй вход элемента И соединен с выходом регистра свертки и первым входом первого сумматора по модуЛю два, второй вход которого соединен с выходом регистра числа, а выход - с вторым информациI онным входом блока сравнени , выход которого  вл етс  выходом сигналов (П прерывани  устройства, управл ющий вход регистра свертки соединен с синхронизирующим выходом коммутатора каналов и управл ющим входом регистра числа, вход сброса регистра свертки соединен с выходом счетчика промежутка между синхроимпульсами, счетный вход которого  вл етс  входом опорной частоты устройства, инDO СО формационный вход регистра свертки соединен с выходом,.второго сумматора по модулю два, первый вход которого соединен с выходом элемента. И, а второй вход - с инверсным информационн{Л4 выходом коммутатора каналов .A DEVICE FOR PAIRING AN ELECTRONIC V1 1 COMPUTER MACHINE WITH COMMUNICATION CHANNELS, containing a channel switch, the information inputs of which are connected to the information inputs of the device, the direct information output — with the information input of the number register, and the sync output — with the reset output of the counter between the synchro impulses and the synchronized pulses. the control input of the clock counter, the output of which is connected to the control input of the comparison unit, the first information input of which is connected to the output the register house of the number and information output of the device; the setup register input is connected to the control input of the device; the output of the configuration register is connected to the control input of the channel switch, characterized in that, in order to increase the reliability of information transfer of the device, the first and second totalizers are entered into it modulo two, the convolution register and the element And, the first input of the element And connected to the output of the clock counter, the counting input of which is connected to the clock output of the channel switch, the second the element stroke I is connected to the output of the convolution register and the first input of the first adder modulo two, the second input of which is connected to the output of the number register, and the output to the second information input of the comparator unit whose output is the output of the signals (P interrupt device controlling the input of the convolution register is connected to the sync output of the channel switch and the control input of the number register; the reset input of the convolution register is connected to the output of the counter between the clock pulses, whose count input is the input of the frequency reference of the device, the IND CO formation input of the convolution register is connected to the output of the second modulo-two adder, the first input of which is connected to the output of the element. And, and the second input - with inverse information {L4 output of the channel switch.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  передачи информации от медленно действующих устройств к быстродействующей электронно-вычислительной машине.The invention relates to computing and can be used to transfer information from slow-acting devices to a high-speed electronic computer.

Известно устройство дл  сопр жени  электронной вычислительной машины с каналами св зи, содержащее буферный регистр, коммутатор канаг лов св зи, регистр адреса каналов рв зи, дешифратор адреса, блок управлени , блок контрол , регистратор-имитатор байГа канала, клавишный набиратель кода байта, блок местного управлени , схему совпадени , собирательную схему l.A device for interfacing an electronic computer with communication channels is known, which contains a buffer register, a communication channel switchboard, a link channel address register, an address decoder, a control unit, a control unit, a channel byGa channel simulator, a key dialer of a byte code, a block local control, coincidence scheme, collective scheme l.

Недостатками этого устройства  вл ютс  его сложность и большие затраты оборудовани .The disadvantages of this device are its complexity and high equipment costs.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  сопр жени  электронной вычислительной машины с каналами св зи , содержащее комутатор каналов, информационные входы которого соединены с входами устройства, информационный выход - с информационным входом регистра числа, а синхронизирующий выход - с первым входом генератора одиночных импульсов, выход ге нератора одиночных импульсов подключен к первому управл ющему входу регистра числа. Устройство содержит также регистр настройки, блок сравнени , счетчик промежутка между синхроимпульсами и счетчик синхроимпульсов , причем синхронизирующий выход коммутатора каналов соединен с управл ющим входом счетчика промежутка межд;у синхроимпульсами, выход которого соединен с вторым управл ющим входом регистра, числа и. счетным входом счетчика синхроимпульсов, разрешающий вход которого соединен с выходом генератора одиночных импульсов, а выход счетчика синхроимпульсов соединен с установочным входом счетг .ика синхроимпульсов, с запрещающим входом регистра числа и разрешающим входом блока сравнени . Информационньй вход блока сравнени  соединен с выходом регистра числа, второй вхо настройки соединен с информаци Ьнным выходом регистра настройки, а выход блока сравнени  - с входом регис;тра настройки, выход которого соединен с управл ющим йходом коммутатора каналов. При наличии сигналов в виде бипол рных импульсов на информационном входе коммутатора каналов , номер которого кодом, содержащемс  в регистре настройки, на информационном выходе коммутатора каналов будет присутствовать последовательный код принимаемой информации в виде положительных импульсов, а на синхронизирующем выходе - положительные синхроимпульсы. Последовательный код и синхроимпульсы позвол ют осуществить запись информации в регистр числа, откуда информаци  может быть переписана в пам ть электронной вычислительной машины. Счетчик синхроимпульсов и счетчик .промежутка между синхроимпульсами обеспечивают прием полного числа разр дов принимаемого слова независимо от момента переключени  устройства на прием по заданно номеру канала. Блок сравнени  позволет осуществить прием только тех слов которые принадлежат определенному масиву информации, причем код массива содержитс  в регистре настройки -С2The closest to the proposed technical entity is a device for interfacing an electronic computer with communication channels, containing a channel switch, the information inputs of which are connected to the device inputs, the information output - with the information input of the number register, and the synchronization output - with the first input of the generator single pulses, the output of the single pulse generator is connected to the first control input of the number register. The device also contains a tuning register, a comparison unit, a counter between the clock pulses and a clock counter, the clock switch output is connected to the control input of the interval counter between the clock, the output of which is connected to the second control input of the register, number and. the counter input of the clock counter, the enabling input of which is connected to the output of a single pulse generator, and the output of the clock counter is connected to the installation input of the counter clock output, the inhibiting input of the number register and the enabling input of the comparison unit. The information input of the comparison unit is connected to the output of the number register, the second setting input is connected to the information output of the setup register, and the output of the comparison unit is connected to the registration input, the setting path, the output of which is connected to the control switch input of the channel switch. If there are signals in the form of bipolar pulses, the information input of the channel switch, whose number is the code contained in the setup register, the serial output code of the received information in the form of positive pulses will be present at the information output of the channel switch and positive sync pulses at the sync output. The sequential code and sync pulses allow the recording of information in the number register, from where the information can be copied to the memory of the electronic computer. The clock counter and the counter between the clock pulses provide reception of the total number of bits of the received word, regardless of the moment of switching the device to receive according to the channel number. Comparison block will allow to receive only those words that belong to a certain array of information, moreover, the array code is contained in the setting register -C2

Недостатком этого устройства  вл етс  низка  достоверность передачи информации устройства, обусловленна  отсутствием самоконтрол .A disadvantage of this device is the low reliability of information transmission of the device, due to the lack of self-control.

При отказе одного из элементов устройства в электронную вычислительную машину будет передаватьс  информаци , не соответствующа  информации , поступившей на вход устройства . Поскольку устройство не обе спечено самоконтролем и не содержит элементов выработки сигналов Исправность , то поступление ошибочной информации в ЭВМ приведет к тому, что в результате вычислений будет получен неверный результат, Дп  ЭВМ, работающей, например, в контуре управлени  одной из систем летательного аппарата, по вление ложных сигналов на управл ющих выходах может привести к т жельм последстви м.If one of the device elements fails, information that does not correspond to the information received at the device input will be transmitted to the electronic computer. Since the device is not both self-monitored and does not contain the elements of the generation of signals for good health, the arrival of erroneous information in the computer will result in an incorrect result, Dp computer operating, for example, in the control circuit of one of the aircraft’s systems. The appearance of spurious signals at control outputs can lead to congestion errors.

Например, при отказе регистра числа , когда только старшие разр ды соответствуют правильньм, блок сравнени  будет вьфабатывать сигнал прерьшаний , по которому ложные инфор мационные разр ды будут поступать с регистра числа в ЭВМ, т.е. подвергаетс  контролю лишь наличие паузы между словами, полнота прин того слова и принадлежность прин то информации определенному массиву. тогда как правильность работы элементов самого устройства св зи не контролируетс , Цель изобретени  - повьпиеиие достоверности передачи информации устройства путем обеспечени  самоконтрол  устройства в процессе передачи информации в электронную вычислитель ную машину. Поставленна  цель достигаетс  тем что в устройство, содержащее коммутатор каналов, информационные входы которого соединены с информационными входами устройства, пр мой информационный выход - с информационным, входом регистра числа, а синхронизирующий выход - с входом сброса счетчика промежутка между синхроимпульсами , выход которого соединен с управл ющим входом счетчика синхроимпульсов , выход которого соединен с управл ю1дим входом блока сравнени , первый информационный вход кото рого соединен с выходом регистра чис и информационным выходом устройства вход регистра настройки соединен с управл ющим входом устройства, выход регистра настройки соединен с управл ющим входом коммутатора каналов, введены первый и второй сумматоры по модулю два, регистр свертки и элемент И, причем первый вход элемента И соединен с выходом счетчика синхроимпульсов , счетный вход которого соединен с синхронизирующим выходом коммутатора каналов, второй вход элемента И соединен с выходом регит стра свертки и первым входом первог сумматора по модулю два, второй вход которого соединен с выходом регистра числа, а выход - с вторым информационным входом блока сравнени , выход которого  вл етс  выходом сигналов прерывани  устройства, управл ющий вход регистра свертки соединен с синхронизирующим выходом коммутатора каналов и управл ющим входом регистра числа, вход сброса регистра свертки соединен с выходом счетчика промежутка между синхроимпульсами, счетнЫЯ вход которого  вл етс  входом опорной частоты устройства, информационный вход регистра свертки соединен с выходом второго сумматора по модулю два, первый вход которого соединен с выходом элемента И, а второй вход - с инворсным информа ционньи вькодпм коммутатора каналов На чертеже приведена функциональна  блок-схема устройства. Устройство содержит шины ) информационных входов, коммутатор 2 каналов , предназначенный дл  подключени  выбранного канала св зи по шинам 1 к устройству и преобразовани  бипол рных парафазных сигналов исходного слова в информационные и синхронизирующие импульсы логических уровней. Информационный пр мой выход коммутатора 2 соединен с информационным входом регистра числа 3, представл ющего 2и-разр дный регистр сдвига и предназначенного дл  приема последовательного кода и преобразовани  его в стандартное слово ЭВМ и вывода стандартного слова по шине 4 информационного выхода устройства. Информационный инверсный выход коммутатора 2 соединен с вторым входом второго сумматора 5 по модулю два, который осуществл ет поразр дную сверку полуслов прин той информации Синхронизирующий выход коммутатора 2 соединен с входом сброса счетчика 6 промежутка между синхроимпульсами, который предназначен дл  обнаружени  паузы между словами информации и, таким образом, выделени  начала слова информации; со счетньЕм входом счетчика 7 синхроимпульсов, предназначенного дл  подсчета числа синхроимпульсов в прин том слое, т.е. дл  контрол  полноты прин того кода; управл ющими входами регистра 3 числа и регистра 8 свертки. Регистр 8 свертки представл ет собой п-разр дный регистр сдвига и предназначен дл  хранени  свертки полуслов при- н того слова, его информационный вход соединен с выходом второго Сумматора по модулю два 5, а выход соединен с первым входом первого сумматора 9 по модулю два, который предназначен дл  вьщелени  кода информации из его свертки, второй вход сумматора 9 соединен с выходом регистра 3 и первым информационным входом блока 10 сравнени , который предназначен дл  сравнени  кодов информации , прин той непосредственно и полученных преобразованием свертки по модулю два, проверки услови  полноты прин того кода. Второй информационный вход блока 10 сравнени  соединен с выходом сумматора 9, выход блока 10 сравнени  через шину 11 выхода сигS11 налов прерывани  устройства соединен с ЭВМ. Вькод регистра 8 свертки соединен с вторым входам элемента И 12 предназначенного управлени  обратной св зью регистра 8 свертки и выходом соединенного с первым входом сумматора 5. Первый вход элемента И 12 соединен с выходом счетчика 7 синхроимпульсов и управл ющим входом блока 10 сравнени . Вход регистра 13 настройки, который предназначен дл  настройки устройства на прием слов по заданному каналу, соединен с шиной 14 управл ющего входа устройства а его выход - с управл ющим входом коммутатора 2 каналов. Выход счетчик 6 промежутка между синхроимпульсами соединен с управл ющим входов счетчика 7 синхроимпульсов и входом сбро са регистра 8 свертки. Счетный вход счетчика 6 промежутка между синхроимпульсами подключен к шине 15 входа опорной частоты устройства. Коммутатор 2, например, может содержать два мультиплексора, информационные входы которых соединены с информационными парафазными выходами каналов св зи соответственно, а управл ющие входы - с выходом регистра 13 настройки. Выход казадого мультиплексора соединен с детектором - пре образователем уровн , который из двухпол рного сигнала, поступивщего по каналу св зи, отсека  отрицательную часть, формирует сигнал логическ го уровн . Вькоды детекторов - рователей уровн   вл ютс  пр мым и инверсным информационными выходами коммутатора. Кроме,того, коммутатор содержит элемент ИЛИ, входы которого соединены с пр мьм и инверсным информационньми выходами коммутатора, а выход элемента ИЛИ  вл етс  синхронизируюпщм выходом коммутатора. Устройство работает следующим образом .; Сигналы по шинам 1 от каналов св  зи поступают на информационные входы коммутатора 2 в виде бипол рных импульсов , На управл ющие входы коммутатора 2 поступает код номера выбираемого канала из регистра 13. Коммутатор 2 осуществл ет подключение устройства к выбранному каналу и производит вьщеление из бипол рного последовательного кода пр мого последовательного кода информации в виде положнтельньп импульсов, инверс ного последовательного кода информации в виде положительных импульсов и синхроимпульсов, которые формируютс  как логическа  сумма пр мого и инверсного последовательных кодов. Настройка устройства на прием по выбранному каналу осуществл етс  с помощью регистра 13, дл  чего в него производитс  запись с шины 14. Запись в регистр 13 осуществл етс  асинхронно, поэтому подключение вы бранного канала может произойти в любой момент передачи информации по каналу св зи. Дл  исключени  приема недостоверной информации из-за полноты кода устройство осуществл ет автоматический поиск начала слова. С этой целью слова сообщени , передаваемого по каналу, отделены друг от друга паузой с определенными временными соотношени ми, а устройство содержит счетчик 6, который осуществл ет счет импульсов опорной частоты , поступающих от ЭВМ по шине 15. Синхроимпульсы от коммутатора 2 осуществл шт периодический сброс счетчика 6. В паузе синхроимпульсы отсутствуют , поэтому счетчик 6 в течение паузы обнулению не подвергаетс  и поэтому успевает достичь до определенного кода и сформировать сигнал о наличии паузы, т.е. выделить сигнал о начале очередного слова. Этот сигнал разрешает работу счетчика 7 и производит обнуление регистра 8. На этом подготовительна  стади  работы устройства завершаетс . В рабочей стадии приема осуществл етс  прием информации в регистр 3, формирование свертки информации по модулю два в сумматоре 5 и запись кода свертки в регистр 8. Регистр 3 и регистр 8 представл ют собой регистры сдвига разр дностью 2fi и п соответственно. В регистр 3 производитс  запись информации с пр мого информационного выхода коммутатора 2. В регистр 8 через сумматор 5 поступает информаци  с инверсного информационного выхода коммутаторг 2. Сдвиг информации в регистрах 5 и 8 осуществл етс  синхроимпульсами с коммутатора 2. Одновременно осуществл етс  подсчет числа синхроимпульсов при помощи счетчика 7. В течение первых п тактов значение старшего разр да счетчика 7 равно нулю, поэтому элемент И 12 оказываетс  за71 крытым и с выхода сумматора 5 в регистр 8 записываетс  инверсньй код первого полуслова принимаемой инфор мации. В следующие п тактов значени старшего разр да счетчика 7 равно единице, элемент И 12 открываетс  и с его выхода на вход сумматора 5 поступает последовательный инверсный код первого полуслова. Одновременно на другой вход сумматора 5 поступает последовательный инверсны код второго полуслова. Сумматор 5 формирует поразр дное сложение первого и второго полуслов информации , результат суммировани  записываетс  в регистр свертки 8. Таким образом, после окончани  приема слова информации в регистр 3 оказываетс  записанным код слова (а,6) а в регистр 8 - код, соответствующи сумме по модулю -два первого и второго полуслова (а®Ь). После окончани  приема слова осу ществл етс  стади  записи прин той информации на пам ть ЭВМ. С зтой целью устройство производит формиро вание сигнала прерывани  в ЭВМ по шине 14. Предварительно осуществл е вьщеление кода информации из его свертки при помощи сумматора 9. Дл  этого на выходы сумматора поступают код свертки из регистра 8 и код информации из регистра 3. Бьщеление информации осуществл етс  в соответствии с выражением: а (а@&)®е . Ь Па®&)фа , Затем в блоке 10 осуществл етс  сравнение кода, прин того непосредсвенно в регистр 3, и кода, получен ного преобразованием свелэтки. Услови ми формировани  сигнала прерывани   вл ютс : наличие паузы перед принимаемым Словом; полпота прин того кода, т.е. число вьщеленн 0 синхроимпульсов должно быть равно 2h; сравнение кодов непосредственно , прин того слова и кода, полученного в результате преобразовани  свертки слова по модулю два. По сигналу прерывани  ЭВМ осуществл ет считывание информации из регистра 3 по шинам 4. В процессе функционировани  устройства осуществл етс  его самоконтроль путем сравнени  кода «информации с кодом, вьщепенным из его свертки. При этом исходный код поступает на регистр 3 с пр мого информационного выхода коммутатора 2, а на сумматор 5- с инверсного информационного выхода коммутатора 2. Таким образом, информаци  в регистр 3 и сумматор 5 поступает от независимых источников, чго исключает взаимную коррел цию искажени  информации. Самоконтролем охвачены все основные узлы устройства (коммутатор 2, регистр 3, регистр 8, сумматоры 5 и 9, элемент И 12 и блок сравнени  10), непосредственно алгоритмом работы устройства. Счетчик 6контролируетс  тем, что сигналом с его выхода производитс  обнуление регистра 8. При этом в случае неверной работы счетчика 6 либо не будет происходить обнуление регистра 8, либо происходить ложное его обнуление . И то, и другое будет приводить к искажению информации в регистре 8, что будет обнаружено при последующем сравнении. Отказы счетчика 7 также привод т либо к искажению информации в регистре 8, либо к невыработке услови  полноты принимаемого кода и, следовательно, также обнаруживаютс . Таким образом, устройство позвол ет осуществить блокировку ложной информации в случа х сбоев и отказов своих эл ементов, что и обеспечивает повьшение достоверности его работы.For example, in case of a register failure, the numbers, when only the most significant bits are correct, the comparison unit will abate the interruption signal, according to which the false information bits will come from the number register in the computer, i.e. only the presence of a pause between words, the completeness of the received word and the belonging of the received information to a certain array are monitored. while the correct operation of the elements of the communication device itself is not monitored, the purpose of the invention is to control the reliability of the information transfer of the device by providing self-control of the device during the transmission of information to an electronic computer. The goal is achieved by the fact that the device containing a channel switch, informational inputs of which are connected to informational inputs of the device, direct informational output to informational, number register input, and synchronizing output to synchronous pulse counter reset input, which output is connected to The clock counter input, the output of which is connected to the control unit and the input of the comparison unit, the first information input of which is connected to the output of the register of numbers and information The device output is connected to the control input of the device, the output of the setting register is connected to the control input of the channel switch, the first and second modulo-two adders, the convolution register and the AND element are entered, the first input of the AND element is connected to the output of the clock counter, the counting input of which is connected to the synchronizing output of the channel switch, the second input of the element I is connected to the output of the reg convolution code and the first input of the first modulo-two adder, the second input of which is connected to the register of the number, and the output to the second information input of the comparison unit, the output of which is the output of the device interrupt signals, the control input of the convolution register is connected to the clock output of the channel switch and the control input of the number register, the reset input of the convolution register is connected to the output of the interval counter between the sync pulses, the counting input of which is the input of the reference frequency of the device, the information input of the convolution register is connected to the output of the second modulo two, the first input is cat The first is connected to the output of the element I, and the second input is connected with the information information of the channel switch. The drawing shows the functional block diagram of the device. The device contains buses) information inputs, a 2 channel switchboard designed to connect the selected communication channel on busses 1 to the device and convert the bipolar paraphase signals of the source word to informational and synchronous pulses of logic levels. The information direct output of the switch 2 is connected to the information input of the register of number 3, representing a 2-bit shift register and intended to receive a serial code and convert it to a standard computer word and output a standard word on the device information output bus 4. The information inverse output of the switch 2 is connected to the second input of the second adder 5 modulo two, which performs random matching of the half words of the received information. The synchronizing output of the switch 2 is connected to the reset input of the counter 6 between the clock pulses, which is designed to detect a pause between the words of information and, thus highlighting the beginning of the word information; With a counting input of the counter 7 sync pulses, designed to count the number of sync pulses in the received layer, i.e. to control the completeness of the received code; the control inputs of the register are 3 numbers and the convolution register 8. The convolution register 8 is a p-bit shift register and is designed to store the convolution of the half words of the received word, its information input is connected to the output of the second Modulo two 5, and the output is connected to the first input of the first adder 9 modulo two, which is intended to select the information code from its convolution, the second input of the adder 9 is connected to the output of the register 3 and the first information input of the comparison unit 10, which is intended to compare the information codes received directly and received mation convolution modulo two, checking the condition of completeness of the received code. The second information input of the comparator unit 10 is connected to the output of the adder 9, the output of the comparator unit 10 is connected via a bus 11 of the device sigS11 output interrupt bus to the computer. The convolution register 8 code is connected to the second inputs of the AND 12 element intended for controlling feedback of the convolution register 8 and the output connected to the first input of the adder 5. The first input of the AND element 12 is connected to the output of the sync pulse counter 7 and the control input of the compare unit 10. The input register 13 settings, which is designed to configure the device to receive words on a given channel, connected to the bus 14 of the control input of the device and its output - with the control input of the switch 2 channels. The output of the counter 6 between the clock pulses is connected to the control inputs of the counter 7 clock pulses and the reset input of the convolution register 8. The counting input of the counter 6 between the clock pulses is connected to the bus 15 of the input frequency reference device. The switch 2, for example, may contain two multiplexers, the information inputs of which are connected to the information paraphase outputs of the communication channels, respectively, and the control inputs to the output of the setup register 13. The output of the cascade multiplexer is connected to a level converter, which, from a two-polar signal received over a communication channel, the compartment of the negative part, forms a logical level signal. The codes of the level detectors are the forward and inverse information outputs of the switch. In addition, the switch contains an OR element, the inputs of which are connected to the forward and inverse information outputs of the switch, and the output of the OR element is the synchronized output of the switch. The device works as follows. The signals on bus 1 from the communication channels are sent to the information inputs of switch 2 as bipolar pulses. The control inputs of switch 2 receive the code number of the selected channel from register 13. Switch 2 connects the device to the selected channel and produces bipolar serial code of the direct serial code of information in the form of positive pulses, inverse serial code of information in the form of positive pulses and sync pulses, which are formed as logical Single sum of direct and inverse sequence codes. The device is tuned to receive on the selected channel using the register 13, for which it is recorded from bus 14. Writing to register 13 is asynchronous, so the connection of the selected channel can occur at any time transmission of information over the communication channel. In order to avoid receiving invalid information due to the completeness of the code, the device automatically searches for the beginning of the word. For this purpose, the words of the message transmitted over the channel are separated from each other by a pause with certain time ratios, and the device contains a counter 6, which counts the reference frequency pulses received from the computer via the bus 15. The sync pulses from the switch 2 performed a periodic reset counter 6. In the pause, there are no clock pulses, therefore, counter 6 during the pause is not subjected to zeroing and therefore has time to reach a certain code and generate a signal about the presence of a pause, i.e. highlight the signal of the beginning of the next word. This signal enables the operation of the counter 7 and resets the register 8. This completes the preparatory stage of the operation of the device. In the working stage of reception, information is received in register 3, generation of information convolution modulo two in adder 5 and writing of convolution code in register 8. Register 3 and register 8 are shift registers of 2fi and n, respectively. Register 3 records information from the direct information output of switch 2. Register 8 through adder 5 receives information from the inverse information output of commutator 2. Information in registers 5 and 8 is shifted by clock pulses from switch 2. Simultaneously, the number of clock pulses is counted the help of the counter 7. During the first n clock cycles, the value of the most significant bit of the counter 7 is zero, therefore the element 12 turns out to be closed and from the output of the adder 5 to the register 8 is written the inverse code of the first half a word of received information. In the following steps of the value of the most significant bit of the counter 7 is equal to one, the element And 12 opens and from its output the input of the adder 5 receives the sequential inverse code of the first half-word. At the same time on the other input of the adder 5 receives a serial inverse code of the second half-word. The adder 5 generates a bitwise addition of the first and second half words of the information, the result of the sum is recorded in the convolution register 8. Thus, after the reception of the word of information in the register 3 is completed, the word code (a, 6) is written in register 8 and the code corresponding to the sum of module - two first and second half-words (a®). After the word has been received, the stage of recording the received information on the computer memory is carried out. For this purpose, the device generates an interrupt signal in the computer via bus 14. Preliminary implementation is the separation of the information code from its convolution with the help of adder 9. For this, the convolution code from the register 8 and the information code from the register 3 are fed to the outputs of the adder in accordance with the expression: a (a @ &) ®e. L Pa® & f), Then, in block 10, a comparison is made between the code received directly into register 3 and the code obtained by the transformation of the grid. The conditions for forming the interrupt signal are: the presence of a pause before the received Word; half of the received code, i.e. the number of 0 sync pulses must be equal to 2h; comparing the codes of the directly received word and the code obtained as a result of converting the convolution of the word modulo two. According to the interrupt signal, the computer reads the information from the register 3 via the bus 4. In the course of the operation of the device, it is self-monitored by comparing the code of the information with the code extracted from its convolution. In this case, the source code goes to register 3 from the direct information output of switch 2, and to adder 5 from the inverse information output of switch 2. Thus, the information in register 3 and adder 5 comes from independent sources, which eliminates the mutual correlation of information distortion . Self-monitoring covers all the main nodes of the device (switch 2, register 3, register 8, adders 5 and 9, element 12 and the comparison block 10), directly by the device operation algorithm. The counter 6 is controlled by the fact that the register 8 is reset by a signal from its output. In this case, if the counter 6 is not working properly, either the register 8 is not reset or a false reset occurs. Both that, and another will lead to distortion of information in the register 8 that will be revealed at the subsequent comparison. Failures of counter 7 also result in either distortion of information in register 8 or failure to work out the condition of completeness of the received code and, therefore, are also detected. Thus, the device allows blocking of false information in the event of failures and failures of its elements, which ensures a decrease in the reliability of its work.

COCO

rr

StSt

(:{(: {

)v V v3 ) v V v3

irs Jirs j

Claims (1)

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫELECTRONIC COMPUTER MACHINE DEVICE С КАНАЛАМИ СВЯЗИ, содержащее коммутатор каналов, информационные входы которого соединены с информационными входами устройства, прямой информационный выход - с информационным входом регистра числа, а синхронизирующий выход - с входом сброса счетчика промежутка между синхроимпульсами, выход которого соединен с управляющим входом счетчика синхроимпульсов, выход которого соединен с управляющим входом блока сравнения, первый информационный вход которого соединен с выходом регистра числа и информационным выходом устройства, вход регистра настройки соединен с управляющим входом устройства, выход регистра настройки соединен с управляющим входом коммутатора каналов, отличающееся тем, что, ;с целью повышения достоверности передачи информации устройства, в него введены первый и второй сумматоры по модулю два, регистр свертки и элемент И, причем первый вход элемента И соединен с выходом счетчика синхроимпульсов, счетный вход которого соединен с синхронизирующим выходом коммутатора каналов, второй вход элемента И соединен с выходом регистра свертки и первым входом первого сумматора по модуЛю два, второй вход которого соединен с выходом регистра числа, а выход - с вторым информационным входом блока сравнения, выход § которого является выходом сигналов прерывания устройства, управляющий вход регистра свертки соединен с синхронизирующим выходом коммутатора каналов и управляющим входом регистра числа, вход сброса регистра свертки соединен с выходом счетчика промежутка между синхроимпульсами, счетный вход которого является входом опорной частоты устройства, информационный вход регистра свертки соединен с выходом .второго сумматора по модулю два, первый вход которого соединен с выходом элемента. И, а второй вход - с инверсным информационные выходом коммутатора каналов.WITH COMMUNICATION CHANNELS, which contains a channel switch, the information inputs of which are connected to the information inputs of the device, the direct information output is with the information input of the number register, and the synchronizing output is with the reset counter input between the clock pulses, the output of which is connected to the control input of the clock counter, the output of which connected to the control input of the comparison unit, the first information input of which is connected to the output of the number register and the information output of the device, the register input settings is connected to the control input of the device, the output of the settings register is connected to the control input of the channel switch, characterized in that, in order to increase the reliability of the transmission of information of the device, the first and second adders modulo two, the convolution register and the And element are introduced into it, the first the input of the element And is connected to the output of the clock counter, the counting input of which is connected to the synchronizing output of the channel switch, the second input of the element And is connected to the output of the convolution register and the first input of the first module two, the second input of which is connected to the output of the number register, and the output is to the second information input of the comparison unit, the output of which is the output of the device interrupt signals, the control input of the convolution register is connected to the synchronizing output of the channel switch and the control input of the number register, input the reset of the convolution register is connected to the output of the counter between the clock pulses, the counting input of which is the input of the reference frequency of the device, the information input of the convolution register is connected to the output The second adder modulo two, the first input of which is connected to the output of the element. And, and the second input is with the inverse information output of the channel switch. SU -.1113790SU-11113790 11 1379011 13790