SU1048470A1 - Device for ordered sampling of parameter values - Google Patents

Description

устройства содержит группы элементов И, ИЛИ, НЕ, кольцевой регистр сдвига, многовходовые элементы И, ИЛИ, генератор, дифференцирующие цепочки, триггер,причем.управл ющие входы узла управлени  устройств соединены с входом многовходового элемента И, выход которого через пе вую дифференцирующую цепочку соединен с единичным входом триггера, пр мой выход триггера соединен с уп равл ющим входом генератора, выход которого соединен с входом сдвига сслщевого регистра сдвига, первый рмход которого через вторую дифференцирующую цепочку соединен с нуле ым входом триггера, а остальные вы jQ ходы - с входами многовходового элемента ИЛИ, выход .которого соединен с первыми входами элементов И группы и тактовым выходом узла управлени  устройства, второй выход i-ro элемента И группы соединен с входом I-го элемента НЕ группы и с выходом . i-ro элемента ИЛИ группы, выходы элементов НЕ группы соединены с соответствующими управл ющими выходами узла упр 1влени  устройства, входы элементов ИЛИ группы соединены с соответствующими информационными входами узла управлени , выходы элементов И группы  вл ютс  информационными выходами устройства .device contains groups of elements AND, OR, NOT, ring shift register, multi-input elements AND, OR, generator, differentiating chains, trigger, and the control inputs of the device control unit are connected to the input of the multi-input element AND, whose output is connected through the first differentiating chain with a single trigger input, the forward trigger output is connected to the generator's control input, the output of which is connected to the shift input of the shift shift register, the first input of which through the second differentiating chain En with the zero input of the trigger, and the rest of you jQ moves with the inputs of the OR multi-input element, the output of which is connected to the first inputs of the AND elements of the group and the clock output of the control unit of the device, the second output of the i-ro element of the AND group is connected to the input of the I-th element is NOT a group and exit. The i-ro elements of the OR group, the outputs of the NOT elements of the group are connected to the corresponding control outputs of the device control unit 1, the inputs of the elements OR of the group are connected to the corresponding information inputs of the control node, the outputs of the elements AND groups are the information outputs of the device.

Изобретение относитс  к дискретной автоматике и вычислительной технике и может быть использовано дл  контрол  параметров технических объектов , упор дочени  обслуживани  объектов , в ЭВМ и устройствах дискретной .автоматики при решении задач квазиоптимального регулировани , в частности дл  обслуживани  нефтедобывающих скважин и интерпретации сейсмограмм .The invention relates to discrete automation and computing and can be used to control the parameters of technical objects, order the maintenance of objects in computers and discrete automation devices when solving problems of quasi-optimal control, in particular for servicing oil producing wells and interpreting seismograms.

Известно устройство дл  поиска экстремальных значений параметров, содержащее коммутатор опроса разр до9 , состо щий из двоичного счетчика и дешифратора, управл ющий генератор , триггер запуска, разр дные элементы И, разр дные элементы ИЛИ, регистры записи значений контролируемых параметров, разр дные блоки логики , двухвходовые элементы И, входы которых подключены к выходам коммутатора и разр дных блоков логики, блоки регистрации экстремального значени  параметра и его адреса, позвол ющее за цикл работы коммутатора определить параметр, имеющий экстремальное значение и его адрес lj.A device for searching for extreme values of parameters is known, comprising a switch for polling a bit up to 9, consisting of a binary counter and a decoder, a control oscillator, a start trigger, bit elements AND, bit elements OR, registers for writing values of monitored parameters, bit blocks of logic, two-input elements And, whose inputs are connected to the outputs of the switch and bit logic blocks, blocks registering the extreme value of the parameter and its address, allowing for a cycle of the switch to determine a pair meter having an extreme value and its address is lj.

К недостаткам известного устройства относ тс  ограниченность (Функциональных возможностей, заключающа с  в.отсутствии учета результатов анализа иН()Ормации о параметрах, значени  которых отличаютс  от экст2The disadvantages of the known device are limitations (Functional capabilities, including the absence of accounting for the results of the analysis of H () ormations about parameters whose values differ from ext2

ремального-,.,значительные аппаратурные затраты и низкое быстродействие, обусловленное необходимостью поразр дного тактировани  этапов сравнени  значений, параметров, а также отсутствие возможности определить величину искомого, отличного от экстремального , значени  параметра.The significant -,., significant hardware costs and low speed, due to the need for a bit clocking of the stages of comparison of values, parameters, as well as the inability to determine the value of the desired, non-extreme, value of the parameter.

Известно устройство дл  поискаA device for searching is known.

экстремальных значений параметра,.содержащее п узлов анализа, информационные входы каждого из которых соединены с входными шинами устройства, а выходы , где ,2,...,п, а п число разр дов устройства, разр дов узлов анализа подключены к входам i-ro элемента ИЛИ группы, выход каждого i-ro элемента ИЛИ группы соединен с первым входом I-го элемента Иextreme parameter values. containing the analysis nodes, the information inputs of each of which are connected to the device input buses, and the outputs, where, 2, ..., n, and n are the number of device bits, the bits of the analysis nodes are connected to the inputs of i- ro element OR group, the output of each i-ro element OR group is connected to the first input of the I-th element AND

группы и через i-и элемент НЕ группыс входом управлени  j-го разр да каждого (,2,.i.,п) узла анализа, элементы И, триггер, выходы которого соединены с входами элементов И группы . Кроме того, это устройство содержит триггеры регистров регистрации значений параметров и двухвходовые элементы ИЛИ. Это устройство обеспечивает поиск экстремального зн.ачени  параметров и его адрес по одному тактовому импульсу, оно значительно проще.по аппаратурному обеспечению 2.groups and through the i-and the element NOT groups with the control input of the j-th bit of each (, 2, .i., p) analysis node, the elements AND, the trigger, the outputs of which are connected to the inputs of the elements AND group. In addition, this device contains triggers of the registers of parameter values and two-input elements OR. This device provides the search for an extrinsic value of the parameters and its address by one clock pulse, it is much simpler on the hardware 2.

Недостатком известного устройстЪа вл етс  его функциональна  ограниценность , заключающа с  в невозмож-ности выборки заданного из упор до-. ЧИННОГО р да значений параметра. Наиболее близким к предлагаемому  вл етс  устройство дл  упор доченной выборки значений параметра, содержащее п узлов анализа, инфор-- . мационные входы кaждQгo из которых соединены с входными шинами устройства, а выходы i-x разр дов узлов анализа, где ,....т, соединены с входами t-ro элемента ИЛИ группы, выход каждого Г-го элемента ИЛИ группы соединен с первым входом i-го элемента И группы и через i-й элемент НЕ группы с входом управлени i-ro разр да каждого из узлов ана й- за, выходы элементов И группы соединены с входами элемента ИЛИ и с входами соответствующих разр дов первог регистра, элемент И триггеры, генера тор тактовых сигналов, дифференцирующие цепи, элементы задержки,переклю чатель, причем выходные шины управ- / лейи  узлов анализа соединены с входами элемента И, выход которого через первую дифференцирующую цепь сое динен с входом установки в единичное состо ние триггера, пр мой выход которого соединен с входом генератора тактовых сигналов, выход которого соединен с входом второго регист рз , выходы которого соединены с вход ными шинами переключател , выходна  шина которого соединена с входом установки в нулевое состо ние триг гера , с вторыми входами элементов И группы и через вторую дифференцирующую цепь и первый элемент задержкис управл ющими входами второго регистра , выход генератора тактовых им пульсов через второй элемент задёрж ки соединен - с третьими входами элементов И группы, выход элемента ИЛИ соединен с установочными входами всех узлов анализа, выход второго элемента задержки соединен с вторыми установочными входами всех узло анализа, а каждый из узлов анализа содержит т-разр дный регистр, группу элементов И и ИЛИ, триггеры, элементы И, ИЛИ и НЕ, причем информационные входы узла анализа соединены с первыми входами элементов И первой группы, а выход i-ro элемента И первой группы соединен с I-M входом первого элемента ИЛИ и входом i-ro разр да регистра, где ,...,т выход j-ro разр да регистра, ,... m, соединен с j-м входом второго элемента ИЛИ и первым входом j-ro эле .мента И второй группы, второй вход которого соединен с входом (j-l)-ro элемента ИЛИ группы, выход j-ro элемента И второй группы соединен с первым входом J-ro элемента И третьей группы и с первым входом j-ro элемента ИЛИ группы, выход (j-Т)-го элемента ИЛИ группы соединен с первым входом j-ro элемента И четвертой группы , второй вход которого соединен с входом управлени  i-ro разр да, выход j-ro элемента И четвертой группы соединен с входом j-ro элемента ИЛИ группы, выход первого разр да регистра соединен с первым входом второго элемента ИЛИ, с первым входом первого элемента И и трет.ьей группы и с первым входом первого элемента,ИЛИ группы, второй вход которого соединен с входом управлени  первого разр да, выход первого элемента ИЛИ соединен с входом установки в нулевое состо ние первого триггера, выход которого соединен с вторыми входами элементов И первой группы, выход т-го элемента ИЛИ группы соединен с первым входом элемента И и с первым входом третьего элемента ИЛИ, второй вход которого соединен с первым установочным входом узла анализа, а выход - с входом установки в единичное состо ние первого триггера и с входом установки в нулевое состо ние регистра, первый установочный вход узла анализа соединен с входом установки в единичное состо ние второго триггера и через элемент НЕ - с вторым входом элемента И, выход которого соединен с входом установки в нулевое состо ние второго триггера, третий вход элемента И соединен с вторым установочным входом , узла анализа, пр мой выход второго триггера соединен с вторыми входами /элементов И второй и третьей групп и с третьим входом элементов И четвертой .группы, выход второго элемента ИЛИ соединен с выходной шиной управлени  узла анализа з1. Известное устройство характеризуетс  сложностью, св занной с нали- . чием дополнительных элементов И и недостаточными функциональными воз- можност ми, св занными с невозможностью автоматической сортировки данньи. .5 Цель изобретени  - расширение функциональных возможностей путем обеспечени  возможности автоматичес кой сортировки чисел и упрощение устройства. Поставленна  цель достигаетс  тем, что устройство дл  упор доченной выборки значений Параметра, содержащее узел управлени  устройством , узлы анализа, каждый из которых содержит группы элементов И, триггеры пам ти, много8ходовые элементы ИЛИ, груп.пУ элементов ИЛИ, триггер управлени , элемент И, примем единичные входы триггеров па м ти поразр дно соединены с выхода ,.-( соответствующих элементов И первой группы, первые входы которых пооазр дно соединены с информационными входами устройства, а вторые входы - с инверсным выходом триггера управлени , пр мые выходы триггеров пам ти соединены с соответствующими входами первого многовходового элемента ИЛИ, выход которого соединен с соответствующим управ л ющим входом узла управлени , единичный вход,триггера управлени  сое динен с выходом второго многовходов го элемента ИЛИ, а нулевой - с еыходом элемента И и нулевыми входами триггеров пам ти, входы второго мно гоаходового элемента ИЛИ соединены с соответствующими выходами элементов И первой группы, первый вход 1-го элемента ИЛИ группы соединен с выходом (i-0-го элемента И второ группы (,...,п, где п - число ра р дов сортируемых чисел) и с соответствующим информационным входом i-го разр да узла управлени  устрой ства, первый вход первого элемента ИЛИ группы соединен с пр мым выходом первого триггера пам ти и с соответ ствующим информационным входом перво Го.разр да узла управлени  устройства , второй вход 1-го элемента ИЛИ группы соединен с выходом (i-l)-ro элемента И третьей группы, второй вход первого элемента ИЛИ группы соA disadvantage of the known device is its functional limitation, which consists in the impossibility of sampling a given one from the stop to-. PREMIUM number of parameter values. The closest to the present invention is a device for ordered sampling of parameter values, containing n analysis nodes, information. the operational inputs of each of which are connected to the input buses of the device, and the outputs ix of the bits of the analysis nodes, where, .... t, are connected to the inputs of the t-ro element OR group, the output of each Gth element OR group is connected to the first input i th element of the AND group and through the i-th element of the NOT group with the control input of the i-th bit of each node of the ana-z, the outputs of the AND group elements are connected to the inputs of the OR element and the inputs of the corresponding first register bits, the And triggers element , clock signal generator, differentiating circuits, delay elements, transfer a driver, and the output busses of the control- / leu analysis nodes are connected to the inputs of the element I, the output of which through the first differentiating circuit is connected to the input of the installation in a single trigger state, the direct output of which is connected to the input of the clock signal generator, the output of which is connected to the input of the second register RZ, the outputs of which are connected to the input buses of the switch, the output bus of which is connected to the input of the installation in the zero state trigger, with the second inputs of the elements of the AND group and through the second differentiating The chain and the first delay element are controlled by the control inputs of the second register, the output of the clock pulse generator is connected through the second delay element to the third inputs of the AND elements of the group, the output of the OR element is connected to the installation inputs of all analysis nodes, the output of the second delay element is connected to the second installation inputs all analysis nodes, and each analysis node contains a t-bit register, a group of AND and OR elements, triggers, AND, OR, and NOT elements, and the information inputs of the analysis node are connected to the first inputs And the first group, and the output of the i-ro element AND the first group is connected to the IM input of the first element OR and the input of the i-ro register bit, where, ..., t output j-ro register bit,, ... m connected to the jth input of the second element OR and the first input of the j-ro element of the second group, the second input of which is connected to the input (jl) -ro of the element OR group, the output of the j-ro element of the second group is connected to the first input J-ro element AND the third group and with the first input of the j-ro element OR group, the output of the (j-T) -th element OR group is connected to the first input of the j-ro element AND the fourth group, the second whose input is connected to the control input of the i-ro bit, the output of the j-ro element of the fourth group is connected to the input of the j-ro element of the OR group, the output of the first bit of the register is connected to the first input of the second element OR, to the first input of the first element AND and the third group and with the first input of the first element, OR group, the second input of which is connected to the control input of the first bit, the output of the first element OR is connected to the input of setting the first state to the zero state, the output of which is connected to the second inputs of the AND elements groups , the output of the OR element of the group is connected to the first input of the AND element and to the first input of the third OR element, the second input of which is connected to the first installation input of the analysis node, and the output to the installation input to the unit state of the first trigger and to the installation input to the zero state of the register, the first installation input of the analysis node is connected to the installation input to the single state of the second trigger and through the NOT element to the second input of the I element, the output of which is connected to the installation input to the zero state of the second trigger, third the input of the AND element is connected to the second installation input, the analysis node, the direct output of the second trigger is connected to the second inputs / elements of the second and third groups and the third input of elements AND the fourth group, the output of the second element OR is connected to the output bus of the analysis node . The prior art is characterized by the complexity associated with the pot. The number of additional AND elements and insufficient functional capabilities associated with the inability to automatically sort the data. .5 The purpose of the invention is to enhance the functionality by providing the ability to automatically sort the numbers and simplify the device. This goal is achieved by the fact that a device for ordering a sample of Parameter values that contains a device control node, analysis nodes, each of which contains groups of AND elements, memory triggers, OR multiple elements, OR group, control trigger, AND element, let us take single inputs of triggering devices in a minute manner connected to the output, .- (corresponding elements of the first group, the first inputs of which are connected to the informational inputs of the device, and the second inputs to the inverse output of the trigger control, direct outputs of memory triggers are connected to the corresponding inputs of the first multi-input element OR, the output of which is connected to the corresponding control input of the control node, the single input, the control trigger is connected to the output of the second multi-input element OR, and zero output to the output of the element And the zero inputs of memory triggers, the inputs of the second multi-pass element OR are connected to the corresponding outputs of elements AND of the first group, the first input of the 1st element OR of the group is connected to the output (i-0th element the second group (, ..., p, where n is the number of rows of sorted numbers) and with the corresponding information input of the i-th bit of the control unit of the device, the first input of the first OR element of the group is connected to the direct output of the first memory trigger and with the corresponding information input of the first dimension of the control unit of the device, the second input of the 1st element OR of the group is connected to the output (il) -ro of the element AND of the third group, the second input of the first element OR of the group with

динен с первым управл ющим выходом узла управлени , первый вход j-ro элемента .И второй группы соединен с выходом j-ro элемента ИЛИ группы и первым входом j-ro элемента И третьей группы, где ,.,.,n-1, второй вход j-ro элемента И второй группы соединен с пр мым выходом {j+t)rodinene with the first control output of the control node, the first input of the j-ro element. And the second group is connected to the output of the j-ro element OR of the group and the first input of the j-ro element AND of the third group, where,.,., n-1, the second the input of the j-ro element And the second group is connected to the direct output (j + t) ro

вторую и третью группы элементов И 8 и 9, групру элементов ИЛИ 10, элемент И -И.the second and third groups of elements And 8 and 9, the group of elements OR 10, the element AND -I.

Узел 2 управлени  содержит группы элементов ИЛИ 12, НЕ 13, И И, многовходовый элемент И 15, первую Дифференцирующую цепочку 16, триггер 17, генератор 18, кольцевой регистр 0 триггера пам ти, второй вход 1-го элемента И третьей группы соединен с i-M управл ющим выходом узла управлени  Устройства, выход п-го элемента ИЛИ группы соединен с первым входом элемента И, второй вход которого соединен с тактовым выходом узifia управлени  устройства, узел управлени  устройства содержит группы элементов И, ИЛИ, НЕ, кольцевой регистр сдвига, многовходовые элементы И,.ИЛИ, генератор, дифференцирующие цепочки, триггер, причем управл ющие узла управлени  устройства соединены с входом многовходового элемента И, выход которого через первую дифференцирующую цепочку соединен с единичным входом триггера , пр мой выход триггера соединен с управл ющим входом генератора, выход которого соединен с входом сдвига, кольцевого регистра сдвига, первый выход которого через вторую дифференцирующую цепочку соединен с нулевым входом триггера, а остальные выходы - с входами многовходового элемента ИЛИ, выход которого соединен с первыми входами элементов И группы и тактовым выходом узла управлени  устройства, второй выход i-ro элемента И группы соединен с входом i-ro элемента НЕ группы и с выходом i-ro элемента ИЛИ группы, выходы элементов НЕ группы соединеШ с соответствующими управл ющими выходами узла управлени  устройства, входы элементов ИЛИ группы соединены с соответствующими информационными входами узла управлени , выходы элементов И группы  вл ютс  информационными выходами устройства. На чертеже представлена лок-схема Устройства. Устройство дл  упрр доченной выборки значений параметра содержит узлы Ц ,... ,1|} анализа, узел 2 управлени . Каждый узел анализа содержит триггеры 3 пам ти, первую группу элементов И k, многовходовые элемен ЛИ 5 и 6, триггер 7 управлени , 19 сдвига, вторую дифференцирующую цепочку 20, многовходовый элемент ИЛИ 21. Устройство работает следующим образом . 8 исходном состо нии триггеры 3 пам ти текущих значений параметров обнулены, триггеры 7 в единичном состо нии, а триггер 1 в нулевом , элементы И узла анализа U открыты, элементы И А узлов Ij-ln ан лиза закрыты, в младшем разр де регистра 19 записана единица цehи установки в исходное состо ние устройства (не показаны). Исходна  информаци  в параллельном двоичном коде последовательно во времени через входные клеммы поступает на первые входы элементов И Ц всех узлов анализа . На вторых входах всех элементов И 4 - высокие потенциалы, однако поскольку на третьих входах они низкие j первое сообщение записываетс  в узел 1 анализа. Высоким потенциалом с выходов триггеров 3 и элемента ИЛИ 5 узла 1 по третьИ.м входам открываютс  элементы И узла 1, а элементы И k узла 1 закрываютс , так как высоким потенциалом с ёыхода элементов И 4 узла Ц через элемент ИЛИ 6 триггер 7 переводитс  в нулевое состо ние и так до узла In-.Таким образом, каждое сообщение записываетс  только в один узел анализа. С последним И-ым сообщением на выходах элементов ИЛИ 5 всех узлов анализа устанавливаютс  высокие потенциалы , элемент И 15 открываетс  и импульс с его выхода через дифференцирующую цепочку 16 поступает на едини ный вход триггера Т7, последний переводитс  в единичное состо ние, генератор 18 запускаетс , его импульсы поступают на шину сдвига регистра 19 Каждым импульсом с выхода генератора 18 в регистре 19 единица сдвигаетс  на один разр д, импульсы дов старших разр дов регистра 19 feрез элемент ИЛИ 21 поступают на вторые входы элементов И 14 и 11. При наличии в триггере 3 i-го разр да хот  ы одного узла анализа единицы по крайней мере на одном из входов элемента ИЛИ 12 этого разр да присут ствует высокий потенциал, тогда на входах элементов И 14 и НЕ 13 одноименного разр да также присутстеует высокий потенциал, а на выходе эле мента НЕ 13 этого же разр да - низкий 1 708 потенциал. На выходах элементов ИЛИ 10 узлов анализа, в старших разр дах которых записана единица, устанавливаютс  высокие потенциалы. Эти потенциалы прикладываютс  к вторым входам элементов И 8 и 9 разр да, на единицу младшего данному, и если в младшем разр де записана единица , то и на выходе элемента ИЛИ 10 младшего разр да устанавливаетс  высокий потенциал. В случае, когда в данном и-разр де во всех узлах анализа - нули, высокий потенциал на выход элемента ИЛИ 10 поступает через элемент И 9 за смет высокого потенциала с выхода элемента НЕ 13. Каждый тактовый импульс с выхода генератора 18 через регистр 19 и элемент ИЛИ 21 опрашивает элементы И 14, и если на Первых входах последних - высокий потенциал, то на их выходах по вл ютс  синхронно с импульсами с выхода элемента ИЛИ 21 импульсы, однозначно соответствующие по комбинации на выходах всех элементов И 14 экстремальному знамению параметра из числа Л записанных в узлах анализа текущих значений параметра , а через элементы И 11 узлов анализа, в пам ти которых записаны Экстремальные значени , триггеры 3 обнул ютс  и триггер 7 устанавливаетс  в единичное состо ние. К приходу второго импульса на выход элемента ИЛИ 21 остаетс  неопрошенным не более чем п-1 узел анализа, причем второй импульс выводит экстремальное зйачение параметра из числа оставшихс  и так до п-го импульса . Таким образом, {п+1)-й импульс переводит единицу в младший разр д регистра 19, что стимулирует триггер 17 к переходу в нулевое состо ние и остановку генератора 18. Триггеры 3 всех разр дов всех узлов анализа обнулены , триггеры 7 -в-единичное состо ние , триггер 17 - в нулевом, устройство - в исходном и готово повторить операцию. Число и адрес параметра данного ранга могут быть выведены с выходов элементов ИЛИ 10 младших разр дов (не показано). В .результате работы устройства р д значений параметра а.,- . аух преобразуетс  в р д Ц- Ь2- Ь-Г5. .; , где Ь, . , , bf, п , а число значений bj оказываетс  меньше числа значений а, при равенстве двух или более текущих значений.The control unit 2 contains the groups of elements OR 12, NOT 13, AND AND, the multi-input element AND 15, the first Differentiating chain 16, the trigger 17, the generator 18, the ring register 0 of the memory trigger, the second input of the 1st element AND of the third group is connected to the iM the control output of the device control node, the output of the nth element OR of the group is connected to the first input of the AND element, the second input of which is connected to the clock output of the device control, the control node of the device contains groups of elements AND, OR, NOT, ring shift register, multi-input element S, AND., OR, generator, differentiating chains, trigger, the control unit of the control unit of the device connected to the input of a multi-input element I, whose output through the first differentiating chain is connected to a single trigger input, the direct output of the trigger is connected to the control input of the generator, output which is connected to the input of the shift, the ring shift register, the first output of which through the second differentiating chain is connected to the zero input of the trigger, and the remaining outputs to the inputs of the multi-input element OR, the output to It is costly connected to the first inputs of the AND elements of the group and the clock output of the control unit of the device, the second output of the i-ro element AND group is connected to the input of the i-ro element NOT the group and to the output of the i-ro element OR group, the outputs of the elements NOT connected with the corresponding controls The control outputs of the device control unit, the inputs of the OR elements of the group are connected to the corresponding information inputs of the control node, the outputs of the AND elements of the group are the information outputs of the device. The drawing shows the Lock diagram of the Device. The device for the orderly sampling of the parameter values contains the nodes C, ..., 1 |} of the analysis, the control node 2. Each analysis node contains triggers of memory 3, the first group of elements AND k, multi-input elements LI 5 and 6, control trigger 7, 19 shift, the second differentiating chain 20, multi-input element OR 21. The device operates as follows. 8 of the initial state, the triggers 3 of the memory of the current values of the parameters are set to zero, the triggers 7 are in the single state, and the trigger 1 is in the zero state, the elements AND analysis node U are open, the elements AND A of the Ij-ln analysis nodes are closed, in the low-order discharge register 19 The unit of setting the device to its initial state (not shown) is recorded. The initial information in the parallel binary code is sequentially in time, through the input terminals, to the first inputs of the AND elements of all the analysis nodes. At the second inputs of all elements, AND 4 are high potentials, however, since at the third inputs they are low j, the first message is recorded in the analysis node 1. The high potential from the outputs of the flip-flops 3 and the element OR 5 of the node 1 through the third inputs opens the elements AND of the node 1, and the elements AND of the node 1 close, since the high potential from the output of the elements AND 4 of the node C through the element OR 6 triggers 7 the zero state and so on to the In-Node. Thus, each message is written to only one analysis node. With the last I message, at the outputs of the elements OR 5 of all analysis nodes, high potentials are set, element 15 opens and the pulse from its output goes through the differentiating chain 16 to the single input of trigger T7, the last is switched to the single state, generator 18 starts, its pulses are fed to the register shift bus 19 Each pulse from the output of the generator 18 in the register 19 unit shifts by one bit, the pulses of the high bits of the register 19 feres element OR 21 are fed to the second inputs of elements And 14 and 11. If the trigger 3 in the i-th bit has one unit analysis unit at least one of the inputs of the OR element 12 of this bit, there is a high potential, then the inputs of the E 14 and HE 13 elements of the same discharge also have a high potential , and at the output of the element NOT 13 of the same discharge - a low 1,708 potential. At the outputs of the elements OR 10 analysis nodes, at the highest bits of which the unit is recorded, high potentials are established. These potentials are applied to the second inputs of the AND 8 and 9 bits of the unit, one unit lower than this, and if a unit is written in the low order, then a high potential is set at the output of the element OR 10 low. In the case when, in this I-de, all nodes of the analysis are zero, a high potential for the output of the element OR 10 enters through the element 9 for a high potential estimate from the output of the element NOT 13. Each clock pulse from the output of the generator 18 through the register 19 and the element OR 21 polls the elements AND 14, and if the first inputs of the latter have a high potential, then their outputs appear synchronously with the pulses from the output of the element OR 21 pulses uniquely corresponding in combination to the outputs of all the elements AND 14 to the extreme sign of the parameter from L The recorded in nodes analysis of current parameter values, and AND gates 11 through analysis of nodes in memory are recorded Extreme values are zeroed 3 triggers and the trigger 7 is set in a single state. By the arrival of the second pulse at the output of the element OR 21, no more than an n-1 analysis node is left unanswered, and the second pulse deduces the extreme parameter growth from the remaining ones and so on until the n-th pulse. Thus, the (n + 1) th pulse converts the unit to the low-order bit of register 19, which stimulates trigger 17 to go to the zero state and stop the generator 18. Triggers 3 of all bits of all analysis nodes are reset, triggers 7 -in- the single state, the trigger 17 is at zero, the device is in the initial state and is ready to repeat the operation. The number and address of the parameter of this rank can be derived from the outputs of the elements OR 10 lower bits (not shown). In the result of the operation of the device, a number of parameter values a., -. The output is converted to the series C-b2-b-f5. ; where b,. ,, bf, p, and the number of values of bj is less than the number of values of a, when two or more current values are equal.

оabout

Таким образом, изобретение расшир ет функциональные возможности устройства, обеспечивает вывод ран10 +8 70Thus, the invention expands the functionality of the device, provides output 10 10

10ten

. жированного р да значений, причем закон упор дочени  определ етс  только аЬсолютными значени ми параметра.. a series of values, and the ordering order is determined only by the absolute values of the parameter.

Claims (1)

УСТРОЙСТВО ДЛЯ УПОРЯДОЧЕННОЙ ВЫБОРКИ ЗНАЧЕНИЙ ПАРАМЕТРА, содержащее узел управления устройством,: узлы анализа, каждый из которых содержит группы элементов И, триггеры памяти, многовходовые элементы ИЛИ, группу элементов ИЛИ, триггер управления, элемент И_; причем единичные входы триггеров памяти поразрядно соединены с выходами соответствующих элементов И первой группы, первые входы которых поразрядно соединены с информационными входами устройства, а вторые входы - с инверсным выходом триггера управления, прямые выходы триггеров памяти соединены с соответствующими входами первого многовходового элемента ИЛИ,.' выход которого соединен с соответствующим управляющим входом узла :· управления, единичный вход Тригге- . ра управления соединен с выходом второго многовходового элемента ИЛИ, а нулевой - с выходом элемента И и нулевыми входами триггеров памяти, входы второго многовходового элемента ИЛИ соединены с соответствующими выходами элементов И первой группы, первый вход 1-го элемента ИЛИ группы соединен с выходом (1-1)-го элемента И второй группы (1=2,...,п,где η - число разрядов сортируемых чисел) и с соответствующим информационным входом ί-го разряда узла управления устройства, первый вход первого элемента ИЛИ группы соединен с прямым выходом первого триггера памяти и с соот-. ветствующим информационным входом первого разряда узла управления устройства, второй вход ί-го элемента ИЛИ группы соединен с выходом (i-l)-ifo элемента И третьей группы, второй вход первого элемента ИЛИ группы соединен с первым управляющим выходом узла управления, первый вход j-ro элемента И второй группы соединен с выходом j-ro элемента ИЛИ группы и первым входом j-ro элемента И третьей группы, где j=1,...,п-1, второй вход J-ro элемента И второй группы соединен с прямым выходом (j+1)-го триггера памяти, второй вход i-ro элемента И третьей группы соединен с ί-м управляющим выходом узла управления устройства, выход п»-го элемента ИЛИ группы соединен с первым входом элемента И, второй вход которого соединен с тактовым выходом I узла управления устройства, отличающееся тем, чтс>7 с . целью упрощения и расширения функ’— циональных возможностей путем обеспечения возможности автоматической сортировки чисел, узел управления .SU,» 1048470 устройства содержит группы элементов И, ИЛИ, НЕ, кольцевой регистр сдвига, многовходовые элементы И, ИЛИ, генератор, дифференцирующие цепочки, триггер,причем управляющие входы узла управления устройства соединены с входом многовходового элемента И, выход которого через первую дифференцирующую цепочку соединен с единичным входом триггера, ' прямой выход триггера соединен с управляющим входом генератора, выход которого соединен с входом сдвига кольцевого регистра сдвига, первый выход которого через вторую дифференцирующую цепочку соединен с нуле- . еым входом триггера, а остальные вы1048470 ходы - с входами многовходового элемента ИЛИ, выход которого соединен с первыми входами элементов И группы и тактовым выходом узла управления устройства, второй выход i-ro элемента И группы соединен с входом i-ro элемента НЕ группы и с выходом ί-го элемента ИЛИ группы, выходы элементов НЕ группы соединены с соответствующими управляющими выходами узла управления устройства, входы элементов ИЛИ группы соединены с соответствующими информационными ‘ входами узла управления, выходы элементов И группы являются информационными выходами устройства.DEVICE FOR ORDERED SELECTION OF PARAMETER VALUES, containing device control unit: analysis units, each of which contains groups of AND elements, memory triggers, multi-input OR elements, a group of OR elements, control trigger, AND element _; moreover, the single inputs of the memory triggers are bitwise connected to the outputs of the corresponding AND elements of the first group, the first inputs of which are bitwise connected to the information inputs of the device, and the second inputs are connected to the inverse output of the control trigger, the direct outputs of the memory triggers are connected to the corresponding inputs of the first multi-input OR element. ' the output of which is connected to the corresponding control input of the node: · control, a single input Trigge-. The control channel is connected to the output of the second multi-input OR element, and zero to the output of the AND element and zero inputs of memory triggers, the inputs of the second multi-input OR element are connected to the corresponding outputs of the AND elements of the first group, the first input of the 1st OR element of the group is connected to the output (1 -1) of the AND element of the second group (1 = 2, ..., n, where η is the number of bits of sortable numbers) and with the corresponding information input of the ίth bit of the device control node, the first input of the first element of the OR group is connected to a direct first trigger Hera memory and with respectively. the corresponding information input of the first discharge of the device’s control node, the second input of the ί-th element of the OR group is connected to the output of the (And) -ifo element of the third group AND, the second input of the first element of the OR group is connected to the first control output of the control node, the first input of the j-ro element And the second group is connected to the output of the j-ro element of the OR group and the first input of the j-ro element of the third group, where j = 1, ..., n-1, the second input of the J-ro element of the second group is connected to the direct output ( j + 1) -th memory trigger, the second input of the i-ro element And the third group is connected to ί control output of the control unit of the device, the output of the nth OR element of the group is connected to the first input of the AND element, the second input of which is connected to the clock output I of the control unit of the device, characterized in that> 7 s. the purpose of simplifying and expanding functional capabilities by providing the ability to automatically sort numbers, the control unit .SU, ”1048470 device contains groups of elements AND, OR, NOT, ring shift register, multi-input elements AND, OR, generator, differentiating chains, trigger, moreover, the control inputs of the control unit of the device are connected to the input of the multi-input element And, the output of which through the first differentiating chain is connected to a single input of the trigger, 'the direct output of the trigger is connected to the control input ohm of the generator, the output of which is connected to the shift input of the annular shift register, the first output of which is connected to zero through the second differentiating chain. the trigger input, and the remaining outputs 1048470 - with the inputs of the multi-input OR element, the output of which is connected to the first inputs of the AND elements of the group and the clock output of the device control unit, the second output of the i-ro element of the AND group is connected to the input of the i-ro element of the NOT group and with the output of the ί-th element OR groups, the outputs of the elements NOT groups are connected to the corresponding control outputs of the device control unit, the inputs of the elements OR groups are connected to the corresponding information 'inputs of the control unit, the outputs of the elements AND groups are xia information outputs of the device.