SU1035785A1 - Pulse train to one pulse converter - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВА ТЕЛЪНОСТИ ИМПУЛЬСОВ В ОДИНОЧНЫЙ ИМПУЛЬС , содержащий два триггера,установочные входы которых соединены с входной ШИНОЙ, шину тактовых импульсов , подключенную к тактовому входу первого триггера, К-вход которого (Соединен с общей шиной,и выходнуюши-, ну,подключенную к выходу второго триг гера ,о т л и ч а ют и и с   тем, что, с целью повышени  быстродействи , в него введен элемент И, один из входов которого соединен с тактовым входом и 3-входом первого триггера, выход которого подключен к щэугому входу элемента И, выход которого соединен с вторым установочным входом второго триггера.A SEQUENTIAL CONVERTER OF PULSES INTO A SINGLE PULSE, containing two flip-flops, the installation inputs of which are connected to the input BUS, a clock bus connected to the clock input of the first trigger, the K-input of which (I connected to the common bus and the output cable, Ie, I, o, i, a, I, a, trigger,, of the second trigger, in order to improve speed, an element I was entered into it, one of the inputs of which is connected to the clock input and the 3 input of the first trigger, the output of which is connected to the smart input element and the output of which is connected to the second installation input of the second trigger.

Description

соwith

СПSP

Фиг.11

эоeo

Ьп Изобретение относитс  к импульсной технике и может быть использовано в устройствах определени  нача ла и конца последовательности импул сов. Известен преобразователь последо вательности импульсов в одиночный п моугольный импульс, содержащий три JK-триггера, элемент И и генератор тактовых импульсов СИ.. Однако данный преобразователь ха рактеризуетс  невысоким быстродействием , большой задержкой заднего фронта выходного импульса относител но последнего входного импульса, сложностью и, обусловленной ею, недостаточной надежностью. Наиболее близким по технической сущности к данному изобретению  вл  етс  преобразователь последовательности импульсов в одиночный импулвс содержащий два триггера, установочные входы которых соединены с входной шиной, тактовые входы подключены к шине тактовых импульсов, а К-входы соединены с общей шиной,при этом выход первого триггера соединен с J-входом второго триггера, выход которого подключен к выходной шине и Л-входу первого триггера 23, Недостатком известного устройств также  вл етс  невысокое быстродействие , так как задний фронт выходно го импульса может быть сформировали через два периода тактовой частоты по отношению к последнему импульйу входной последовательности. Цель изобретени  - повьаиение быс родействи . Эта цель достигаетс  тем, что в преобразователь последовательности импульсов в одиночный импульс, соде жащий два триггера, установочные входы которых соединены с входной шиной, шину тактовых импульсов, под ключенную к тактовому входу первого триггера. К-вход которого соединен с общей шиной, и выходную шину, под ключенную к выходу второго триггера введен элемент И, один из входов которого соединен с тактовым входом и J-входом первого триггера, выход которого соединен со вторым установ ным входом второго триггера. На фиг. 1 приведена принципиальна  схема преобразовател  последова тельности импульсов в одиночный импульс на фиг. 2 - диаграммы его работы. Преобразователь содержит входную шину 1, шину 2 тактовых импульсов. первый триггер 3, элемент И 4, второй триггер 5 и выходную шину б. Преобразователь последовательности импульсов в одиночный импульс работает следующим образом В исходном состо нии при отсутствии входных импульсов на шине 1 (фиг. 2а)На выходе триггера 3 (фиг. 2в) присутствует уровень логической единицы, на выходе элемента И 4 (фиг. 2г) - уровень логической единицы при наличии тактового импульса на шине 2 (фиг.2б) или уровень логического нул  при отсутствии его, на выходе триггера 5 - выходной шине 6 устройства (фиг. 2д) - уровень логического нул . В момент времени t входной импульс , поступа  по шине 1, сбрасывает триггер 3 (на его выходе по вл етс  уровень логического нул ) и устанавливает триггер 5 в единичное состо ние. При поступлении по шине 2 тактового импульса, по его заднему фронту в момент времени t триггер 3 устанавливаетс  в единичное сое- то ние, но,поскольку тактовый импульс на шине 2 уже окончилс , на выходе элемента И 4 продолжает оставатьс  уровень логического нул . При поступлении в момент времени t следующв го входного импульса по шине 1 триггер 3 вновь сбрасываетс . Такой цикл работы продолжаетс  до тех пор, пока на шине 1 присутствуют входные импульсы. - . По окончании поступлени  входных импульсов по шине 1 по заднему 4Фонту тактового импульса, следующего за последним входным импульсом, б момент времени t4 триггер 3 устанавливаетс  в единичное состо ние, В момент времени t при поступлении очередного Тактового импульса ПО шине 2 на выходе элемента И 4 по вл етс  уровень логической единицы, который сбрасывает триггер 5, формиру  тем сакым задний фронт выходного импульса, т.е. устройство вернулось в исходное состо ние. Построение преобразовател  последовательности импульсов в одиночный импульс по данной схеме позвол ет повысить быстродействие, так как уменьшаетс  задержка заднего фронта выходного импульса относительно последнего входного до 0,5-l,5 периодов тактовых импульсов.B b The invention relates to a pulse technique and can be used in devices for determining the beginning and end of a sequence of pulses. A known converter of a pulse sequence into a single square-wave pulse containing three JK-flip-flops, an element And and a SI clock pulse generator. However, this converter is characterized by low speed, high delay of the trailing edge of the output pulse relative to the last input pulse, complexity and due to her lack of reliability. The closest to the technical essence of this invention is a pulse sequence converter into a single pulse containing two flip-flops, the installation inputs of which are connected to the input bus, the clock inputs are connected to the clock bus, and the K-inputs are connected to a common bus, while the output of the first trigger connected to the J-input of the second trigger, the output of which is connected to the output bus and the L-input of the first trigger 23, The disadvantage of the known devices is also low speed, since the rear T output of the pulse may be formed by two periods of the clock with respect to the last impulyu input sequence. The purpose of the invention is a step-by-step relationship. This goal is achieved by converting a pulse train into a single pulse, which has two triggers, the setup inputs of which are connected to the input bus, a clock pulse bus connected to the clock input of the first trigger. The K-input of which is connected to the common bus and the output bus connected to the output of the second flip-flop includes an element I, one of the inputs of which is connected to the clock input and the J-input of the first flip-flop, the output of which is connected to the second set input of the second flip-flop. FIG. 1 is a circuit diagram for converting a pulse sequence into a single pulse in FIG. 2 - diagrams of his work. The converter contains input bus 1, bus 2 clock pulses. first trigger 3, element 4, second trigger 5 and output bus b. The converter of the pulse sequence into a single pulse works as follows. In the initial state, in the absence of input pulses, bus 1 (Fig. 2a). At the output of trigger 3 (Fig. 2b) there is a level of a logical unit, and at the output of the element 4 (Fig. 2d) - the level of the logical unit in the presence of a clock pulse on the bus 2 (fig.2b) or the level of logic zero in the absence of it, at the output of the trigger 5 - the output bus 6 of the device (fig. 2e) - the level of logic zero. At time t, the input pulse, fed through bus 1, resets the trigger 3 (a logic zero level appears at its output) and sets the trigger 5 to one state. When a clock pulse arrives on bus 2, on its trailing edge at time t, trigger 3 is set to one, but since the clock pulse on bus 2 has already ended, the level 4 of the element 4 continues to remain logical zero. When the next input pulse arrives at time t via bus 1, trigger 3 is reset again. This cycle of operation continues as long as the input pulses are present on bus 1. -. When the input pulses through the bus 1 is completed, the back 4 pulse of the clock pulse following the last input pulse b time point t4 trigger 3 is set to one, At time t, when the next clock pulse arrives, the bus 2 at the output of the element 4 and 4 is the level of the logical unit that resets the trigger 5, thus forming the rear edge of the output pulse, i.e. The device has returned to its original state. The construction of a pulse train into a single pulse according to this scheme allows to increase the speed, since the delay of the trailing edge of the output pulse relative to the last input is reduced to 0.5-l, 5 periods of clock pulses.

i«Ji "J

Фи1.2Phi1.2

Claims (1)

ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОСТИ ИМПУЛЬСОВ В ОДИНОЧНЫЙ ИМ- 'ПУЛЬС, содержащий два триггера,установочные входы которых соединены с ^входной шиной, шину тактовых импульсов, подключенную к тактовому входу первого триггера, К-вход которого (Соединен с общей шиной,и выходную ши-, ну,подключенную к выходу второго триг[Гера,о т л и ч а ющ и й с я тем, что, ¹ с целью повышения быстродействия, в него введен элемент И, один из входов которого соединен с тактовым входом и 3-входом первого триггера, выход которого подключен к другому входу элемента И, выход которого соединен с вторым установочным входом второго триггера.A PULSE SEQUENCE CONVERTER TO A SINGLE IM- 'PULSE, containing two triggers, the installation inputs of which are connected to the ^ input bus, a clock bus connected to the clock input of the first trigger, whose K-input is (connected to the common bus, and the output bus, connected to the output of the second trigger [Hera, with the fact that, ¹ in order to improve performance, an element And, one of the inputs of which is connected to the clock input and 3-input of the first trigger, is introduced into it , the output of which is connected to another input of the AND element, output which is connected to a second adjusting input of the second flip-flop. Фиг.1.Figure 1. слcl II 1 1035785 21 1035785 2