SU1007109A1 - Микропрограммный процессор с самоконтролем - Google Patents
Микропрограммный процессор с самоконтролем Download PDFInfo
- Publication number
- SU1007109A1 SU1007109A1 SU803236793A SU3236793A SU1007109A1 SU 1007109 A1 SU1007109 A1 SU 1007109A1 SU 803236793 A SU803236793 A SU 803236793A SU 3236793 A SU3236793 A SU 3236793A SU 1007109 A1 SU1007109 A1 SU 1007109A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- elements
- block
- register
- Prior art date
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
1. МИКРОПРОГРАММНЫЙ ПРОЦЕССОР С САМОКОНТРОЛЕМ, содержащий арифметико-логический блок, блок пам ти микрокоманд, регистр кода операции , регистр микрокоманд, регистр адреса, буферный регистр, блок анализа , триггер фиксации сбо , первый, второй , третий, четвертый, п тый, шестой, седьмой и восьмой блоки элементов И, первый и второй элементы И, первый и второй блоки элементов ИЛИ, первый и второй элементы ИЛИ , первый и второй элементы НЕ и элемент задержки, причем первмй и второй входы процессора соединены соответственно с входами операндов и синхроимпульсов арифметико-логического блока , выход операндов которого вл етс выходом процессора, выход логических условий арифметико-лоп ческого блока соединен с первым управл ю(цим входом первого блока элементов И, выход которого соединен с первым информационным входом регистра адреса, выходы второго и третьего блоков элементов И , .соединены соответственно с вторым и третьим информационными входами регистра адреса, выход которого соединен с адресным входом блока пам ти микрокоманд и информационными входами четвертого и п того блоков элементов И, выход начала операции арифметико-логического блока соединен с управл ющим входом третьего блока элементов И и первым входом первого элемента ИЛИ, выход которого соединен с первым входом второго элемента ИЛИ, управл ющими входами четвертого и шес- того блоков элементов И, а через первый элемент НЕ - с управл ющим входом второго блока элементов И, выход конца операции арифметико-логического бло-;, . блока соединен с вторым входом первого элемента ИЛИ, установочными входа (/ ми регистра адреса, буферного регистра и управл ющим входом седьмого блока элементов И, выход которого соеди ен с первым входом первого блока эле-S ментов ИЛИ, выход кода операции арифметико-логического блока соединен с входом регистра кода операции , выход ,которого соединен с информационными входами третьего и шестого блоков эле ментов И, выход управл ющих сигналов считывани арифметико-логического бло ка соединен с управл ющим входом блока пам ти микрокоманд, управл ющим входом п того блока элементов И и через элемент задержки - с вторым входом второго элемента ИЛИ , выход которого соединен с первым входом первого элемента И, .выход п того блока элементов И соединен с информационным входом буферного регистра, выходы четвертого , и шестого блоков элементов И соединены соответственно с вторым вхо дом первого блока элементов ИЛИ и пер
Description
вым входом второго блока элементов ИЛИ , выходы которых соединены соотSeTcteeHHoс первым и вторым информационньО и входами блока анализа, выход первого элемента И соединен с первым управл ющим входом блока анализа, выход которого соединен с входом триггера фиксации сбо , выход которого соединен с первым управл ющим входом арифметико-логического блока, выход блока пам ти микрокоманд соединен с входом регистра микрокоманд, выход адреса которого соединен с информационными входами второго и седьмого блоков элементов И и вторым управл ющим-: входом арифметико-логического блока, выход микроопераций регистра микрокоманд соединен с входом микроопераций арифметико-логического блока , выход кода логических условий регистра микрокоманд соединен с информационными входами первого и восьмого блоков элементов И, выход которого соединен с третьим входом первого блока элементов ИЛИ, управл ющий выход регистра микрокоманд соединен с вторым управл ющим входом первого бло ка элементов И, а через второй элемент НЕ - с вторым входом первого элемента И,отличающийс тем, что, с целью повышени достоверности функционировани и оперативности контрол , введен третий элемент НЕ причем выход конца операции арифметико-логического блока через третий элемент НЕ соединен с управл ющим входом восьмого блока элементов И, вы ход элемента задержки и выход второго
10
09
элемента НЕ соединен с первым и вторым входами второго элемента И, выход которого соединен с вторым управл ющим входом блока анализа , выход ре гистра адреса соединен с третьим информационным входом блока анализа,выход буферного регистра соединен с вторым входом второго блока элементов ИЛИ и четвертым управл ющим входом блока анализа.
2, Процессор по п.1, от л и чающийс тем, что блок анализа Содержит комбинационный сумматор схему сравнени , первый, второй и третий элементы И, и элемент ИЛИ, причем первый и второй информационные входы блока анализа соединены соответственно с первым и вторым входами схемы сравнени , выход которой соединен с первым входом первого элемента И, первый управл ющий вход блока анализа соединен с вторым входом -первого элемента И, выход которого соединен с первым входом элемента ИЛИ, третий и четвертый информационные входы блока анализа соединены соответственно с первым и вторым входами комбинационного сумматора , выходы которого соединены с входами второго элемента И второй управл ющий вход блока анализа и выход второго элемента И соединены соответственно с пр мым и инверсным входами третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ вл етс выходом блока анализа.
1
Изобретение относитс к цифровой вычислительной технике и может быть использовано при построении самокоитролируемых процессоров ЭВМ с микропрограммным управлением.
Известны микропрограммные процессоры с контролем, содержащие операционный блок, блок пам ти микрокоманд ,, регистры адреса Ti микрокоманд, блок сравнени , триггер фиксации сбо , логические элементы И, ИЛИ, НЕ СП, С2.
Heдocтatкaми этих устройств вл ютс низкие достоверность функционировани и оперативность контрол .
Наиболее близким по технической $ сущности и достигаемому положительному эффекту к предлагаемому вл етс микропрограммный процессор с самоконтролем , содержащий блок пам ти микрокоманд, арифметико-логический в блок, peгиctp кода операции микрокоманд , регистр адреса, буферный регистр , блок анализа, триггер фикса31 ции сбо , элементы И, ИЛИ, НЕ и.элемент задержки примем первый выход арифметико-логического блока через первый элемент И соединен с первым входом регистра адреса, выход которого соединен с первыми входами второго и третьего элементов И и блока пам ти, выход которого соединен с входом регистра микрокоманд , первый ход которого соединен с первым входо арифметико-логического блока , а также , через четвертый элемент И и первы элемент ИЛИ с первым входом блока ан лиза , а через п тый элемент И с вторым входом регистра адреса, третий вход которого соединен с вторыми вых дами арифметико-логического блока и четвертого элемента И, с первым входом буферного регистра , а такжечере второй элемент ИЛИ и первый элемент НЕ с вторым входом п того элемента И второй выход регистра микрокоманд со динен с вторым входом арифметико-лог меского блока, третий выход которого соединен с входом регистра кода oneраций , выход которого соединен через шестой элемент И с четвертым входом регистра адреса, а через седьмой эле мент И и третий элемент ИЛИ - с вторым входом блока анализа, выход кото рого соединен с единичным входом три гера сбо , единичный выход которого соединен с третьим входом арифметико логического блока, четвертый выход которого соединен с вторыми входами второго элемента ИЛИ и шестого элемента И, третий выход регистра микро команд соединен с вторым входом первого эле.мента И,. а через восьмой эле мент И, с вторым входом первого элемента ИЛИ, п тый выход арифметико-ло гического блока соединен с вторыми входами блока пам ти и второго элемента И, выход которого соединен с вторым входом буферного регистра , а через элемент задержки, четвертый элемент ИЛИ и дев тый элемент И п тый выход операционного блока соединен с третьим входом блока анализа четвертый выход регистра микрокоманд соединен с третьеим входом первого элемента И, а через второй элемент НЕ с вторым входом дев того элемента И, выход второго элемента ИЛИ соединен с вторыми входами четвертого элемента ИЛИ, седьмого и третьего элемента И, выход которого соединён с третьим входом первого элемента ИЛИ. 094. . В указанном процессоре с целью повышени достоверности функционировани и оперативности контрол осуществл етс контроль правильности выбора реализуемой микропрограммы путем сравнени кода операции и адреса первой считываемой микрокоманды, а также осуществл етс контроль соответстви каждой считанной, линейной микрокоманды ее адресу путем сравнени этого адреса с контрольным адресом , задаваемым в свободном поле логических условий линейных .микрокоманд . Кроме того , в процессоре контролируетс соответствие вьтолненной микропрограммы заданному коду операции путем сравнени кода операции с контрольным кодом, задаваемым в свободном поле адреса конечной микрокоманды микропрограммы С 3. Недостатками известного процессора вл ютс низкие достоверность функционировани и оперативность контрол . Низка достоверность функционировани обусловлена тем, что средствами контрол процессора не обнаруживаютс искажени адресов микрокоманд , вызванные отказами и сбо ми адресных разр дов чеек блока пам ти, а также сбо ми регистра адреса или пол адреса регистра микрокоманд . Исключение составл ют лишь те искажени , которые привод т к переходу в зону адресов микрокоманд, принадлежащих микропрограмме с другим кодом операции, и которые в процессоре могут быть обнаружены при сравнении кода операции с содержимым пол адреса конечной микрокоманды микропрограммы. Вследствие этого в процессоре возможен пропуск микрокоманд, нарушение пор дка их выполнени , а также переход к реализации микрокоманд, не при надлежащих реализуемой микропрограмме , т.е. возможно нарушение функции nepexoftOB. Контроль правильности считывани микрокоманд, реализуемый в процессоре путем сравнени адреса , по которому считана микрокоманда , с адресом , который записан в свободном поле логических условий , позвол ет обнаружить лишь те нарушени функции переходов, которые вызваны отказами и сбо ми схем управлени выборки в блоке пам ти. Нарушени функции переходов, вызванные отказами регистра адреса или 51 пол адреса.регистра микрокоманд, в процессоре могут быть косвенно обнаружены при сравнении кода операции с содержимым пол адреса конечной микрокоманды микропрограммы. Это возможно благодар тому, что отказы пол адреса регистра микрокоманд при вод т к искажению содержимого пол адреса конечной микрокоманды , а отказы регистра адреса- искажают нулевое состо ние этого регистра при установке его в нуль, вследствие чего его содержимое, складыва сь с содержимым пол адреса регистра микрокоманд , искажает записанный в этом поле код. Таким образом, отказы регистра ад реса и пол адреса регистра микрокоманд , а также некоторые отказы и сбои адресных разр дов чеек пам ти обнаруживаютс лишь в конце выполнени , микропрограммы, а не в момент их , возникновени , чем обуславливаетс низка оперативность контрол .ч - Низка оперативность контрол обу славливает также и низкую глубину диагностировани указанного микропрограммного , процессора, так как в момент обнаружени отказа отсутствует информаци о моменте его возникно вени и состо нии аппаратуры. Это ог раничивает применение известного про цессора в системах, работающих в режиме реального времени. Целью изобретени вл етс повыше ние достоверности функционировани и оперативности контрол микропрограммного процессора. Поставленна цель достигаетс тем что в микропрограммный процессор с самоконтролем, содержащий арифметико логический блок, блок пам ти микрокоманд , регистр кода операции, регистр микрокоманд, регистр адреса, б ферный регистр, блок анализ-а, тригге фиксации сбо , первый, второй , трети четвертый, п тый, шестой, седьмой и восьмой блоки элементов И, первый и второй элементы И, первый и второй блоки элементов ИЛИ, первый и второй элементы ИЛИ, первый и второй элементы НЕ и элемент задержки, причем первый и второй входы процессора сое динены соответственно с входами операндов и синхроимпульсов арифметикологического блока, выход операндов которого вл етс выходом процессора выход логических условий арифметикологического блока соединен с первым 096 управл ющим входом первого блока элементов И, выход которого соединен с первым информационным входом регистра адреса, выходы второго и третьего блоков элементов И соединены соответственно с вторым и третьим информационными входами регистра адреса, выход которого соединен с адресным входом блока пам ти микрокоманд и информационными входами четвертого и п того блоков элементов И, выход начала операций арифметико-логического блока соединен с управл ющим входом третьего блока элементов И и первым .входом первого элемента ИЛИ, выход которого соединен с первым входом второго элемента ИЛИ, управл ющими входами четвертого и шестого блоков элементов И, а через первый элемент НЕс управл ющим входом второго блока элементов И, выход конца операции v. арифметико-логического блока соединен с вторым входом первого элемента ИЛИ, установочными входами регистра адресабуферного регистра и управл ющим входом седьмого блока элементов И, выход которого соединен с первым входом первого блока элементов ИЛИ, выход кода операции арифметико-логического блока соединен с входом регистра кода операции, выход которого соединен с информационными входами третьего и шестого блоков элементов И, выход управл ющих сигналов считывани арифметико-логического блока соединен с управл ющим входом блока пам ти микрокоманд , управл ющим входом п того блока элементов И и через элемент задержки - с вуорым входом второго элемента ИЛИ , выход которого соединен с первым входом первого элемента И, выход п того блока элементов И соединен с информационным входом буферного регистра , выходы четвертого и шестого блоков элементов И соединены соответственно с вторым входом первого блока элементов ИЛИ и первым входом второго блока элементов ИЛИ, выходы которых соединены соответственно с первым и вторым информационными входами блока анализа, выход первого элемента И соединен с первым управл ющим входом блока анализа, выход которого соединен с входом триггера фи1(сации сбо , выход которого соединен с первым управл ющим входом арифметико-логического блока , выход блока пам ти микрокоманд соединен с входом регистра микрокоманд, выход адреса которого 7i соединен с информационными входами второго и седьмого блоков элементов И и вторым управл ющим входом арифметико-логического блока, выход микроопераций регистра микрокоманд соединен с входом микроопераций арифметико-логического блока,выход кода ло гических условий регистра микрокоман соединен с информационными входами первого и восьмого блоков элементов И, выход которого соединен с третьим входом первого блока элементов ИЛИ, управл ющий выход регистра микрокоманд соединен с вторым управл ющим входом первого блока элементов И, а через второй элемент НЕ - с вторым входом первого элемента И, дополнительно введен третий элемент НЕ, при чем выход конца операции арифметикологического блока через третий элемент НЕ соединен с управл ющим вхо- дом восьмого блока элементов И, выход элемента задержки и выход второго элемента НЕ соединены соответственно с первым и вторым входами второго элемента И , выход которого соединен с вторым управл ющим входом блока анализа, выход регистра адреса соединен с третьим информационным вхо дом блока анализа, выход буферного реги стра соединен с вторым входом второго блока элементов ИЛИ и четвертым информационным входом блока анализа. iSjioK анализа содержит комбинационныи сумматор, сумматор по модулю два первый, второй и третий элементы И и элемент ИЛИ, причем первый и второй информационные входы блока анали за соединены соответственно с первым и вторым входами схемы сравнени , вы ход которой соединен с первым входом первого элемента И, первый управл ющий вход блока анализа соединен с вторым входом первого элемента И, вы ход которого соединен с первым входо элемента ИЛИ, третий и четвертый информационные входы блока анализа сое динены соответственно с первым и вто рым входами комбинационного сумматора , выходы которого соединены с вход ми второго элемента И, второй управл ющий вход блока анализа и выход вт рого элемента И соединены соответственно с пр мым и инверсным входами третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ вл етс выходом блрка анализа. 09 8 Сущность изобретени состоит в повышении достоверности функционировани и оперативности контрол микропрограммного процессора путем организации проверки соответстви адреса очередной микрокоманды адресу предшествовавшей ей микрокоманды. Это позвол ет с задержкой не более одного такта обнаруживать искажени функции переходов процессора, вызванные отказами и сбо ми адресных разр дов чеек блока пам т.. и сбо ми регистра адреса и пол адресов регистра микрокоманд . Кроме того, это позвол ет сократить до одного такта врем обнаруживани искажений функции переходов процессора, вызванные отказами регистра адреса и пол адреса в регистре микрокоманд. Дл реализации этой возможности в блоке анализа имеетс комбинационный сумматор, в котором из адреса очередной микрокоманды вычитаетс адрес предшествовавшей ей микрокоманды. При нарушении функции переходов эти адреса будут отличатьс более чем на единицу. При этом формируетс сигнал сбо . Кроме того , в данном микропрограммном процессоре сохран ютс все виды контрол , имевшиес в известном. Так, при выполнений первой микрокоманды микропрограммы 2 рнтролируетс правильность выбора реализуемой микропрограммы путем сравнени кода операции с адресом этой микрокоманды. При этом одновременно контролируетс нулевое состо ние регистра адреса, и буферного регистра. После считывани каждой линейной микрокоманды контролируетс ее соответствие заданному адресу. С этой целью в поле логических условий, которое в линейных микрокомандах свободно задаетс адрес этой микрокоманды, который сравниваетс с адресом , установленным в регистре адреса. Это позвол ет обнаружить нарушени функции переходов процессора , вызванные отказами и сбо ми схем управлени выборкой микрокоманд в блоке пам ти. Кроме того, в процессоре контролируетс соответствие выполненной микро программы заданному коду операции путем сравнени кода операции с контрольным кодом, заданнымв свободном поле адреса конечной микрокоманды . микропрограммы. При этом одновременфериого регистра и регистра адреса. На фиг. 1 приведена функциональна схема микропрограммного процессора с самоконтролем; на фиг. 2 - функциональна схема блока анализа; на фиг. 3 функциональна схема арифме тико-логического блока; на фиг. 4 функциональна схема преобразовател кодой. Микропрограммный процессор фиг,1 содержит арифметико-логический блок 1 , первый элемент ИЛИ 2, первый элемент НЕ 3 регистр k кода-операции, третий 5 и шестой 6 блоки элементов И, третий элемент НЕ 7 .П тый fблoJ 8 элементов И, (буферный ре4 гистр 9, первый 10 и второй 11 блоки элементов И, регистр 12 адреса, элемент 13 задержки, четвертый И, седь мой 15 и восьмой 16 блоки элементов И, первый 17 и третий 18 блоки элементов ИЛИ, блок 19 пам ти микрокоманд , регистр 20 микрокоманд с пол ,.ми адреса 21, микроопераций 22, кода логических условий 23 и управл ющим Лметки ветлени ) 24, второй элемент НЕ 25, второй элемент И 26, второй элемент ИЛИ 27, первый элемент И 28 блок 29 анализа и триггер 3 фиксации сбо , выходы 31-35 соответственно логических условий, начала, конца и кода операции и импульсов считывани йрифметико-логического блока,второй 36 и 37 управл ющие входы, первый 38, второй 39, четвертый kQ и третий. 41 информационные входы и выход 42 блока анализа вход 43 микроопераций, второй 44 и первый 45 управл ющие входы арифметико-логического блока, первый 46 и второй 47 входы и выход 48 процессора Свход операнда, синхроимпульсов вход операндов арифметико-логического блока }. Блок анализа (фиг,2) содержит сум матор 49 по модулю два, комбинацирнный сумматор 50, второй 51, первый 52 и третий 53 элементы И и элемент ИЛИ 54, -Арифметико-логический блок (фиг.З.) содержит кодопреобразователь 55 , регистр 5б операнда и сумматор 57. Кодопреобразователь 52 (фиг.4 содер)«гйт дешифратор 58 и шифратор 59 Входы 60 и 61 и выход 62 кодопреобразоватеп соединены соответственно с выходами регистра операндов, сумматора и входом сумматора.
Выдача результата из сравнени происходит при подаче разрешающего сигнала на вход 37 блока. Адрес очередной предназначен дл выполнени операции над операндами, поступающими на вход 6 регистра операнда, по микрокомандам , поступающим на вход 3, а также дл формировани сигналов, задающих услови работы устройства управлени процессора . На вь1ходе 31 формируютс значени логических условий, на выходе 32сигнал начала операции, на выходе 33 сигнал конца операции, на выходе 3 подаетс код операции, на выход 35 импульсы считывани микрокоманд из блока пам ти. Регистр k кода операции предназначен дл записи и хранени кода операции до окончани выполнени операц11И. Регистр 12 микрокоманд и.спользуетс дл записи и хранени адреса микрокоманды , считываемой из блока 19 пам ти. Блок 19 пам ти служит дл хранени микрокоманд и выдачи их на выход по сигнйлу считывани в соответствии с заданным адресом, Регистр 20 микрокоманд предназначен дл записи и хранени считанной микрокоманды. В поле 21 хранитс адрес следующей микрокоманды, в поле 22 - код микрооперации, в поле 23 - код логическихусловий (задаетс только в микрокомандах ветлени ), в поле 24 записываетс метка, идентифицирующа микрокоманды ветлени . Буферный регистр 9 используетс дл записи и хранени адреса считанной микрокоманды домомента начала считывани следующей за не микрокоманды . Блок 29 анализа служит дл проверки совпадени адреса, по которому считана линейна микрокоманда, с контрольным адресом, записанным в ее свободном поле логических условий а также дл сравнени адресов очередной и предшествовавшей ей микрокоманды . При совпадении адреса с содержимым рол логических условий или в случае, когда адреса очередной и предшествовавшей ей микрокоманд отпичаютс более чем на единицу, на выходе 42 блока формируетс сигнал сбо . Содержимое пол логических условий подаетс на вход 38 блока, а сравниваемый с ним адрес - на вход 33. ,1110 микрокоманды подаетс на вход I блока , а адрес предшествовавшей ей микрокоманды - на вход 0. Результат их сравнени выдаетс при подаче разрешающего сигнала на вход 36 блока. Элемент ИЛИ 2 предназначен формировани сигнала, управл ющего подачей содержимого регистров t и 12 на блок 29 сравнени кодов, подачей адреса на регистр 12, а также выда-чей результата сравнени кода операции с адресом первой микрокоманды и с содержимым пол адреса конечной микрокоманды. Элемент НЕ 3 и блок 11 элементов И используютс дл управлени подачей адреса на регистр 12. Элементы И блока 10 предназначены дл модификации младших разр дов регистра 12 адреса в соответствии с ре зультатом проверки логических условий . Элементы И блока 5 служат дл управлени подачей кода операции регистр 12 адреса. Элементы И блока 6 предназначены дл управлени подачей информации из регистра Ц кода операции на блок 29 анализа. Элементы И блока 1ч используютс дл управлени подачей информации из регистра 12 адреса на блок 29 анализа . Элементы И блока 15 предназначены дл управлени подачей информации из пол 21 адреса регистра 20 на блок 29 анализа. Элементы И блока 16 служат дл управлени подачей информации из 23 пол логических условий регистра 2Р на блок 29 айализа. Элемент НЕ 7 предназначен дл управлени блоком 16 элементов И. Элементы ИЛИ блоков 17 и 18 испол зуютс дл подачи информации на входы 38 и 39 блока 29 анализа. Элемент И 26 предназначен дл фор мировани сигнала разрешени выдачи результата сравнени адресов очередной и предшествовашей ей микрокоманд Элемент И 28 служит дл формирова ни сигнала разрешени выдачи резул( тата сравнени адреса микрокоманды г содержимым пол логических условий. Элемент НЕ 25 предназначен дл блокировки выдачи результатов сравне ни при считывании микрокоманды ветвлени . Элемент 13 задержки используетс л задержки момента формировани сигналов разрешени сравнени на врем , необходимое дл считывани микрокоманды из блока 19 пам ти. Элемент ИЛИ 27 предназначен дл управлени элементом И 28. Многопрограммый процессор с самоконтролем работает следующим образом, Выполнение каждой команды разделено на два цикла: цикл -выборки команды и цикл ее исполнени в соответствии с кодом операции. Первый цикл вл етс общим дл всех команд в то врем как цикл исполнени состоит из различных микропрограмм дл различных команд. В конце цикла выборки команды код операции поступает по шине 3 в регистр Ц. Затем на выходе 32 операционного блока формируетс сигнал начала операции, по которому код операции через блок элементов И 5 поступает в регистр 12 адреса. Правильность записи кода операции в регистр 12 контролируетс путем сравнени содержимого регистров 12 и k в блоке 29 анализа. При этом код из регистра поступает на вход 30 через блок И 6 элементов и блок 18 элементов ИЛИ, а из регистра 12 через блок 1 элементов И и блок 17 элементов ИЛИ. Блоки 6 v( Ц элементов в это врем открыты сигналом начала операции, проход щим через элемент ИЛИ 2. Сигнал разрешени выдачи результата сравнени кодов поступает с выхода элемента ИЛИ 2 на вход 37 блока 29 анализа через элемент ИЛИ 27 и элемент И 28, открытый единичным сигналом с выхода элемента НЕ 25(.разр д метки 2( регистра 20 равен нулю). При этом одновременно провер етс нулевое состо ние регистра 9 и пол 23 регистра 20, содержимое которых подаетс на входы 39 и 38 соответственно через блок 18 элементов ИЛИ и блоки 16 элементов И и 17 элементов ИЛИ, При несовпадении кодов блок 29 анализа формирует сигнал сбо , по которому триггер 30 устаналиваетс в единичное состо ние и блокирует работу процессора. В противном случае начинает выполн тьс цикл исполнени команды. При этом по первому сигналу на шине 35 из блока 19 пам ти считываетс перва микрокоманда, котора записываетс в регистр 20 микрокоманд. Так как в ходе выполнени микропро - раммы сигнала начала и конца операции на шинах 32 и 33 отсутствуют, то на выходе элемента НЕ 3 сохран етс единичный сигнал, открывающий блок 11 элементов И. Через этот блок в регист 12 с пол 21 регистра 20 поступает адрес очередной микрокоманды. При считывании микрокоманды прове . р етс соответствие ее тому адресу Л., который был задан в регистре 12. осуществлени проверки этот адрес в начале такта считывани по сигналу на шине 35 записываетс в регистр 9 и подаетс с него на вход 39 блока 29 анализа. S поле логических условий 23 регистра 20 при правильном считывании линейной микрокоманды дол- jo жен быть записан ее адрес А , а в по ле 2 метки должен быть нуль. Содержимое пол логических условий 23 под етс на вход 38 блока 29 анализа через открытый блок 16 элементов И и блок 17 элементов ИЛИ и сравниваетс с содержимым регистра 9 . Сигнал, раз решающий сравнение, подаетс на вход 37 блока 29 анализа через элемент ИЛИ 27 и открытый элемент И 28 с выхода элемента 13 задержки. Результат сравнени фиксируетс триггером 30. Таким образом контролируетс работа регистра 12, схем управлени выборкой микрокоманд и пол логических условий блока 19 пам ти, а также пол 23 регистра 20. Одновременнно кон ролируетс работа блока элементов И регистра 9, блоков 1б элементов И и 17 элементов ИЛИ, относ щихс к конт рольному оборудованию. Кроме того, при считывании микрокоманды контролируетс .функци переходов процессора путем проверки соответстви адреса А чередной мик рокоманды адресы А| считанной микрокоманды . В качестве контрольного приз нака используетс величина разности адресов и А . Так как проверка осуществл етс только дл линейных микрокоманд, адреса которых закодированы последовательно, то дл соседних микрокоманд величина этой разности не может превышать единицу.
Адрес А, подаетс на вход 0 блока 29 анализа из регистра 9 , а адрес А« - на вход tl этого блока с выхода регистра 12. Сигнал, разрецающий сравнение, подаетс на вход
ментов-И, открытый сигналом с шины 33
того, через блок l8 элементов ИЛИ на вход 39 блока подаетс содержимое регистра 9, а на вход 38 через блок 17 элементов ИЛИ и открытый блок 1 элементов И подаетс содержимое регистра 12. 36 блока 29 анализа с,выхода элемента 13 задержки через элемент И 26. Если сравниваемые адреса отличаютс более чем на единицу, на выходе блока 29 анализа формируетс сигнал сбо . Таким образом контролируетс работа пол адреса блока 19 пам ти,по- л 22 регистра 20, а также регистра 12.: При отсутствии сбоев на шине 35 по вл етс следующий сигнал считывани , по которому аналогично вышеопи а санному из блока 12 пам ти по адресу, установленному в регистре 12, считывае1с следующа микрокоманда и осуществл етс сравнение ее адреса с содержимым пол 23 логических.условий и с адресом следующей микрокоманды. считанным из блока 9 пам ти в регистр 12. Если считаннна микрокоманда вл етс условной микрокомандой ветвлени , -то в поле 2Ц метки записываетс единица. По сигналу с пол 24-метки запираютс элементы И 2б и 28, запреща сравнение адресов в блоке 29 анализа , а также отпиваетс блок 10 элементов И, который в соответствии со значени ми логических условий на шине 31 модифицирует младшие разр ды регистра 12, заданные в поле 23 логических условий. После считывани кон гмной микрокоманды реализуемой микропрограммы и осуществлени вышеописанных проверок на шине 33 формируемс сигнал конца операции по которому регист ры 12 и 9 обнул ютс , а блок 29 анализа сравнивает код операции , установленный на регистре , с содержимым пол 21 адреса регистра 20. В этом поле записан код выполненной операции. Содержимое регистра k подаетс на вход 39 блока 29 анализа через блок. 18 элементов ИЛИ и блок 6 элементов и , открытый сигналом с выхода 2 элемента ИЛИ, Содержимое пол 21 адреса подаетс на вход 38 блока 29 анализа через блок 17 элементов ИЛИ и блок 15 элеЕсли суммарный код регистра кода операции и.регистра 9 равен суммарному код:, установленному- в поле 21 адреса регистра 20 и в регистре 12 адреса, то это означает, что микропрограмма выполнена в соответствий с заданным кодом операции, а регистры 9 и 12. работоспособны и установлены а нуль. В этом случае процессор переходит к выполнению цикла выборки следующей команды.
Если же сравниваемые коды не равны , то это означает или сбой какоголибо из регистров ,Э,2 или пол 21 регистра 20, либо несоответствие выполненной микропрограммы заданному коду операции. В этом случае блок 29 анализа формирует сигнал сбо , по которому процессор переходит к повторению участка микропрограммы или к поиску места отказа.
Таким образом, в предлагаемом микропрограммном процессоре нар да с контролем правильности начала и конца выполнени микропрограммы и работы схем управление выборкой микрокоманд из блока пам ти, имевшим место в известном, осуществл етс контроль правильности задани адреса каждой очередной микрокоманды.
Исключение составл ют адреса лишь тех микрокоманд, которые следуют за микрокомандами ветвлени .
15
Кроме того, полностью сохран етс свойство самопровер емости элементов процессора,вход щих в состав контроль ного оборудовани .
Фиг2
Д/
55
1
54
35
«/
Я
57
-04
56
Ф(4г.З
фугЛ
Claims (2)
- (5¾) 1. МИКРОПРОГРАММНЫЙ ПРОЦЕССОР С САМОКОНТРОЛЕМ, содержащий арифметико-логический блок, блок памяти микрокоманд, регистр кода операции, регистр микрокоманд, регистр адреса, буферный регистр, блок анализа, триггер фиксации сбоя, первый, второй , третий, четвертый, пятый, шестой, седьмой и восьмой блоки элементов И, первый и второй элементы И, первый и второй блоки элементов ИЛИ, первый и второй элементы ИЛИ, первый и второй элементы НЕ и элемент задержки, причем первмй и второй входы процессора соединены соответственно с входами операндов и синхроимпульсов арифметико-логического блока, выход операндов которого является выходом процессора, выход логических условий арифметико-логического блока соединен с первым управляющим входом первого блока элементов И, выход которого соединен с первым информационным входом регистра адреса, выходы второго и третьего блоков элементов И , .соединены соответственно с вторым и третьим информационными входами регистра адреса, выход которого соединен с адресным входом блока памяти микрокоманд и информационными входами четвертого и пятого блоков элементов И, выход начала операции арифметико-логического блока соединен с управляющим входом третьего блока элементов И и первым входом первого элемента ИЛИ, выход которого соединен с первым входом второго элемента ИЛИ, управляющими входами четвертого и шестого блоков элементов И, а через первый элемент НЕ - с управляющим входом второго блока элементов И, выход конца операции арифметико-логического бло-!л блока соединен с вторым входом 'перво- ® го элемента ИЛИ, установочными входа-If ль ми регистра адреса, буферного регистр рг/ ра и управляющим входом седьмого блока элементов И, выход которого соеди-г бен с первым входом первого блока элементов ИЛИ, выход кода операции арифметико-логического блока соединен с входом регистра кода операции , выход ,которого соединен с информационными входами третьего и шестого блоков эле* ментов И, выход управляющих сигналов считывания арифметико-логического блока соединен с управляющим входом блока памяти микрокоманд, управляющим входом пятого блока элементов И и через элемент задержки - с вторым входом второго элемента ИЛИ , выход -которого соединен с первым входом первого элемента И, выход пятого блока элементов И соединен с информационным входом буферного регистра, выходы четвертого. и шестого блоков элементов И соединены соответственно с вторым входом первого блока элементов ИЛИ и пер„„1007109 вым входом второго блока элементов ИЛИ , выходы которых соединены соответственно с первым и вторым информационными входами блока анализа, выход первого элемента И соединен с первым управляющим входом блока анализа, выход которого соединен с входом триггера фиксации сбоя, выход которого соединен с первым управляющим входом арифметико-логического блока, выход блока памяти микрокоманд соединен с входом регистра микрокоманд, выход адреса которого соединен с информационными входами второго и седьмого блоков элементов И и вторым управляющим·: входом арифметико-логического блока, выход микроопераций регистра микрокоманд соединен с входом микроопераций арифметико-логического блока, выход кода логических условий регистра микрокоманд соединен с информационными входами первого и восьмого блоков элементов И, выход которого соединен с третьим входом первого блока элементов ИЛИ, управляющий выход регистра микрокоманд соединен с вторым управляющим входом первого блока элементов И, а через второй элемент НЕ - с вторым входом первого элемента И,отличающийся тем, что, с целью повышения достоверности функционирования и оперативности контроля, введен третий элемент НЕ;, причем выход конца операции арифметико-логического блока через третий элемент НЕ соединен с управляющим входом восьмого блока элементов И, вы+ ход элемента задержки и выход второго1007Ю9 элемента НЕ соединен с первым и вторым входами второго элемента И, выход которого соединен с вторым управляющим входом блока анализа , выход ре гистра адреса соединен с третьим информационным входом блока анализа,выход буферного регистра соединен с вторым входом второго блока элементов ИЛИ и четвертым управляющим входом блока анализа.
- 2. Процессор по п.1, от л и чающийся тем, что блок анализа Содержит комбинационный сумматор схему сравнения, первый, второй и третий элементы И, и элемент ИЛИ, причем первый и второй информационные входы блока анализа соединены соответственно с первым и вторым входами схемы сравнения , выход которой соединен с первым входом первого элемента И, первый управляющий вход блока анализа соединен с вторым входом -первого элемента И, выход которого соединен с первым входом элемента ИЛИ, третий и четвертый информационные входы блока анализа соединены соответственно с первым и вторым входами комбинационного сумматора , выходы которого соединены с входами второго элемента И , второй управляющий вход блока анализа и выход второго элемента И соединены соответственно с прямым и инверсным входами третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ является выходом блока анализа.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803236793A SU1007109A1 (ru) | 1980-12-08 | 1980-12-08 | Микропрограммный процессор с самоконтролем |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803236793A SU1007109A1 (ru) | 1980-12-08 | 1980-12-08 | Микропрограммный процессор с самоконтролем |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1007109A1 true SU1007109A1 (ru) | 1983-03-23 |
Family
ID=20938987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU803236793A SU1007109A1 (ru) | 1980-12-08 | 1980-12-08 | Микропрограммный процессор с самоконтролем |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1007109A1 (ru) |
-
1980
- 1980-12-08 SU SU803236793A patent/SU1007109A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР N- i 8l036, кл.С Об F 9/1,1975. 2. Авторское свидетельство СССР № , кл. G 06 F 15/00, 1976. 3- Авторское свидетельство СССР по за вке V 275670 /18-2 , кл. G 06 F 15/00, 1979 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1274830A (en) | Data processing system | |
GB2112975A (en) | Error correction circuit arrangement | |
SU1007109A1 (ru) | Микропрограммный процессор с самоконтролем | |
US5440604A (en) | Counter malfunction detection using prior, current and predicted parity | |
SU862144A1 (ru) | Микропрограммный процессор с контролем | |
SU1203526A1 (ru) | Устройство дл контрол микропрограммного блока управлени | |
SU1297063A1 (ru) | Устройство дл управлени ,контрол и диагностировани | |
SU1084792A2 (ru) | Микропрограммное управл ющее устройство | |
SU1103238A1 (ru) | Устройство управлени с контролем переходов | |
SU1180888A1 (ru) | Микропрограммное устройство управлени | |
SU881749A1 (ru) | Микропрограммное устройство управлени | |
SU1408438A1 (ru) | Устройство дл тестового контрол процессора | |
SU966694A1 (ru) | Микропрограммное устройство управлени с контролем переходов | |
SU1056193A1 (ru) | Устройство дл управлени восстановлением микропрограмм при сбо х | |
SU943728A1 (ru) | Микропрограммное устройство управлени | |
SU830386A1 (ru) | Микропрограммное устройствоупРАВлЕНи | |
SU1267415A1 (ru) | Микропрограммное устройство управлени | |
SU1430959A1 (ru) | Устройство дл контрол хода микропрограмм | |
SU1140121A1 (ru) | Микропрограммное устройство управлени с контролем | |
SU985791A1 (ru) | Микропрограммный процессор с контролем | |
SU1038944A1 (ru) | Микропрограммное устройство управлени с контролем | |
CA1124878A (en) | Microcontroller for disk files | |
SU1636845A1 (ru) | Микропрограммное устройство управлени | |
SU1166109A2 (ru) | Микропрограммное управл ющее устройство | |
SU598080A1 (ru) | Устройство дл контрол выполнени последовательности микрокоманд |