SE505022C2 - Metod och anordning för distribution och synkronisering av klocksignaler i ett digitalt system - Google Patents

Description

10 15 20 25 30 35 505 022 '2 och transporteras till efterföljande block inom klock- perioden. Med hänsyn enbart till signalens utbrednings- hastighet begränsas klockans periodtid nedåt till ca 9 ns.

Detta ger en maximal teoretisk klockfrekvens på ca 100 MHz för systemet. Tidsåtgàngen för operationens utförande, begränsad drivkapacitet hos komponenterna, RC-fördröjningar etc reducerar ofta den maximala klockfrekvensen till 10 - 40 MHZ.

De ingående komponenterna kan vanligtvis arbeta vid betydligt högre frekvenser, i storleksordningen flera GHZ, och det är uppenbart att det traditionella konstruktionssättet och traditionella antaganden resulterar i prestanda för ett system, som inte på långa vägar motsvarar prestanda för de ingående komponenterna.

UPPFINNINGENS SYFTEN Ett syfte med uppfinningen är att åstadkomma ett förfarande och/eller anordning, där prestanda hos ett digitalt system närmar sig prestanda hos systemets ingående komponenter.

Ett annat syfte med uppfinningen är att åstadkomma ett för- farande och/eller anordning som gör det möjligt att arbeta med höga klockfrekvenser även i utbredda digitala system.

Ovan nämnda syften uppnås med ett förfarande, som erhållit de i huvudkravet angivna särdragen. Ytterligare egenskaper och vidareutvecklingar av uppfinningen samt en anordning för att utföra förfarandet anges i de övriga kraven.

Uppfinningen bygger således på att en referenssignal, t.ex. en klocksignal, som är gemensam för hela systemet, distribue- ras till systemets alla delar som en gemensam frekvensrefe- rens. Något gemensamt fasläge för referenssignalen existerar däremot inte. Detta innebär att det inom systemet inte finns några restriktioner beträffande transporttider för referens- signalen till systemets olika delar. Frekvensreferensen är emellertid själv fasstabil. Referensfrekvensen behöver inte 10 15 20 25 30 35 505 022 vara densamma som delarnas klockfrekvens och behöver således 3 ej vara högfrekvent, utan det är av flera skäl, såsom effekt- behov, störningskänslighet etc., lämpligt av låta frekvens- referensen vara en lágfrekvent klocka. Företrädesvis är dock delarnas klockfrekvens en hel multipel av referensignalens frekvens.

Varje del av systemet, vilken kan vara ett kretskort, ett chip eller alternativt en del av ett chip, förses med en faslàst slinga (PPL = systemdel är individuellt justerbart, så att en säker punkt- Phase Locked Loop). Fasläget hos varje till-punkt-kommunikation med den systemdel erhålles, med vilken den för ögonblicket kommunicerar. Systemdelarna kallas för enkelhets skull nedan för block. Antalet punkt-till- punkt-förbindelser, vilkas faslägen skall vara justerbara, beror på blockstrukturen för det aktuella systemet.

Således arbetar systemets ingående delar oftast tidsförskju- tet ett helt antal perioder i förhållande till varandra men har samma inbördes fasläge, när de har kommunikation med varandra. Det bör observeras att även om beskrivningen främst är inriktad på ett digitalt system, så kan även analogt arbetande system omfattas av uppfinningen, eller också kan systemet mycket väl vara ett hybridsystem med såväl digitalt som analogt arbetande delar, t.ex. omfatta digital signal- behandling av analoga sensorsignaler.

Systemkonstruktion utförd i enlighet med uppfinningen avviker från traditionell systemkonstruktion, där samtliga block konstrueras för att kunna förbindas med varandra, oavsett om förbindelsen behövs eller ej. Vid systemkonstruktion, där metoden enligt uppfinningen används, är förbindningsvägar och samverkan mellan olika block det, som konstruktören måste beakta för att optimera systemets prestanda.

Metoden enligt uppfinningen möjliggör synkronisering av mycket stora digitala system, där varje delsystem kan arbeta med mycket hög klockfrekvens. Referenssignalen kan ändå ha betydligt lägre frekvens, vilket är att föredraga. Systemet 10 15 20 25 30 35 505 022 4 som sådant kan ändå arbeta synkront vid en klockfrekvens av storleksordningen några GHz, t.ex. 1-5 GHz. De metoder, som traditionellt används idag, begränsar systemets klockfrekvens till ca 10-40 MHz. Således kan system konstruerade under användning av uppfinningens principer arbeta 25-100 gånger snabbare t.ex. under utnyttjande av samma grundteknologi vid tillverkning av digitala chips. Metoden enligt uppfinningen är inte teknologiberoende utan kan användas vid*traditionell systemuppbyggnad på kretskort med användande av integrerade kretsar av olika slag och tillverkade enligt samtliga tekno- logier, såsom CMOS, ECL etc.

Uppfinningen har många tillämpningsomràden, företrädesvis beräkningsintensiva applikationer, såsom datorer, bild- behandling, radarsignalbehandling etc. Andra tillämpningsom- råden är där stora datamängder skall sorteras, som vid tele- fonväxlar, telekommunikationer etc.

Uppfinningen beskrivs närmare nedan under hänvisning till de bifogade ritningarna, där _ FIGUREN illustrerar några valda delar i ett system, vilket är försett med en utföringsform av anordningen en- ligt uppfinningen.

Ett digitalt system 1 innefattar ett antal block A-D, vilka vart och ett är avsett att kunna arbeta med en hög frekvens, t.ex. inom GHz-området. Endast några få dylika kretar visas för åskådlighets skull. Systemet kan även innehålla kretsar med olika prestanda beträffande hög frekvens, vilka kan samverka med de övriga kretsarna under utnyttjande av upp- finningens principer. Exempelvis kan yttre kommunikation ske med olika prestanda. Systemet är försett med en referens- frekvenskälla 2 kopplad bl.a. till block A och D, vilka skall ha signalkommunikation med varandra.

Kommunikationen från blocket A till blocket D kan ske via två överföringsvägar, den ena via ett block B och den andra via ett block C. Referensfrekvenskällan 2 är även kopplad till blocken B och C. 10 15 20 25 30 35 505 G22 5 Blocket A kan innefatta ett antal logikblock 1A-NA, t.ex. i form av chip, eller del av chip. Den inbördes kommunikationen i blocket A sker med hög klockfrekvens, t.ex. några GHz, vilket man vill att systemet skall arbeta med.

Likaså kan blocket D innefatta ett antal logikblock 1D-MD, vilka kan ha en inbördes kommunikation med företrädesvis samma höga klockfrekvens. Det är även tänkbart att ha olika klockfrekvenser i de olika blocken, men då måste dessa block ha förmågan till frekvensomvandling vid ingången och/eller utgången, så att överföringskommunikationerna har över- föringsfrekvenser, som är anpassade så att de mottagande blocken kan bearbeta de överförda signalerna.

Referensfrekvenskällan 2 har företrädesvis en betydligt lägre klockfrekvens, ca 10 MHz, för kretsblocken. Härvid blir systemet relativt störokäns- t.ex. än den höga klockfrekvensen ligt. Systemets effektförbrukning blir lägre, om källan 2 har låg frekvens.

Enligt uppfinnningen är vart och ett av blocken A till D för- sett med en faslåst slinga. I den i fig. 1 visade utförings- formen innefattar denna en faskomparator 3, som har en ingång kopplad till referensfrekvenskällan 2. Den fasförskjutna återkopplade, nerdelade, interna klockfrekvensen är kopplad till den andra ingången pà kretsen 3. Utsignalen frán fas- komparatorn matas via ett filter 4 till en oscillator 5, är styrd att ge en helt stabil hög klockfrekvens. Filtret 4 är ett långsamt bandpassfilter och filtrerar omkring loop- SOIII frekvensen i slingan. Dylika styrningar är välkända inom tek- niken och beskrivs därför icke närmare. Företrädesvis används en spänningsstyrd oscillator 5, i fortsättningen kallad VCO (VCO = Voltage Controlled Oscillator).

Oscillatorn 5 skall ge den höga arbetsfrekvensen, som är fas- låst till referenskällan. Varje enskild VCO i varje block kommer således att skapa en hög frekvens med ett visst fas- läge (tidsläge) AT, som är individuellt för blocket. Detta AT kan enligt uppfinningen servoregleras adaptivt individuellt lO 15 20 25 30 35 505 022 6 och utgången på VCO kopplas därför till en divisionskrets 7 (frekvensdelare) för att faslåsa till en frekvens, som är N gånger referensfrekvensen. Kretsens 7 utgång är kopplad till en styrbar fasjusteringskrets 6, som förändrar fasläget hos den höga arbetsfrekvensen (från VCO'n) relativt fasläget hos referensfrekvensen, som når delblocket. Kretsens 6 utgång är kopplad till faskomparatorns 3 regleringång. Kretsarna 6 och 7 kan byta plats med varandra, varvid i ett sådant fall AT är beroende av VCO:s våglängd i stället för av referensfrekvens- källans 2.

Fasjusteringskretsen 6 styrs av en faskontrollkrets 8, som innehåller ett register, där tillverkaren av systemet in- dividuellt, t.ex. med hjälp av en dator, när systemet är färdigbyggt, kan injustera fasläget för alla blocken, så att faserna stämmer inbördes mellan de olika enheterna, som skall kommunicera med varandra. Det är således det som är inskrivet i de individuella registren 8, som i praktiken bestämmer fasläget inom varje block. Man kan likna fasinjusteringarna för de olika blocken vid en inbränning i fast minne. Alter~ nativt kan injusteringen ske adaptivt under det att systemet är i drift. Det bör observeras att funktionen "register" inte nödvändigtvis är ett fysiskt eller digitalt register utan t.ex. kan finnas som en algoritm i t.ex. en processor eller en behandlingskrets av annat, t.ex. analogt slag.

Det bör observeras att frekvensen Fref från referenskällan 2 till de olika blocken är inbördes fasförskjuten mellan blocken, men att fasregleringskretsen 3 - 8 i blocken faslå- ser till en bestämd del av referensfrekvensen, t.ex. en flank om referensfrekvensen är en fyrkantsignal, eller till en nollgenomgång e.d.

Det bör observeras att det kan skilja flera perioder mellan blocken, men att de skall arbeta i samma fasläge. Registret i faskontrollkretsen 8 inreglerar tidsfördröjningen hos fasjus- teringskretsen 6 adaptivt, så att dess fasläge hela tiden håller sig vid AT. Då kommer den höga klocksignalen från VCO 10 15 20 25 30 35 505 G22 5 att ligga i rätt fasläge för blocket i förhållande till 7 fasen hos den inkommande signalen.

Block bestående av enstaka chip kan naturligtvis vid egenut- veckling förses med den faslåsta slingan direkt, men den fas- låsta slingan kan naturligtvis även vara en tillkopplad enhet, t.ex. i form av ett separat chip tillkopplingsbar till andra chip.

Vid initiering av systemet justeras samtliga fördröjningar i så att en säker punkt-till-punkt- Det bör observeras att det är oin- de faslåsta slingorna, kommunikation erhålles. tressant hur många klockperioder det tar för data att trans- porteras från blocket A via blocket B till blocket D eller via blocket C till blocket D. Förbindningarna mellan blocken kan utgöras av transmissionsledningar, vars transporttid kan överstiga en eller flera klockperioder. Varje fördröjning justeras i den faslåsta slingan så, att den totala fördröj- ningen blir ett heltal, och säker kommunikation erhålles.

Såsom illustreras i figuren kan ett system innehålla paral- lella transmissionsvägar, vilket innebär vissa komplikatio- ner. Antag att båda de i figuren visade transmissionsvägarna skall användas samtidigt för att överföra samhörande del- resultat bearbetade i blocken B och C till de båda kommunika- tionsingángarna på blocket D. Blocken B och C fördröjer de transmitterade signalerna på olika sätt, blocket B kan t.ex. vara en processor och blocket C ett skrivbart minne (RAM).

Fördröjningen av de inkommande signalerna måste anpassas till detta så att tidsdifferensen mellan tidpunkterna för data från blocken B och C till blocket D kalibreras bort.

Varje block, eller alternativt enbart några utvalda block, kan för detta ändamål ha en styrbar fördröjningskrets FA, FB, FC, FlD, F2D på sina kommunikationsingångar. Var och en av dessa kan, liksom registren 8, inregleras till rätt fördröj- ning i systemet av systemkonstruktören med hjälp av en in- justeringsalgoritm, som kan vara implementerad i en dator.

Denna injusterar för ifrågavarande block indata, som kan 10 15 20 25 30 35 505 022 8 inkomma från flera olika håll, så att det får samma fasläge och dessutom samma klockfrekvensläge i en del fall, där detta är viktigt. Vid flera steg och/eller parallella kombinations- vägar kan då t.ex. en linjär kombination av fördröjningar införas, som säkerställer synkron dataöverföring.

Som nämnts ovan är det även möjligt att ha block, som arbetar I ett dylikt fall kan ett buffertminne vara inkopplat på det block med avvikande ar- med olika inbördes frekvenser. betsfrekvens. Den inkommande signalen lagras i buffertminnet med den inkommande frekvensen och utläses ur minnet med blockets egen frekvens. Detta buffertminne fungerar då som fördröjningsenhet. Utläsningen sker då med det fasläge, som är inställt för blocket. Ett dylikt block kan dá även ha samma typ av buffertminne vid sin utgång, där utgående data inskrivs med blockets arbetsfrekvens och utläses med arbets- frekvensen hos block, med vilka detta block kommunicerar.

Det är dock normalt så att de flesta blocken i ett system arbetar med samma höga arbetsfrekvens och då behöver buffert- minnen av den nämnda typen enbart sättas vid block med av- vikande frekvens. Om systemet har många block med var sin individuella arbetsfrekvens kan det vara praktiskt att förse de flesta blocken med den angivna typen av buffertminne, och då lämpligen vid deras ingångar.

Fasregleringskretsen 3 - 8 i varje block A - D kan vara en separat tillkopplad del till blocket, ett tillkopplingsbart chip, eller tillföras till en krets eventuellt i form av eller till individuella kretsar pà ett chip vid tillverk- ningen av chipet. Samma är förhållandet med de individuellt reglerbara fördröjningskretsarna. Det bör observeras, att en injustering av de olika fasregleringskretsarna och fördröj- ningskretsarna kan göras om efter det att ett system med egenskaperna enligt uppfinningen har satts i drift, om det visar sig att injusteringen har blivit fel eller om systemet har ändrat sig. Denna injustering kan eventuellt utföras automatiskt genom servoreglering (enligt en algoritm) av t.ex. registret 8 eller fasjusteringskretsen 6 med en fasjäm- 10 505 022 9 förelse mellan inkommande överförd signal och systemets inre klocksignal. Avkänningen för denna servoreglering kan t.ex. finnas i de visade fasfördröjningskretsarna. Injusteringen kan även göras utifrån efter det att en varningssignal om felfunktion har givits till en felfunktionskrets (icke visad) fràn någon av blocken i systemet. Funktionen för avkänning att det är fel i systemet kan utföras med den ovan beskrivna fasjämförelsen mellan inkommande signal och inre klocksignal och varning utfärdas i stället för den ovan beskrivna servo- regleringen. Det är även möjligt att förse hela systemet med en felrättningskrets (icke visad), som träder i funktion vid inträffad varning från någon av de ingående delsystemen (blocken A - D).

Claims (14)

UI 10 )-J Ur 505 022 10 Patentkrav

1. Förfarande för att öka arbetshastigheten vid synkront digitalt system innefattande ett antal med avstånd från varandra placerade systemdelar med kommunikation med minst en annan av de andra systemdelama, varvid en för systemet gemensam signal med referensfrekvens (2) distribueras till alla systemdelama, kånnetecknat av att systemdelama förses med var sin interna klocksignaloscillator (5), som fasjusteras individuellt för de olika systemdelama i förhållande till signal erhållen från refe- rensfrekvensen (2), så att kommunikation mellan kommunicerande systemdelar sker med samma interna fasrelation men kan ske inom skilda perioder.

2. Förfarande enligt krav 1, kännetecknat av att referensfrekvensen är lägre än frekvensen hos varje systemdels interna klockfrekvensoscillator.

3. Förfarande enligt krav 1 eller 2, kännetecknat av att det individuella fasläget för klockfrekvensoscillatom i varje systemdel i ett system injusteras permanent, efter det att systemets konfiguration är klar och systemet är uppbyggt.

4. Förfarande enligt krav 1 eller 2, kännetecknat av att det individuella fasläget för klocksignaloscillatorn (V CO) i varje systemdel i ett system injusteras adaptivt under det att systemet är operativt.

5. Anordning för att öka arbetshastigheten vid synkront digitalt system innefattande ett antal med avstånd från varandra placerade systemdelar med kommunikation med minst en annan av de andra systemdelama och en gemensam referensfrekvenskälla (2) för systemdelarna, kännetecknad av att varje systemdel (A,B,C,D), som är anordnad att ha kommunikation med minst en annan av systemdelarna, innefattar en individuell klocksignaloscillator (5) och en klocksignalkrets (3, 4, 6-8) kopplad till referensfrekvenskällan (2), vilken klocksignalkrets injusterar klocksignaloscillatoms (5) fas till fasen hos den 10 15 20 25 30 505 022 11 inkommande signalen från referensfrekvenskällan (2).

6. Anordning enligt krav 5, kännetecknad av att för systemdelen klocksignaloscillatom (5) och referensfrekvenskällan (2) har olika frekvenser.

7. Anordning enligt krav 5 eller 6, kännetecknar! av att klocksignalkretsen innefattar ett register (8), i vilket det för den ifrågavarande systemdelen (A, B, C, D) individuella fasjusteringsläget är inskrivningsbart.

8. Anordning enligt något av kraven 5-7, kännetecknar! av att minst en av systemdelama är försedd med minst en reglerbar fördröjningskrets (FA,FB,FC,FD1,FD2) på sin ingång.

9. Anordning enligt något av kraven 5-8, kännetecknad av att i varje systemdel med kommunikation med minst en annan av systemdelama den individuella klocksignalkretsen (3, 4, 6-8) innefattar: en styrbar faskomparator (3), som har en ingång kopplad till referensfrekvenskällan (2), en divisionskrets (7), som dividerar den interna klocksignaloscillatorns (5) frekvens med ett tal N, som är lika med kvoten mellan klocksignaloscillatoms (5) frekvens och referensfrekvenskällans (2) frekvens, en reglerbar fasjusteringsanordning (6,8), varvid divisionskretsen (7) och fasjusteringsanordningen (6,8) är kopplad mellan den interna klocksignaloscillatom (5) och en annan ingång på faskomparatom (3), som är kopplad att fasjustera den interna klocksignaloscillatom (5).

10. Anordning enligt krav 9, kånnetecknad av att fasjusteringsanordningen (6,8) innefattar ett reglerbaxt register i en faskontrollkrets (8).

11. Anordning enligt krav 9 eller 10, kännetecknad av att ett bandpassfilter (4) är kopplat mellan faskomparatom (3) och en fasjusteringsingång på 505 022 12 klocksignaloscillatorn (S).

12. Anordning enligt något av kraven 5-11, kännetecknad av att minst ett buffertminne (FD1, FD2) är inkopplat på ingången till ett block för att lagra 5 inkommande signal och utläsa den lagrade signalen i takt och i fas med kretsens intema klocksignal.

13. Anordning enligt något av kraven 5-12, kännetecknad av att minst ett buffertminne är inkopplat på utgången till ett block för att lagra utgående signal 10 och utläsa den lagrade signalen i takt en klocksignal anpassad för ett annat block med vilket blocket kommunicerar.

14. Anordning enligt krav 12 eller 13, kännetecknad av att buffertmínnen av den nämnda typen enbart sätts vid block med avvikande frek- 15 vens i förhållande till de block, med vilka de kommunicerar.