Claims (6)
1. Система, которая обеспечивает уменьшенное число внешних штырьковых выводов на корпусе интегральной схемы, имеющем тестовую способность JTAG, содержащая заказную цифровую логическую схемотехнику, сформированную в указанном корпусе интегральной схемы, причем указанная заказная цифровая логическая схемотехника имеет входы и выходы; стандартный модуль мегаэлемента, имеющий независимую функциональность в указанном корпусе интегральной схемы и смонтированный в указанном корпусе интегральной схемы так, чтобы иметь связь и функционировать при адекватном взаимодействии с указанной заказной цифровой логической схемотехникой, причем указанный модуль мегаэлемента имеет тестовые входы и тестовые выходы, которые используют для тестирования функциональности указанного модуля мегаэлемента; регистр данных сканирования поверхности раздела JTAG, который хранит тестовый вектор, используемый для тестирования целостности входов и выходов указанного корпуса интегральной схемы, причем указанный регистр данных сканирования поверхности раздела имеет выходы; первую схемотехнику выборки, имеющую первые входы, соединенные но меньшей мере с одним из указанных выходов указанного регистра данных сканирования поверхности раздела и по меньшей мере с одним из указанных тестовых выходов модуля мегаэлемента, причем указанная первая схемотехника выборки дополнительно принимает первый вход выборки и обеспечивает один из указанных первых входов в качестве выхода, основанного на указанном первом входе выборки; вторую схемотехнику выборки, имеющую вторые входы, соединенные с указанным выходом указанной первой схемотехники выборки и по меньшей мере с одним из указанных выходов указанной заказной цифровой логической схемотехники, причем указанная вторая схемотехника выборки дополнительно принимает второй вход выборки и обеспечивает один из указанных вторых входов в качестве выхода, основанного на указанном втором входе выборки; регистр команд JTAG, который хранит биты команды и в котором указанные биты команды и состояние подключения JTAG используют для определения указанного первого входа выборки к указанной первой схемотехнике выборки, а указанный второй вход выборки к указанной второй схемотехнике выборки; и множество внешних штырьковых внешних выводов, соединенных как выходы указанной второй схемотехники выборки так, чтобы указанные тестовые выходы указанного модуля мегаэлемента обеспечивались на указанных внешних штырьковых выводах, когда указанный регистр команд в состояние подключения установлены побуждать указанные первую в вторую схемотехнику выборки передавать указанные тестовые выходы модуля мегаэлемента к указанным внешним штырьковым выводам.1. A system that provides a reduced number of external pin terminals on an integrated circuit housing having JTAG test capability, comprising a custom digital logic circuit formed in said integrated circuit housing, said custom digital logic circuit having inputs and outputs; a standard mega-element module having independent functionality in the indicated integrated circuit case and mounted in the indicated integrated circuit case in such a way that it can communicate and function with adequate interaction with the specified custom digital logic circuitry, and the indicated mega-element module has test inputs and test outputs that are used for testing the functionality of the specified megacell module; a JTAG partition surface scan data register that stores a test vector used to test the integrity of the inputs and outputs of said integrated circuit enclosure, wherein said partition surface scan data register has outputs; the first sampling circuitry having first inputs connected to at least one of said outputs of said register of scanning data of a section surface and at least one of said test outputs of a mega-element module, said first sampling circuitry additionally receiving a first sampling input and providing one of said first inputs as an output based on said first sample input; a second sampling circuitry having second inputs connected to said output of said first sampling circuitry and at least one of said outputs of said custom digital logic circuitry, said second sampling circuitry additionally receiving a second sampling input and providing one of said second inputs as an output based on said second sample input; a JTAG instruction register that stores instruction bits and in which the indicated instruction bits and JTAG connection state are used to determine the specified first sample input to the specified first sample circuitry, and the specified second sample input to the specified second sample circuitry; and a plurality of external pin external outputs connected as outputs of said second sample circuitry so that said test outputs of said mega-element module are provided at said external pin terminals when said command register is in a connected state and set to cause said first first sample circuitry to transmit said module test outputs to second sample circuitry megaelement to the specified external pin conclusions.
2. Система по п.1, дополнительно содержащая переключательную коммутационную схему, имеющую первый и второй входы и выход, причем указанная переключательная коммутационная схема выбирает между штырьковым вводом, соединенным с указанным первым входом указанной переключательной коммутационной схемы или указанной заказной цифровой логической схемотехникой, соединенной с указанным вторым входом указанной переключательной коммутационной схемы, при этом указанный выход указанной переключательной коммутационной схемы соединен с указанным стандартным модулем мегаэлемента. 2. The system according to claim 1, further comprising a switching switching circuit having first and second inputs and an output, said switching switching circuit choosing between a pin input connected to said first input of said switching switching circuit or said custom digital logic circuitry connected to said second input of said switching switching circuit, wherein said output of said switching switching circuit is connected to said Mchips standard module.
3. Система по п.2, в которой указанная переключательная коммутационная схема содержит мультиплексор. 3. The system according to claim 2, in which the specified switching switching circuit contains a multiplexer.
4. Система по п.1, дополнительно содержащая логический элемент И, который имеет выход, соединенный с тестовыми входами указанного стандартного модуля мегаэлемента, причем указанные тестовые входы указанного модуля мегаэлемента поддерживаются высокими или низкими в процессе нормального тестирования указанного модуля мегаэлемента так, чтобы указанные тестовые входы могли управляться посредством одного штырькового ввода в процессе тестирования JTAG. 4. The system according to claim 1, additionally containing an AND gate that has an output connected to the test inputs of the specified standard megacell module, said test inputs of the specified megacell module being kept high or low during normal testing of the specified megacell module so that the specified test the inputs could be controlled by a single pin input during the JTAG testing process.
5. Система по п.1, дополнительно содержащая логический элемент ИЛИ, который имеет выход, соединенный с тестовыми входами указанного стандартного модуля мегаэлемента, причем указанные тестовые входы указанного модуля мегаэлемента поддерживаются высокими или низкими в процессе нормального тестирования указанного модуля мегаэлемента так, чтобы указанные тестовые входы могли управляться посредством одного штырькового ввода в процессе тестирования JTAG. 5. The system according to claim 1, additionally containing an OR gate that has an output connected to the test inputs of the specified standard mega-element module, said test inputs of the indicated mega-element module being kept high or low during normal testing of the specified mega-element module so that the specified test the inputs could be controlled by a single pin input during the JTAG testing process.
6. Способ тестирования мегаэлемента в интегральной схеме, имеющей указанный мегаэлемент в качестве интегрального компонента схемотехники в интегральной схеме, причем указанный мегаэлемент имеет по меньшей мере один тестовый выходной сигнал, не имеющий внешнего соединения с указанной интегральной схемой в течение нормальной работы указанной интегральной схемы, указанная интегральная схема имеет множество сигналов, которые сформированы как входы и/или выходы на соответствующих штырьковых выводах указанной интегральной схемы в течение указанной работы указанной интегральной схемы, предусматривающий подачу последовательной команды к указанной интегральной схеме через штырьковый ввод JTAG для перевода указанной интегральной схемы в предварительно определенный режим тестирования; избирательное отключение одного из указанного множества выходных сигналов от соответствующего первого штырькового вывода указанной интегральной схемы; избирательную маршрутизацию указанного тестового выхода из указанного мегаэлемента к указанному соответствующему первому штырьковому выводу указанного отключенного выходного сигнала; подведение тестового входа к указанному мегаэлементу через второй штырьковый вывод указанной интегральной схемы для побуждения указанного мегаэлемента выполнять операцию тестирования; и текущий контроль указанного тестового выхода мегаэлемента на указанном соответствующем первом штырьковом выводе указанной интегральной схемы. 6. A method for testing a mega-element in an integrated circuit having said mega-element as an integral component of circuitry in an integrated circuit, said mega-element having at least one test output signal having no external connection with said integrated circuit during normal operation of said integrated circuit, said an integrated circuit has a plurality of signals that are formed as inputs and / or outputs at respective pin terminals of said integrated circuit for e specified operation of the specified integrated circuit, providing for the issuance of a sequential command to the specified integrated circuit through the JTAG pin input to transfer the specified integrated circuit to a predetermined test mode; selectively disconnecting one of said plurality of output signals from the corresponding first pin terminal of said integrated circuit; selectively routing said test output from said mega-element to said corresponding first pin output of said disabled output signal; summing the test input to the specified mega-element through the second pin output of the indicated integrated circuit to induce the specified mega-element to perform the testing operation; and monitoring the indicated test output of the mega-element on said corresponding first pin terminal of said integrated circuit.