RU96118510A - DISPLAYING USING MULTI-SETS OF TEAMS - Google Patents

Claims (15)

1. Устройство обработки данных содержащее: ядро процессора, реагирующее на множество сигналов управления ядром; декодирующее средство для декодирования Р двоичных разрядов Х-разрядного командного слова программы первого набора команд с целью генерирования указанных сигналов управления ядром; командный конвейер, по которому пропускают командные слова программы к указанному декодирующему средству: и первое отображающее средство, реагирующее на У-разрядное командное слово программы второго набора команд, проходящее по указанному командному конвейеру, для отображения Q двоичных разрядов указанного У-разрядного командного слова программы в указанные Р двоичных разрядов соответствующего Х-разрядного командного слова программы для декодирования указанным декодирующим средством, где У меньше Х, а указанный второй набор команд является подмножеством указанного первого набора команд.1. A data processing device comprising: a processor core responsive to a plurality of core control signals; decoding means for decoding P bits of the X-bit instruction word of a program of the first instruction set in order to generate said core control signals; a command conveyor by which program command words are passed to the specified decoding means: and a first display means responsive to the U-bit program command word of the second instruction set passing through the specified command conveyor to display Q binary bits of the specified U-bit program command word in the specified P bits of the corresponding X-bit command word of the program for decoding by the specified decoding means, where Y is less than X, and the specified second set of instructions S THE subset of said first instruction set. 2. Устройство по п.1, содержащее регистр команд для хранения Х-разрядной команды, выполняемой указанным ядром процессора, которое считывает значения операндов из указанного регистра команд. 2. The device according to claim 1, containing a command register for storing an X-bit instruction executed by the indicated processor core, which reads the values of the operands from the specified instruction register. 3. Устройство по п. 2, содержащее второе отображающее средство для отображения значений операндов в указанном У-разрядном командном слове программы в указанном командном конвейере в соответствующие двоичные разряды в указанном соответствующем Х-разрядном командном слове программы и запоминания указанных отображенных значений операндов в указанном регистре команд для использования их ядром процессора. 3. The device according to p. 2, containing a second display means for mapping the values of the operands in the specified U-bit command word of the program in the specified command pipeline to the corresponding binary bits in the specified corresponding X-bit command word of the program and storing the specified displayed values of the operands in the specified register commands for use by their processor core. 4. Устройство по п.3, в котором указанное второе отображающее средство отображает указанное У-разрядное командное слово программы в полную версию указанного соответствующего Х-разрядного командного слова программы и запоминает указанную полную версию указанного соответствующего У-разрядного командного слова программы в указанном регистре команд. 4. The device according to claim 3, in which the specified second display means displays the specified U-bit command word of the program in the full version of the specified corresponding X-bit command word of the program and remembers the specified full version of the specified U-bit command word of the program in the specified command register . 5. Устройство по любому из пп.1 - 4, в котором командные слова программы пропускают через указанный командный конвейер в течение множества циклов обработки, одним из которых является цикл декодирования, причем указанное декодирующее средство задействуют для получения сигналов управления ядром к концу цикла декодирования, а указанное первое отображающее средство задействуют для получения указанного Х-разрядного командного слова программы на протяжении первой части указанного декодируемого блока, чтобы дать возможность указанному декодирующему средству по-прежнему выдавать указанные сигналы управления ядром к концу указанного цикла декодирования. 5. The device according to any one of claims 1 to 4, in which the command words of the program are passed through the specified command pipeline for many processing cycles, one of which is a decoding cycle, said decoding means being used to receive core control signals at the end of the decoding cycle, and said first display means is used to obtain said X-bit program instruction word during the first part of said decoded block to enable said deco ruyuschemu means continues to issue said core control signals by the end of said decode cycle. 6. Устройство по пп.3 и 5, в котором указанное второе отображающее средство задействуют для запоминания указанных отображенных величин операндов в указанном регистре команд к концу указанного цикла декодирования. 6. The device according to claims 3 and 5, wherein said second display means is used to store said displayed values of operands in said instruction register at the end of said decoding cycle. 7. Устройство по п.3, в котором указанное второе отображающее средство работает параллельно с указанным первым отображающим средством. 7. The device according to claim 3, in which the specified second display means operates in parallel with the specified first display means. 8. Устройство по любому из пп.1 - 7, в котором ядро процессора имеет множество регистров, используемых указанным первым набором команд и называемых регистровыми операндами, а указанный второй набор команд использует подмножество указанных регистров, называемых регистровыми операндами, в некоторых из указанных У-разрядных командных слов программы. 8. The device according to any one of claims 1 to 7, in which the processor core has many registers used by the specified first set of instructions and called register operands, and the specified second set of instructions uses a subset of these registers called register operands, in some of these bit command words of the program. 9. Устройство по пп.3 и 8, в котором указанное второе отображающее средство расширяет указанные регистровые операнды указанных У-разрядных командных слов программы для получения указанных регистровых операндов указанных Х-разрядных командных слов программы. 9. The device according to claims 3 and 8, wherein said second mapping means expands said register operands of said U-bit program words to obtain said register operands of said X-bit program words. 10. Устройство по п.3, в котором указанные операнды указанных Х-разрядных командных слов программы имеют больший диапазон, чем указанные операнды указанных У-разрядных командных слов программы, а указанное второе отображающее средство расширяет указанные операнды из указанных У-разрядных командных слов программы для получения указанных операндов указанных Х-разрядных командных слов программы. 10. The device according to claim 3, in which the specified operands of the specified X-bit command words of the program have a larger range than the specified operands of the specified U-bit command words of the program, and the specified second display means expands the specified operands from the specified U-bit command words of the program to obtain the specified operands of the specified X-bit command words of the program. 11. Устройство по любому из пп.1 - 10, в котором Р меньше Х. 11. The device according to any one of claims 1 to 10, in which P is less than X. 12. Устройство по любому из пп.1 - 11, в котором Q меньше или равно Р. 12. The device according to any one of claims 1 to 11, in which Q is less than or equal to R. 13. Устройство по любому из пп.1 - 12, в котором Х равно 32, а У - 16. 13. The device according to any one of claims 1 to 12, in which X is 32, and Y is 16. 14. Устройство по любому из пп.1 - 13, представляющее собой интегральную схему. 14. The device according to any one of claims 1 to 13, which is an integrated circuit. 15. Способ обработки данных, включающий: ядра процессора, использование реагирующего на множество сигналов управления ядром; декодирование Р двоичных разрядов Х-разрядного командного слова программы первого набора команд декодирующим средством для генерирования сигналов управления ядром с целью управления ядром процессора; пропускание командных слов программы по командному конвейеру к указанному декодирующему средству; и отображение Q двоичных разрядов У-разрядного командного слова программы второго набора команд, пропускаемого по указанному командному конвейеру, в указанные Р двоичных разрядов соответствующего Х-разрядного командного слова программы для декодирования указанным декодирующим средством, где У меньше Х, а указанный второй набор команд является подмножеством указанного первого набора команд. 15. A method of processing data, including: processor cores, using responsive to a plurality of core control signals; decoding P bits of the X-bit instruction word of the program of the first instruction set by decoding means for generating core control signals for controlling the processor core; passing command words of the program along the command pipeline to the specified decoding means; and displaying Q bits of the U-bit program instruction word of the second instruction set to be transmitted on the specified command pipeline to the specified P bits of the corresponding X-bit program instruction word for decoding by the specified decoding means, where Y is less than X and the second instruction set is a subset of the specified first set of commands.