RU8496U1 - DEVICE FOR DIGITAL SIGNAL PROCESSING - Google Patents

Description

УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВDEVICE FOR DIGITAL SIGNAL PROCESSING

Предложение относится к средствам цифровой обработки сигналов, например, цифровым фильтрам и может найти применение в устройствах фильтрации, прогнозирования процессов, дифференцирования, управления и перспективных разработках больших и сверхбольших интегральных микросхем с гибкой архитектурой вычислений.Известен рекурсивный цифровой фильтр, в котором предусмотрена организация перестройки режима с помощью изменения коэффициентов фильтра 1.The proposal relates to digital signal processing, for example, digital filters, and can be used in filtration, process prediction, differentiation, control, and advanced development devices for large and ultra-large integrated circuits with a flexible computing architecture. A recursive digital filter is known in which the organization of mode adjustment is provided. by changing the coefficients of filter 1.

Для этого память разбивается на п-зон, где п - число различных модификаций частотных характеристик цифрового фильтра, каждая из зон предназначена для хранения значений коэффициентов соответствующих тому или иному виду характеристики сигнала.To do this, the memory is divided into n-zones, where n is the number of different modifications of the frequency characteristics of the digital filter, each of the zones is designed to store the values of the coefficients corresponding to one or another type of signal characteristic.

Известное устройство требует дополнительной памяти для параметров модели, что может оказаться критическим фактором при разработке или использовании сигнальных процессоров и однокристалльных специализированных микро-ЭВМ.The known device requires additional memory for the model parameters, which may be a critical factor in the development or use of signal processors and single-crystal specialized micro-computers.

Известно устройство для цифровой обработки сигналов, содержащее буферные регистры, тактовый генератор, ключи и волновую процессорную матрицу, которая состоит из блоков вычисления отсчетов сигналов. Первый из которых является ведущим 2. Данное устройство выбрано в качестве прототипа.A device for digital signal processing, containing buffer registers, a clock generator, keys and a wave processor matrix, which consists of blocks for calculating signal samples. The first of which is the leading 2. This device is selected as a prototype.

В устройстве входной поток отсчетов распространяется вправо по волновой процессорной матрице, инициируя математические операции во всех блоках, образуя таким образом первый волновой фронт (первую рекурсию). Затем прошедшие цифровую обработку данные подаются в обратном направлении, образуя следующий волновой фронт (вторую рекурсию).In the device, the input sample stream propagates to the right along the wave processor matrix, initiating mathematical operations in all blocks, thus forming the first wavefront (first recursion). Then the digitally processed data is fed in the opposite direction, forming the next wavefront (second recursion).

G Об F G About F

Такое управление потоком данных допускает использование более простого потокового языка. Однако, в этой схеме требуется также память хранения постоянных коэффициентов. Поэтому применение волновых процессорных матриц для реализации рекурсивных фильтров с перестраиваемыми коэффициентами может вызвать определенные трудности как для потокового языка, так и получения высокого быстродействия. Например, при использовании цифрового фильтра с переменными коэффициентами, например, в синтезаторе речи по Шаферу.This flow control allows the use of a simpler stream language. However, this scheme also requires a constant coefficient storage memory. Therefore, the use of wave processor matrices for the implementation of recursive filters with tunable coefficients can cause certain difficulties both for the streaming language and for obtaining high performance. For example, when using a digital filter with variable coefficients, for example, in a Schafer speech synthesizer.

Техническим результатом заявленного устройства является получение гибкой архитектуры вычислений, высокое распараллеливание алгоритмов обработки сигналов и простое программно-аппаратное исполнение. Технический результат достигается тем, что в устройство, содержащее первый и второй буферные регистры, первую и вторую группу ключей, тактовый генератор и блоки вычисления отсчетов сигналов, введены кольцевые сдвиговые регистры и блок коэффициентов, выход первого буферного регистра соединен с первыми входами блоков вычисления отсчетов сигналов, вход является информационным входом устройства, выходы тактового генератора соединены с управляющими входами первого и второго кольцевых сдвиговых регистров, соответствующие выходы которых подключены к управляющим входам одноименных ключей соответственно первой и второй групп, выходы ключей первой группы соединены со вторыми входами одноименных блоков вычисления отсчетов сигналов, информационные выходы которых подключены ко входам одноименных ключей второй группы, выходы последних соединены со входом второго буферного регистра, выход которого является выходом устройства, и подключены ко входам ключей первой группы, соответствующие выходы блока ввода коэффициентов соединены с информационными входами соответственно третьего и четвертого кольцевых сдвиговых регистров, выходы которых подключены к первому и второму задающим входам первого блока вычисления отсчетов сигналов, первый и второй задающие выходы каждого предыдущего блока вычисления отсчетов сигналов подключены к одноименным задающим входам каждого последующего, первый и второй задающие выходы последнего соединены с управляющими входами соответственно третьего и четвертого кольцевых сдвиговых регистров. Функциональная схема устройства представлена на чертеже. Устройство содержит первый буферный регистр 1, первый и второй кольцевые сдвиговые регистры 2 и 3, первую группу ключей 4, 5, б и вторую группу ключей 7, 8, 9, тактовый генератор 10, блок 11 ввода коэффициентов, блоки 12, 13 и 14 вычисления отсчетов сигналов, второй буферный регистр 15 и третий и четвертый кольцевые сдвиговые регистры 16 и 17. Блок 11 ввода коэффициента имеет информационную шину для связи с внешними устройствами.The technical result of the claimed device is to obtain a flexible computing architecture, high parallelization of signal processing algorithms and simple software and hardware execution. The technical result is achieved by the fact that in the device containing the first and second buffer registers, the first and second group of keys, a clock generator and signal sample calculation blocks, ring shift registers and a coefficient block are introduced, the output of the first buffer register is connected to the first inputs of the signal sample calculation blocks , the input is the information input of the device, the outputs of the clock are connected to the control inputs of the first and second annular shift registers, the corresponding outputs of which connected to the control inputs of the keys of the same name, respectively, of the first and second groups, the outputs of the keys of the first group are connected to the second inputs of the same blocks of calculation of signal samples, the information outputs of which are connected to the inputs of the keys of the second group, the outputs of the latter are connected to the input of the second buffer register, the output of which is the output devices, and are connected to the key inputs of the first group, the corresponding outputs of the coefficient input unit are connected to the information inputs respectively of the fourth and fourth circular shift registers, the outputs of which are connected to the first and second driving inputs of the first block of calculation of signal samples, the first and second driving outputs of each previous block of calculating the signal samples are connected to the same driving inputs of each subsequent, the first and second driving outputs of the latter are connected to the control the inputs of the third and fourth circular shift registers, respectively. Functional diagram of the device shown in the drawing. The device comprises a first buffer register 1, a first and second annular shift registers 2 and 3, a first group of keys 4, 5, b and a second group of keys 7, 8, 9, a clock 10, a coefficient input unit 11, blocks 12, 13 and 14 calculating the signal samples, the second buffer register 15 and the third and fourth annular shift registers 16 and 17. The coefficient input unit 11 has an information bus for communication with external devices.

Каждый блок вычисления отсчетов сигналов, например, для рекурсивного фильтра состоит из элементов памяти коэффициентов соответственно 18 и 19, умножителя 20, сумматора 21 и умножителя 22, Блок синхронизации на чертеже не показан. Регистры 1, 2, 3, 15, 16 и 17 и тактовый генератор 10 могут управляться от блока синхронизации.Each block of calculation of signal samples, for example, for a recursive filter consists of memory elements of coefficients 18 and 19, respectively, a multiplier 20, an adder 21 and a multiplier 22, The synchronization block is not shown in the drawing. Registers 1, 2, 3, 15, 16 and 17 and the clock 10 can be controlled from the synchronization unit.

Устройство работает следующим образом.The device operates as follows.

Устройство цифровой обработки сигнала реализует вычислительный алгоритм дискретно-разностной формыA digital signal processing device implements a discrete-difference form computational algorithm

y(nT)aoX(nT)-faix (п-1)Т + , , ,+ arX(n-k)T- biy(n-l)T -Ь2У(п-2), . ,- b,y(n-k)(1)y (nT) aoX (nT) -faix (n-1) T +,,, + arX (n-k) T-biy (n-l) T -L2Y (n-2),. , - b, y (n-k) (1)

где x(n-i)T и y(n-i)T - временные отсчеты в моменты времени t (n-i)T соответственно входного сигнала и выходного обработанного сигнала. Для входных отсчетов i 0,1,,,,,к, для выходных отсчетов j 1, 2,,,,, к, Т - период дискретности; ai и bi -коэффициенты.where x (n-i) T and y (n-i) T are time samples at time t (n-i) T, respectively, of the input signal and the output processed signal. For input samples i 0,1 ,,,,, k, for output samples j 1, 2 ,,,,, k, T is the period of discreteness; ai and bi are coefficients.

Подобным алгоритмом описываются процессы фильтрации, регулирования и другие.A similar algorithm describes the processes of filtering, regulation, and others.

Для реализации вычислительного алгоритма (1) используется смещенно-временной способ распараллеливания. Для предельного распараллеливания вводится К - блоков вычисления отсчетов сигналов, где К - показатель уравнения (1) (на чертеже представлен случай для ) , блок имеет два элемента памяти 18 и 19 (например, регистры), Один для коэффициента ai , другой для bi .To implement the computational algorithm (1), an offset-time parallelization method is used. For the maximum parallelization, K - blocks for calculating the signal samples are introduced, where K is the indicator of equation (1) (the case for is shown in the drawing), the block has two memory elements 18 and 19 (for example, registers), One for the coefficient ai, the other for bi.

Для функционирования устройства цифровой обработки сигнала необходимо обеспечить совмещение сигналов заданных временных отсчетов потока данных с пространственным перемещением коэффициентов внутри устройства, Причем, это совмещение может быть как синхронным, так и асинхронным, В последним случае необходимо до начала временного отсчета произвести перемещение коэффициентов в элементы памяти 18 и 19 каждого блока вычисления отсчетов сигналов посредством блока ввода коэффициентов 11 и регистров 16 и 17,For the operation of the digital signal processing device, it is necessary to combine the signals of the specified time samples of the data stream with the spatial movement of the coefficients inside the device. Moreover, this combination can be both synchronous and asynchronous. In the latter case, it is necessary to move the coefficients to the memory elements 18 before the time count begins and 19 of each block for calculating the samples of signals by means of the block input coefficients 11 and registers 16 and 17

в этом случае в блок 12 записывают коэффициент во- Далее соответственно в блок 13 коэффициенты ai , bi , в блок 14 коэффициенты а , Ъ2 в п-ый момент времени входной сигнал Хп из буферного регистра 1 поступает в блоки 12, 13 и 14 и инициирует вычислительный процесс, который будет выполняться по следующей схеме:in this case, the coefficient b is written in block 12. Then, respectively, in block 13 the coefficients ai, bi, in block 14, the coefficients a, b2 at the fifth time moment, the input signal Xn from buffer register 1 enters blocks 12, 13 and 14 and initiates computational process that will be performed as follows:

УП аоХп , сигнал Уп из блока 12UP aoHp, signal UP from block 12

1)поступит в блоки 13,14,соответственно1) will enter blocks 13.14, respectively

УП aiXn-i - ЬтУпУП а2Хп-2 - Ь2Уп-2UP aiXn-i - btupup a2Xn-2 - b2up-2

В следующий момент времени УП агХп-2 - Ь2Уп-2 УП аоХп + aiXn-i - Ь1Уп-1 , УП aiXn-l + а2Хп-2 - ЬхУп-а В следующий момент времени УП УП УП At the next time point, UP agXn-2 - L2Un-2 UP aoXn + aiXn-i - L1Un-1, UP aiXn-l + a2Xn-2 - LxUn-a At the next time, UP UP UP

Это происходит следующим образом.This happens as follows.

Для первого этапа вычисленное в блоке 12 значение УП аоХп поступит на второй буферный регистр 15 и через открытые ключи 5 и б первой группы на вторые входы блоков 13 и 14, при этом ключ 4 будет закрыт сигналом управления с регистра 2.For the first stage, the value of aoXn UE calculated in block 12 will go to the second buffer register 15 and through the public keys 5 and b of the first group to the second inputs of blocks 13 and 14, while the key 4 will be closed by a control signal from register 2.

В следующий момент времени обработку осуществляют в блоке 13 и соответственно вычисленные отсчет поступит через ключи 4 и б на вторые входы блоков 12 и 14, при этом ключ 5 будет закрыт. aiXn-1 + а2Хп-2 - ЬгУп- - Ь2Уп-2 а2Хп-2 - Ь2Уп-2 аоХп + aiXn-1 + а2Хп-2 - - ЬзУп-г / сигнал УП из блока 14 поступит в блоки 12,13 соответственно сигнал УП из блока 13 поступит в блоки 12,14 Ь2Уп-2At the next point in time, the processing is carried out in block 13 and, accordingly, the calculated count will go through the keys 4 and b to the second inputs of blocks 12 and 14, while the key 5 will be closed. aiXn-1 + a2Xn-2 - b2nn - b2nn-2 a2xn-2 - b2n-2 aoXn + aiXn-1 + a2xn-2 - - bnn-g / UP signal from block 14 will go to blocks 12.13, respectively, the UE signal from block 13 will go to blocks 12.14 L2Un-2

Для третьего этапа, обработку осуществляет блок 14 и вычисленные отсчеты поступают через открытые ключи 4 и 5 на вторые входы блоков 12 и 13, ключ б будет закрыт. Управление ключами производят посредством кольцевых сдвиговых регистров 2 и 3, однако они могут управляться и программно.For the third stage, the processing is carried out by block 14 and the calculated samples are sent through public keys 4 and 5 to the second inputs of blocks 12 and 13, key b will be closed. Key management is carried out by means of ring shift registers 2 and 3, however, they can also be controlled programmatically.

Таким образом, осуществляют параллельную цифровую обработку сигналов, например, для модели рекурсивного фильтра.Thus, parallel digital signal processing is performed, for example, for a model of a recursive filter.

Число блоков вычисления отсчетов сигналов может быть изменено в зависимости от решаемых математических операций.The number of blocks for calculating the samples of signals can be changed depending on the mathematical operations being solved.

1.Цифровые процессоры обработки сигнала. Под ред. Остапенко А.Г. М., Радио и связь, 1994, с.70-73, рис. 2.24 и 2.26.1.Digital signal processing processors. Ed. Ostapenko A.G. M., Radio and Communications, 1994, p. 70-73, Fig. 2.24 and 2.26.

2.Сверхбольшие интегральные схемы и современная обработка сигналов. Под ред. Гуна С., Уайтхауса X., кайлата Т. М., Радио и связь, 1989, с. 140-141, рис. 7.4 (прототип).2. Ultra-large integrated circuits and advanced signal processing. Ed. Guna S., Whitehouse X., Kailata T.M., Radio and Communications, 1989, p. 140-141, Fig. 7.4 (prototype).

Claims (1)

1. Устройство цифровой обработки сигналов, содержащее первый и второй буферные регистры, первую и вторую группы ключей, тактовый генератор и блоки вычисления отсчетов сигналов, отличающееся тем, что в устройство введены кольцевые сдвиговые регистры и блок ввода коэффициентов, выход первого буферного регистра соединен с первыми входами блоков вычисления отсчетов сигналов, вход является информационным входом устройства, выходы тактового генератора соединены с управляющими входами первого и второго кольцевых сдвигов регистров, соответствующие выходы которых подключены к управляющим входам одноименных ключей соответственно первой и второй групп, выходы ключей первой группы соединены со вторыми выходами одноименных блоков вычисления отсчетов сигналов, информационные выходы которых подключены ко входам одноименных ключей второй группы, выходы последних соединены со входом второго буферного регистра, выход которого является выходом устройства, и подключены ко входам ключей первой группы, соответствующие выходы блока ввода коэффициентов соединены с информационными входами соответственно третьего и четвертого кольцевых сдвиговых регистров, выходы которых подключены к первому и второму задающим входам первого блока вычисления отсчетов сигналов, первый и второй задающие выходы каждого предыдущего блока вычисления отсчетов сигналов, подключены к одноименным задающим входам каждого последующего, первый и второй задающие выходы последнего соединены с управляющими входами соответственно третьего и четвертого кольцевых сдвигов регистров.1. A device for digital signal processing, containing the first and second buffer registers, the first and second groups of keys, a clock generator and blocks for calculating signal samples, characterized in that the ring shift registers and the coefficient input block are introduced into the device, the output of the first buffer register is connected to the first the inputs of the blocks for computing the samples of signals, the input is the information input of the device, the outputs of the clock are connected to the control inputs of the first and second ring shifts of the registers, respectively the output outputs of which are connected to the control inputs of the keys of the same name, respectively, of the first and second groups, the outputs of the keys of the first group are connected to the second outputs of the same blocks of calculation of signal samples, the information outputs of which are connected to the inputs of the keys of the second group, the outputs of the latter are connected to the input of the second buffer register, the output which is the output of the device, and connected to the inputs of the keys of the first group, the corresponding outputs of the input unit of the coefficients are connected to the information by the moves of the third and fourth circular shift registers respectively, the outputs of which are connected to the first and second driving inputs of the first block of calculation of signal samples, the first and second driving outputs of each previous block of calculating the signal samples are connected to the same driving inputs of each subsequent, the first and second driving outputs of the last connected to the control inputs of the third and fourth ring shifts of the registers, respectively.