SU898592A1 - Digital filter - Google Patents

Description

(54) ЦИФРОВОЙ ФИЛЬТР(54) DIGITAL FILTER

II

Изобретение относитс  к вычислительнор технике и может-быть исполь-. зовано в системах цифровой обработки сигналов в радиосв зи, радиолокации, радионавигации и т.п.The invention relates to computer technology and can be used. Called in digital signal processing systems for radio communications, radiolocation, radio navigation, etc.

Известны цифровые фильтры (ЦФ), содержащие регистры, блоки умножени , сумматоры СПСложность и быстродействие таких фильтров определ етс  реализацией операции умножени . В св зи с этим представл ют интерес цифровые фильтры , в которых операци  умножени  в  вном виде не выполн етс .Digital filters (DFs) are known, which contain registers, multipliers, adders SSP the complexity and speed of such filters is determined by the implementation of the multiplication operation. In this connection, digital filters are of interest in which the multiply operation is not explicitly performed.

Наиболее близким по технической су1;ности к изобретению  вл етс  цифровой фильтр, содержащий первую группу регистров сдвига на один разр д дл  хранени  отсчетов входной последов ательносит ЦФ, вторую группу регистров сдвига на один разр д дл  : хранени  отсчетов выходной последовательности , блок пам ти, сумматор, выходной регистр, схему передачи ко-да со сдвигом на один разр д, причем вход первого регистра сдвига на один разр д первой группы регист - ров сдвига на один разр д  вл етс  входом ЦФ, выход i-го регистра сдвига на один разр д подключен к входу i+1-го регистра сдвига на один разр д в первой и второй группах регистров сдвига на один разр д, выходы регистров сдвига на один разto р д первой и второй групп регистров сдвига на один разр д подключены к входам блока пам ти, выход блока пам ти подключен к первому входу сумматора , сумматора подключен к The closest in technical aspect to the invention is a digital filter containing the first group of shift registers one-time for storing samples of the input sequence FF, the second group of shift registers one-time for: storing samples of the output sequence, memory block, adder, output register, code transfer scheme with a shift by one bit, the input of the first shift register by one bit of the first group of shift registers by one bit being the input of the FF, the output of the i-th shift register by one bit d connected to the input of the i + 1 th shift register for one bit in the first and second groups of shift registers for one bit, the output of the shift registers for one time a number of the first and second groups of shift registers for one bit are connected to the inputs of the memory block , the output of the memory unit is connected to the first input of the adder, the adder is connected to

IS входу выходного регистра, старшие разр ды выходного регистра подключены к входам первого регистра сдвига на один разр д второй группы регистров сдвига на один разр д, выход вы20 ходного регистра  вл етс  выходомThe IS input of the output register, the upper bits of the output register are connected to the inputs of the first shift register by one bit of the second group of shift registers by one bit, the output of the output register is the output

ЦФГ - Однако быстродействие данного устройства мало, так как врем  обработ- . 389 ки пропорционально разр дности регис ров сдвига на один разр д, используе мых дл  хранени  отсчетов входной и выходной последовательностей. Уменьшение разр дности регистров дл  увеличени  быстродействи  недопустимо, так как приводит к увеличению шумов округлени  увеличению уровн  предел ных циклов, искажению характеристик ЦФ. Кроме того, в случае перестройки параметров фильтра при последователь ном изменении коэффициентов может потребоватьс  недопустимо большое врем , а распараллеливание процедуры изменени коэффициентов блока пам ти приводит к резкому услолснению схем обращени  к блоку пам ти и значительному увеличению аппаратурных затрат. Отсутствует возможность уменьшени  уровн  колебаНИИ предельного цикла, возникающих вследствие округлени  результатов операций, выполн емых в ЦФ. Целью изобретени   вл етс  увеличение быстродействи  и повьш1ение точ ности фильтра. Поставленна -цель достигаетс , тем, что в цифровой фильтр, содержащий первую и вторую группу регистров сдвига, первый блок пам ти, первый сумматор, элемент НЕ,. выходно регистр, узел сдвига, выход которого соединен с первым входом первого сумматора, выход которого соединен со входом выходного регистра, первый и второй выходы которого соединены с соответствующими выходами фильтра и входами узла сдвига, первый выход выходного регистра через элемент НЕ соединен с первь1М входом первого регистра сдвига первой группы, а. второй выход выходного регистра соединен со- вторым входом первого регис тра сдвига первой группы, вход каждого последующего регистра сдвига первой и второй группы соединен с вы ходом предьщущего регистра сдвига соответственно первой и второй группы , введены три коммутатора , два блока элементов ЗИ-ИЛИ, второй блок пам ти, второй сумматор, выход которого соединен со вторым входом пер вого сумматора, пёрвьй и второй входы второго сумматора подключены соответственно к выходам первого и второго коммутаторов, первый и второ входы которых соединены соответствен но с первым выходом соответствующего лока элементов ЗИ-ИЛИ и с выходом соответствующего блока пам ти, вход оторого подключен к.о второму выходу соответствующего блока элементов ЗИ-ИЛИ, входы которого подключены к выходам соответствующих регистров двига соответствующей группы, вход первого регистра сдвига второй группы подключен к выходу третьего коммутатора , вход которого  вл етс  входом ильтра. На чертеже представлена блок-схема цифрового фильтра. Цифровой фильтр содержит коммутатор 1, две группы регистров сдвига 2.1-2.N и 3.1-З.М, два блока элементов ЗИ-ИЛИ 4 и 5, два блока пам ти 6 и 7 , коммутаторы 8 и 9, два сумматора 10 и 11, выходной регистр 12, узел сдвига 13, элемент НЕ 14. Цифровой фильтр работает следующим образом. Структура ЦФ определ етс  следующим алгоритмом, который получаетс  из периодической фукнции рекурсивного ЦФ: V-S U.f.H-V () i-0 w-1 . M где :L- --2:2qjpC,V -Haj/ W t-), r-0 |b.((v,,); ;)r Ul, -И/ЭТХ- pр (р)--Ц Vr-0 2) .Vx;2-U |;( vi..). где Xл, у- - соответственно i -е разр ды j-X входных и j -X выходных отсчетов ; q - количество разр дов представлени  отсчетов в двоичном коде. Одним из отрицательных последствий конечности длины разр дной сетки  вл етс  возникновение колебаний пре- дельного цикла.В цифровом фильтре можно в некоторых случа х уменьшить уровень предельных циклов или даже вообще их устранить. При фиксирован58 ной длине разр дной сетки уровень колебаний предельного цикла различны при различных значени х коэффициентов фильтра. В частности, может оказатьс , что уровень колебаний npe-v дельного цикла в полосовом фильтре / с центральной частотой f о меньше, чем в полосовом фильтре с такой же полосой пропускани  и центральшой частотой fo 0 Д Т - интервал дискретизации. Таким образом, вместо ЦФ с центральной час 1тотой fp можно строить ЦФ с централь ной частотой f , производ  соответствующее преобразование частоты на входе. Данное преобразование частоты производитс  при помощи изменени  знака у каждого второго отсчета входной последовательности и осуществл етс  посредством коммутатора 1, который либо передает код без изменени , либо инвертирует код каждого второго отсчета входной последова тельности. Регистры сдвига на два pa зр да 2.1-2.N предназначены дл  хранени  последовательности отсчетов из входного сигнала, вз тых с интер валом дискритизации Т. В зависимости от режима работы эта последовательность может быть преобразована коммутатором 1. Построение блоков 4 и 5, а также первого и второго блоко пам ти 6 и 7 зависит от пор дка фильтра и способа аппроксимации амп литудно-частотной характеристики (АЧХ) цифрового фильтра. Цифровые фильтры высоких пор дков обычно реализуютс  в виде каскадного соединени  цифровых фильтров второго пор дка, поэтому ограничимс  рассмотрением цифровых фильтров второго пор дка, дл  которых N 3; М 4. При построении полосовых или режекторных фильтров с чебышевской илй баттервортовской АЧХ дл  коэффициентов элементарного ЦФ второго пор дка справедливы соотношени : . а - 3 2i 5-t первый выход блока элементов ЗИ-ИЛИ 4 при этом передаетс  код (U р, U), где ,r -aVXHX iVX°x;x; i Ui - X у, X y,5LV/у, )С.у,,2. На второй выход подаетс  сигнал h t H-unpH любом способе аппроксимации .АЧХ на первый выход блока элемен2t . тов ЗИ-ИЛИ 5 передаетс  код (v, v , v-), где ./ - i VO--VM%V;,VVJ;,V;,, Vr-CiV H-a VM-. .,,Vv;,v;,2.. На второй выход подаетс  сиг« S Уй-1 Если сигнал т , вырабатываемый блоком элементов ЗИ-ИЛИ 4, принимает значение 1,-то коммутатор 8 передает код, считьгеаемьй из первого бло изменени , если же 0, то коммутатор 8 передает обратный код числа, считываемого из i вого блока пам ти 6. Аналогично работает узел 9. При , код, считанный из второго блока пам ти 7, передаетс  без изменени , при , передаетс  обратный код числа, считанного из второго блока пам ти 7. Числа cL и , передаваемые коммутаторами В и 9 соответственно, суммируютс  при помощи второго сумматора 10. Дл  накоплени  суммы (l) служат первый сумматор 1, выходной регистр 12 и узел сдвига 13, на два разр да (дл  учета множител  в выражении (1). Поскольку в выражении (2) фигурируют числа9), св занные с числами VQ , представленными в дополнительном коде, при помощи соотношени  (З), при передаче резуль- . тата вычислений в первый регистр сдвига 3.1 на два разр да старший разр д кода S,, инвертируетс  при помощи элемента НЕ 14. Быстродействие предлагаемого цифг рового фильтра пропорционально не количеству разр дов q регистров, а пропорционально ф/2 , т, е. быстродействие увеличиваетс  вдвое. При попытке одновременной обработки двух разр дов в структуре известного ЦФ, общий объем пам ти П 4 При , объем пам ти 1024 двоичных слова. В предлагаемом ЦФ общий объем пам ти удаетс  снизить при N 3, М 2 до Q 12. Таким образом, предлагаемое изобретение позвол ет снизить общий объем пам ти в 85 раз. Если вследствие округлени  результатов арифметических операций уровень колебаний предельного цикла дл  частоты ff, получаетс  меньше чем дл  частоты f, то необхидимо произвести настройку ЦФ на частоту f ,CPG - However, the speed of this device is small, since the processing time - 389 is proportional to the bit width of the shift registers used to store the samples of the input and output sequences. Reducing the size of the registers to increase speed is unacceptable, since it leads to an increase in noise rounding up an increase in the level of limit cycles, distortion of the characteristics of the GF. In addition, in the case of reorganization of the filter parameters with a successive change in the coefficients, an unacceptably long time may be required, and paralleling the procedure for changing the ratios of the memory block leads to a harsh condition of accessing the memory block and a significant increase in hardware costs. There is no possibility of decreasing the oscillation level of the limit cycle arising due to rounding of the results of operations performed in FC. The aim of the invention is to increase the speed and accuracy of the filter. The goal is achieved by the fact that the digital filter containing the first and second groups of shift registers, the first memory block, the first adder, the element NOT ,. output register, the shift node, the output of which is connected to the first input of the first adder, the output of which is connected to the input of the output register, the first and second outputs of which are connected to the corresponding filter outputs and inputs of the shift node, the first output of the output register through the element NOT connected to the first 1 input shift register of the first group, a. the second output of the output register is connected with the second input of the first shift register of the first group, the input of each subsequent shift register of the first and second groups is connected to the output of the preceding shift register of the first and second groups, respectively, three switches, two blocks of ZI-OR elements, the second the memory unit, the second adder, the output of which is connected to the second input of the first adder, the first and second inputs of the second adder are connected respectively to the outputs of the first and second switches, the first and second inputs of which connected respectively with the first output of the corresponding lock of the ZI-OR elements and with the output of the corresponding memory block, the input is connected to the second output of the corresponding block of the ZI-OR elements, whose inputs are connected to the outputs of the corresponding motor registers of the corresponding group, the input of the first shift register The second group is connected to the output of the third switch, the input of which is the input of the iltra. The drawing shows a block diagram of a digital filter. The digital filter contains switch 1, two groups of shift registers 2.1-2.N and 3.1-Z.M, two blocks of ZI-OR elements 4 and 5, two blocks of memory 6 and 7, switches 8 and 9, two adders 10 and 11 , output register 12, the node shift 13, the element is NOT 14. The digital filter works as follows. The structure of the FC is determined by the following algorithm, which is obtained from the periodic function of the recursive FC: V-S U.f.H-V () i-0 w-1. M where: L- - 2: 2qjpC, V -Haj / W t-), r-0 | b. ((V ,,);;) r Ul, -I / ETH-pp (p) - C Vr-0 2) .Vx; 2-U |; (vi ..). where Xl, y- are the i -th bits of the j-X input and j -X output samples, respectively; q is the number of bits to represent samples in binary code. One of the negative consequences of the finite length of the discharge grid is the occurrence of oscillations of the limit cycle. In a digital filter, it is possible in some cases to reduce the level of limit cycles or even eliminate them altogether. With a fixed 58 length of the discharge grid, the oscillation level of the limiting cycle is different for different values of the filter coefficients. In particular, it can be found that the level of oscillations of the npe-v individual cycle in a bandpass filter / with a center frequency f меньше is less than in a band filter with the same bandwidth and center frequency fo 0 D T is the sampling interval. Thus, instead of the FC with the central hour 1fto fp, we can construct the FC with the central frequency f, producing the corresponding frequency conversion at the input. This frequency conversion is performed by changing the sign of every second sample of the input sequence and is performed by means of switch 1, which either transmits the code without changing or inverts the code of every second sample of the input sequence. The shift registers of two pa ras 2.1-2.N are designed to store a sequence of samples from the input signal, taken at a discretization interval T. Depending on the operating mode, this sequence can be converted by switch 1. Building blocks 4 and 5, as well as The first and second memory blocks 6 and 7 depend on the order of the filter and the method of approximation of the amplitude of the frequency-frequency characteristic (AFC) of the digital filter. High-order digital filters are usually implemented as a cascade connection of second-order digital filters, therefore, we are limited to considering second-order digital filters for which N 3; M 4. When constructing band-pass or notch filters with Chebyshev or oil Butterworth frequency response for coefficients of the second-order elementary phase coefficient, the following relations are valid:. a - 3 2i 5-t, the first output of the block of ZI-OR elements; 4, the code is transmitted (U p, U), where, r - aVXHX iVX ° x; x; i Ui - X y, X y, 5LV / y,) Sy, 2. The second output is given a signal h t H-unpH of any method of approximation. AChH to the first output of the element 2t block. Comm ZI-OR 5 transmits the code (v, v, v-), where ./ - i VO - VM% V;, VVJ;, V; ,, Vr-CiV H-a VM-. . ,, Vv;, v;, 2. .. The second output is given by the signal S Uy-1 If the signal t produced by the block of elements ZI-OR 4 takes the value 1, then switch 8 transmits the code, count from the first block if it is 0, then the switch 8 transmits the inverse code of the number read from the i block of memory 6. Similarly, the node 9 operates. When the code read from the second memory block 7 is transmitted without change, the inverse code of the number is transmitted read from the second memory block 7. The numbers cL and transmitted by the switches B and 9, respectively, are summed using the second adder 10. To accumulate the sum (l), use the first adder 1, the output register 12 and the shift node 13, two bits (to take into account the multiplier in expression (1). Since numbers (9) appear in the expression (2)) the numbers VQ, presented in the additional code, using the relation (3), when transmitting the results. The computation code in the first shift register 3.1 by two bits of the high bit of the code S ,, is inverted using the NOT element 14. The speed of the proposed digital filter is not proportional to the number of bits of the q registers, but proportional to f / 2, t, that is, the speed increases twice. When trying to simultaneously process two bits in the structure of a known DF, the total amount of memory is P 4 At, the volume of memory is 1024 binary words. In the proposed DF, the total memory capacity is reduced with N 3, M 2 to Q 12. Thus, the present invention allows the total memory volume to be reduced by a factor of 85. If, as a result of rounding off the results of arithmetic operations, the level of oscillation of the limit cycle for frequency ff is obtained less than for frequency f, then it is necessary to tune the DF to frequency f,

а входную последовательность подвергнуть частотному преобразованию при помощи узла 1.and subject the input sequence to frequency conversion using node 1.

Claims (2)

1.Голд Б., Рэйдер Ч. Цифрова  обработка сигналов, М., Советское радио , 973,1.Gold B., Reider C. Digital signal processing, M., Soviet Radio, 973, 2.Патент № 3777130,2. Patent number 3777130, 1973 ппо-кл . 235-152. За, опубл ик. тотип) .1973 ppp-cl. 235-152. For, publ. toip). /2/ 2 ffff