RU2808782C1 - Self-timed single-digit ternary adder with single spacer - Google Patents
Self-timed single-digit ternary adder with single spacer Download PDFInfo
- Publication number
- RU2808782C1 RU2808782C1 RU2023116599A RU2023116599A RU2808782C1 RU 2808782 C1 RU2808782 C1 RU 2808782C1 RU 2023116599 A RU2023116599 A RU 2023116599A RU 2023116599 A RU2023116599 A RU 2023116599A RU 2808782 C1 RU2808782 C1 RU 2808782C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- inputs
- paraphase
- component
- Prior art date
Links
- 125000006850 spacer group Chemical group 0.000 title abstract description 79
- 230000000694 effects Effects 0.000 abstract description 2
- 230000010365 information processing Effects 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 8
- 230000003068 static effect Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000007 visual effect Effects 0.000 description 3
- 238000009434 installation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000010791 quenching Methods 0.000 description 2
- 230000000171 quenching effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 244000309464 bull Species 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Abstract
Description
Самосинхронный одноразрядный четверичный сумматор с парафазными слагаемыми и четверичным выходом с единичным спейсером относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных комбинационных и вычислительных устройств, в первую очередь - умножителей, а также систем цифровой обработки информации.A self-timed single-bit quaternary adder with paraphase terms and a quaternary output with a single spacer belongs to pulse and computer technology and can be used in the construction of self-timed combinational and computing devices, primarily multipliers, as well as digital information processing systems.
Известен самосинхронный одноразрядный двоичный сумматор [1, рис. 4.6], состоящий из четырех элементов И-ИЛИ-НЕ и двух элементов ИЛИ-НЕ и имеющий парафазные входы и выходы. Недостаток известного устройства -большая задержка формирования выходного переноса при построении многоразрядного сумматора.A self-timed single-bit binary adder is known [1, Fig. 4.6], consisting of four AND-OR-NOT elements and two NOR-NOT elements and having paraphase inputs and outputs. The disadvantage of the known device is the large delay in the formation of the output carry when constructing a multi-bit adder.
Наиболее близким к предлагаемому решению по технической сущности и принятым в качестве прототипа является самосинхронный одноразрядный троичный сумматор [2], содержащий четыре элемента И-ИЛИ-НЕ, два элемента ИЛИ-И-НЕ, пять элементов ИЛИ-НЕ, элемент неравнозначности, два элемента И-НЕ, два гистерезисных триггера, два элемента И, один элемент И-ИЛИ, инвертор, положительную, отрицательную, нулевую и инверсную нулевую компоненты первого слагаемого, положительную, отрицательную, нулевую и инверсную нулевую компоненты второго слагаемого, прямую и инверсную компоненты первого входа переноса, прямую и инверсную компоненты второго входа переноса, прямую и инверсную компоненты первого выхода переноса, прямую и инверсную компоненты второго выхода переноса, положительную, отрицательную и нулевую компоненты суммы и индикаторный выход.The closest to the proposed solution in technical essence and adopted as a prototype is a self-timed one-bit ternary adder [2], containing four AND-OR-NOT elements, two OR-NOT elements, five NOR-NOT elements, a disparity element, two elements NAND, two hysteresis flip-flops, two AND elements, one AND-OR element, inverter, positive, negative, zero and inverse zero components of the first term, positive, negative, zero and inverse zero components of the second term, direct and inverse components of the first input transfer, direct and inverse components of the second transfer input, direct and inverse components of the first transfer output, direct and inverse components of the second transfer output, positive, negative and zero components of the sum and indicator output.
Недостаток прототипа - невозможность его использования для обработки слагаемых с единичным спейсером и для построения многокаскадных суммирующих схем, например, "дерева" Уоллеса в умножителе, из-за троичного, а не четверичного, типа выхода суммы.The disadvantage of the prototype is the impossibility of using it to process terms with a single spacer and to build multi-stage adding circuits, for example, a Wallace “tree” in a multiplier, due to the ternary, rather than quaternary, type of sum output.
Задача, решаемая заявляемым изобретением, заключается в обеспечении СС реализации одноразрядного четверичного сумматора с единичным спейсером слагаемых и выхода суммы без увеличения его аппаратных затрат и снижения быстродействия. Это достигается заменой компонентов сумматора, зависимых от типа спейсера слагаемых их тождественными аналогами для противоположного типа спейсера с использованием механизма де Моргана за исключением элемента "неравнозначность" и гистерезисных триггеров, которые инвариантны к типу спейсера обрабатываемых слагаемых.The problem solved by the claimed invention is to provide a CC implementation of a one-bit quaternary adder with a single addend spacer and the output of the sum without increasing its hardware costs and reducing performance. This is achieved by replacing the adder components that depend on the type of spacer of the terms with their identical counterparts for the opposite type of spacer using the de Morgan mechanism, with the exception of the element “unequivalence” and hysteresis triggers, which are invariant to the type of spacer of the processed terms.
Таким образом, решение заявленной технической задачи достигается тем, что в самосинхронный одноразрядный троичный сумматор, содержащий два элемента И-ИЛИ-НЕ, два элемента ИЛИ-И-НЕ, три элемента ИЛИ-НЕ, элемент неравнозначности с двумя парафазными входами и одним парафазным выходом, два элемента И-НЕ, два гистерезисных триггера, инвертор, положительную, отрицательную, нулевую и инверсную нулевую компоненты первого четверичного слагаемого, положительную, отрицательную, нулевую и инверсную нулевую компоненты второго четверичного слагаемого, прямую и инверсную компоненты первого парафазного входа переноса, прямую и инверсную компоненты второго парафазного входа переноса, прямую и инверсную компоненты первого парафазного выхода переноса, прямую и инверсную компоненты второго парафазного выхода переноса, положительную, отрицательную и нулевую компоненты троичной суммы и индикаторный выход, причем вход инвертора подключен к выходу первого гистерезисного триггера, а выход инвертора соединен с третьим входом второго гистерезисного триггера, прямая и инверсная компоненты первого парафазного входа переноса подключены к первому и второму входам элемента неравнозначности соответственно, составляющим вместе первый парафазный вход элемента неравнозначности, третий и четвертый входы элемента неравнозначности составляют его второй парафазный вход, введены второй элемент неравнозначности, третий, четвертый и пятый элементы И-НЕ, два элемента ИЛИ и блок формирования нулевой компоненты выхода суммы и индикаторного выхода сумматора, в дальнейшем именуемый формирователем, причем положительная компонента первого четверичного слагаемого подключена ко второму входу первой группы И входов второго элемента И-ИЛИ-НЕ и к первому входу первого элемента И-НЕ, отрицательная компонента первого четверичного слагаемого подключена ко второму входу первой группы И входов первого элемента И-ИЛИ-НЕ и к первому входу второго элемента И-НЕ, нулевая компонента первого четверичного слагаемого соединена с прямой компонентой первого парафазного входа второго элемента неравнозначности и с первым входом первых групп И входов первого и второго элементов И-ИЛИ-НЕ, инверсная нулевая компонента первого четверичного слагаемого соединена с инверсной компонентой первого парафазного входа второго элемента неравнозначности, положительная компонента второго четверичного слагаемого подключена ко второму входу второй группы И входов второго элемента И-ИЛИ-НЕ и ко второму входу первого элемента И-НЕ, отрицательная компонента второго четверичного слагаемого подключена ко второму входу второй группы И входов первого элемента И-ИЛИ-НЕ и второму входу второго элемента И-НЕ, нулевая компонента второго четверичного слагаемого соединена с прямой компонентой второго парафазного входа второго элемента неравнозначности и первым входом вторых групп И входов первого и второго элементов И-ИЛИ-НЕ, инверсная нулевая компонента второго четверичного входа сумматора подключена к инверсной компоненте второго парафазного входа второго элемента неравнозначность, прямая и инверсная компоненты первого парафазного входа переноса подключены ко вторым входам вторых групп ИЛИ входов первого и второго элементов ИЛИ-И-НЕ соответственно, прямая компонента парафазного выхода второго элемента неравнозначности соединена с прямой компонентой второго парафазного входа первого элемента неравнозначности, первым входом первого элемента ИЛИ-НЕ и первыми входами вторых групп ИЛИ входов первого и второго элементов ИЛИ-И-НЕ, инверсная компонента парафазного выхода второго элемента неравнозначности подключена к инверсной компоненте второго парафазного входа первого элемента неравнозначности, второму входу первого элемента ИЛИ-НЕ и первым входам первых групп ИЛИ входов первого и второго элементов ИЛИ-И-НЕ, выход первого элемента И-НЕ соединен со вторым входом первой группы ИЛИ входов первого элемента ИЛИ-И-НЕ и вторым входом второго элемента ИЛИ-НЕ, выход первого элемента И-ИЛИ-НЕ подключен к первому входу второго элемента ИЛИ-НЕ и второму входу первой группы ИЛИ входов второго элемента ИЛИ-И-НЕ, выход второго элемента И-НЕ соединен с первым входом третьего элемента ИЛИ-НЕ и инверсной компонентой первого выхода переноса, выход второго элемента И-ИЛИ-НЕ подключен ко второму входу третьего элемента ИЛИ-НЕ и прямой компоненте первого парафазного выхода переноса, прямая компонента парафазного выхода первого элемента неравнозначности соединена со вторыми входами второго элемента ИЛИ и третьего элемента И-НЕ и пятым входом формирователя, инверсная компонента парафазного выхода первого элемента неравнозначности подключена ко второму входу первого элемента ИЛИ, четвертому входу формирователя и первому входу третьего элемента И-НЕ, выходы первого, второго и третьего элементов ИЛИ-НЕ соединены с первым, вторым и третьим входами первого гистерезисного триггера соответственно, выход первого элемента ИЛИ-И-НЕ подключен к первому входу четвертого элемента И-НЕ и прямой компоненте второго парафазного выхода переноса, выход второго элемента ИЛИ-И-НЕ подключен ко второму входу четвертого элемента И-НЕ и инверсной компоненте второго парафазного выхода переноса, прямая компонента второго парафазного входа переноса соединена с первым входом первого элемента ИЛИ и вторым входом формирователя, инверсная компонента второго парафазного входа переноса соединена с первым входом второго элемента ИЛИ и третьим входом формирователя, выход первого элемента ИЛИ подключен к первому входу пятого элемента И-НЕ и положительной компоненте троичного выхода суммы, выход второго элемента ИЛИ подключен ко второму входу пятого элемента И-НЕ и отрицательной компоненте троичного выхода суммы, первый выход формирователя подключен к третьему входу пятого элемента И-НЕ и нулевой компоненте троичного выхода суммы, выходы третьего и четвертого элементов И-НЕ подключены к первому и второму входам второго гистерезисного триггера соответственно, выход пятого элемента И-НЕ подключен к первому входу формирователя, шестой вход которого соединен с выходом второго гистерезисного триггера, а второй выход формирователя подключен к индикаторному выходу сумматора.Thus, the solution to the stated technical problem is achieved by the fact that in a self-timed single-bit ternary adder containing two AND-OR-NOT elements, two OR-NOR elements, three NOR-NOT elements, a disparity element with two paraphase inputs and one paraphase output , two NAND elements, two hysteresis triggers, an inverter, positive, negative, zero and inverse zero components of the first quaternary term, positive, negative, zero and inverse zero components of the second quaternary term, direct and inverse components of the first paraphase transfer input, direct and inverse components of the second paraphase transfer input, direct and inverse components of the first paraphase transfer output, direct and inverse components of the second paraphase transfer output, positive, negative and zero components of the ternary sum and an indicator output, wherein the inverter input is connected to the output of the first hysteresis trigger, and the inverter output connected to the third input of the second hysteresis trigger, the direct and inverse components of the first paraphase transfer input are connected to the first and second inputs of the disparity element, respectively, which together constitute the first paraphase input of the disparity element, the third and fourth inputs of the disparity element constitute its second paraphase input, the second disparity element is introduced , the third, fourth and fifth AND-NOT elements, two OR elements and a block for generating the zero component of the sum output and the indicator output of the adder, hereinafter referred to as a shaper, with the positive component of the first quaternary summand connected to the second input of the first group AND inputs of the second AND-OR element -NOT and to the first input of the first AND-NOT element, the negative component of the first quaternary term is connected to the second input of the first group AND of the inputs of the first AND-OR-NOT element and to the first input of the second AND-NOT element, the zero component of the first quaternary term is connected to the straight line component of the first paraphase input of the second disparity element and with the first input of the first groups AND inputs of the first and second AND-OR-NOT elements, the inverse zero component of the first quaternary term is connected to the inverse component of the first paraphase input of the second disparity element, the positive component of the second quaternary term is connected to the second input of the second group AND inputs of the second AND-OR-NOT element and to the second input of the first AND-NOT element, the negative component of the second quaternary term is connected to the second input of the second group AND inputs of the first AND-OR-NOT element and the second input of the second AND-NOT element , the zero component of the second quaternary summand is connected to the direct component of the second paraphase input of the second disparity element and the first input of the second groups AND inputs of the first and second AND-OR-NOT elements, the inverse zero component of the second quaternary input of the adder is connected to the inverse component of the second paraphase input of the second disparity element , the direct and inverse components of the first paraphase transfer input are connected to the second inputs of the second groups OR inputs of the first and second OR-AND-NOT elements, respectively, the direct component of the paraphase output of the second disparity element is connected to the direct component of the second paraphase input of the first disparity element, the first input of the first element OR-NOT and the first inputs of the second groups OR inputs of the first and second OR-NOT elements, the inverse component of the paraphase output of the second disparity element is connected to the inverse component of the second paraphase input of the first disparity element, the second input of the first OR-NOT element and the first inputs of the first groups OR inputs of the first and second OR-NOT elements, the output of the first AND-NOT element is connected to the second input of the first group OR of the inputs of the first OR-AND-NOT element and the second input of the second OR-NOT element, the output of the first AND-OR-NOT element connected to the first input of the second OR-NOT element and the second input of the first group of OR inputs of the second OR-NOT element, the output of the second AND-NOT element is connected to the first input of the third NOR-NOT element and the inverse component of the first carry output, the output of the second AND element -OR-NOT is connected to the second input of the third OR-NOT element and the direct component of the first paraphase transfer output, the direct component of the paraphase output of the first disparity element is connected to the second inputs of the second OR element and the third AND-NOT element and the fifth input of the driver, the inverse component of the paraphase output the first disparity element is connected to the second input of the first OR element, the fourth input of the shaper and the first input of the third AND-NOT element, the outputs of the first, second and third OR-NOT elements are connected to the first, second and third inputs of the first hysteresis trigger, respectively, the output of the first OR element -AND-NOT is connected to the first input of the fourth AND-NOT element and the direct component of the second paraphase transfer output, the output of the second OR-AND-NOT element is connected to the second input of the fourth AND-NOT element and the inverse component of the second paraphase transfer output, the direct component of the second paraphase the transfer input is connected to the first input of the first OR element and the second input of the shaper, the inverse component of the second paraphase transfer input is connected to the first input of the second OR element and the third input of the shaper, the output of the first OR element is connected to the first input of the fifth AND-NOT element and the positive component of the ternary output sum, the output of the second OR element is connected to the second input of the fifth AND-NOT element and the negative component of the ternary output of the sum, the first output of the driver is connected to the third input of the fifth AND-NOT element and the zero component of the ternary output of the sum, the outputs of the third and fourth AND-NOT elements are connected to the first and second inputs of the second hysteresis trigger, respectively, the output of the fifth AND-NOT element is connected to the first input of the driver, the sixth input of which is connected to the output of the second hysteresis trigger, and the second output of the driver is connected to the indicator output of the adder.
Предлагаемое устройство удовлетворяет критерию "существенные отличия". Действительно, четверичные слагаемые, троичная сумма, парафазные входы и выходы переноса, индикаторный выход, элементы И-НЕ, ИЛИ-НЕ, И-ИЛИ-НЕ, ИЛИ-И-НЕ, неравнозначность, гистерезисные триггеры и инвертор есть и в прототипе. Но троичные входы и выход в прототипе имеют нулевой спейсер, первые парафазные вход и выход переноса имеют единичный спейсер, вторые парафазные вход и выход переноса имеют нулевой спейсер, а имеющиеся элементы и связи между ними не обеспечивают самосинхронной работы четверичного сумматора с четверичными слагаемыми с единичным спейсером. Только добавление ряда других элементов, изменение типа спейсера в самосинхронном кодировании четверичных и парафазных входов и выходов позволило достичь эффекта, выраженного целью изобретения.The proposed device satisfies the "significant differences" criterion. Indeed, quaternary terms, a ternary sum, paraphase transfer inputs and outputs, an indicator output, elements AND-NOT, OR-NOT, AND-OR-NOT, OR-NOT, disparity, hysteresis triggers and an inverter are also in the prototype. But the ternary inputs and output in the prototype have a zero spacer, the first paraphase input and output of the transfer have a single spacer, the second paraphase input and output of the transfer have a zero spacer, and the existing elements and connections between them do not provide self-synchronous operation of a quaternary adder with quaternary terms with a single spacer . Only adding a number of other elements and changing the type of spacer in self-timed coding of quaternary and paraphase inputs and outputs made it possible to achieve the effect expressed by the purpose of the invention.
Поскольку введенные конструктивные связи в аналогичных технических решениях не известны, устройство может считаться имеющим существенные отличия.Since the introduced structural connections are not known in similar technical solutions, the device can be considered to have significant differences.
Понятие "парафазный", используемое в тексте данной заявки, определяется следующим образом. Парафазным считается сигнал, представленный двумя составляющими - парой переменных {X, ХВ}, которые в активной (рабочей) фазе имеют взаимоинверсные значения: {Х=0, ХВ=1} или {Х=1, ХВ=0}. Переход парафазного сигнала из одного статического рабочего состояния в противоположное рабочее состояние может осуществляться следующими двумя способами.The term "paraphasic" as used in this application is defined as follows. A signal represented by two components is considered paraphasic - a pair of variables {X, ХВ}, which in the active (working) phase have mutually inverse values: {Х=0, ХВ=1} or {Х=1, ХВ=0}. The transition of a paraphase signal from one static operating state to the opposite operating state can be carried out in the following two ways.
Первый способ предполагает использование парафазного сигнала со спейсером: когда переходу в следующее рабочее состояние обязательно предшествует переход в третье статическое состояние - спейсерное (нерабочее состояние или состояние гашения). Если используется состояние {1,1}, то говорят, что используется парафазный сигнал с единичным спейсером, а если состояние {0,0}, то - парафазный сигнал с нулевым спейсером. Спейсерное состояние - статическое состояние, установка которого в самосинхронной схемотехнике должна фиксироваться индикатором окончания переходного процесса, в данном случае - окончания установки спейсерного состояния.The first method involves the use of a paraphase signal with a spacer: when the transition to the next working state is necessarily preceded by a transition to the third static state - the spacer (non-working state or quenching state). If the {1,1} state is used, then it is said that a paraphase signal with a single spacer is used, and if the {0,0} state is used, then a paraphase signal with a zero spacer is used. The spacer state is a static state, the installation of which in a self-timed circuitry should be recorded by an indicator of the end of the transient process, in this case - the end of the installation of the spacer state.
Второй способ предполагает использование парафазного сигнала без спейсера. При этом переход из одного рабочего статического состояния в другое осуществляется через динамическое (кратковременное) состояние: {1,1} или {0,0},-называемое транзитным состоянием.The second method involves the use of a paraphase signal without a spacer. In this case, the transition from one working static state to another is carried out through a dynamic (short-term) state: {1,1} or {0,0}, called a transit state.
В материалах данной заявки речь идет об использовании первого способа - в качестве первого входа переноса и первого выхода переноса парафазного сигнала с нулевым спейсером и об использовании в качестве второго входа переноса и второго выхода переноса парафазного сигнала с единичным спейсером.In the materials of this application, we are talking about the use of the first method - as the first transfer input and the first transfer output of a paraphase signal with a zero spacer, and about the use of a paraphase signal with a single spacer as a second transfer input and a second transfer output.
Самосинхронное кодирование четверичных слагаемых и троичной суммы раскрывается в таблицах 1 и 2 соответственно. Здесь Р, N, М - положительный, нулевой и отрицательный компоненты четверичного сигнала соответственно, NB - инверсная нулевая компонента четверичного сигнала, символ "*" означает любое значение компоненты сигнала.Self-timed encoding of quaternary terms and ternary sum is disclosed in Tables 1 and 2, respectively. Here P, N, M are the positive, zero and negative components of the quaternary signal, respectively, NB is the inverse zero component of the quaternary signal, the symbol "*" means any value of the signal component.
На Фиг. 1 представлена схема самосинхронного одноразрядного четверичного сумматора с единичным спейсером, содержащая два элемента неравнозначности 1-2 с двумя парафазными входами и одним парафазным выходом, два элемента И-ИЛИ-НЕ 3-4, пять элементов И-НЕ 5-9, три элемента ИЛИ-НЕ 10-12, два элемента ИЛИ-И-НЕ 13-14, два элемента ИЛИ 15-16, инвертор 17, два гистерезисных триггера 18-19, блок формирователя нулевой компоненты выхода суммы и индикаторного выхода сумматора 20, положительную 21, отрицательную 22, нулевую 23 и инверсную нулевую 24 компоненты первого четверичного слагаемого, положительную 25, отрицательную 26, нулевую 27 и инверсную нулевую 28 компоненты второго четверичного слагаемого, прямую 29 и инверсную 30 компоненты первого парафазного входа переноса, прямую 31 и инверсную 32 компоненты второго парафазного входа переноса, прямую 33 и инверсную 34 компоненты первого парафазного выхода переноса, прямую 35 и инверсную 36 компоненты второго парафазного выхода переноса, положительную 37, отрицательную 38 и нулевую 39 компоненты троичной суммы и индикаторный выход 40, положительная компонента 21 первого четверичного слагаемого подключена ко второму входу первой группы И входов элемента И-ИЛИ-НЕ 4 и к первому входу элемента И-НЕ 5, отрицательная компонента 22 первого четверичного слагаемого подключена ко второму входу первой группы И входов элемента И-ИЛИ-НЕ 3 и к первому входу элемента И-НЕ 6, нулевая компонента 23 первого четверичного слагаемого соединена с прямой компонентой первого парафазного входа элемента неравнозначности 1 и с первым входом первых групп И входов элементов И-ИЛИ-НЕ 3 и 4, инверсная нулевая компонента 24 первого четверичного слагаемого соединена с инверсной компонентой первого парафазного входа элемента неравнозначности 1, положительная компонента 25 второго четверичного слагаемого подключена ко второму входу второй группы И входов элемента И-ИЛИ-НЕ 4 и ко второму входу элемента И-НЕ 5, отрицательная компонента 26 второго четверичного слагаемого подключена ко второму входу второй группы И входов элемента И-ИЛИ-НЕ 3 и второму входу элемента И-НЕ 6, нулевая компонента 27 второго четверичного слагаемого соединена с прямой компонентой второго парафазного входа элемента неравнозначности 1 и первым входом вторых групп И входов элементов И-ИЛИ-НЕ 3 и 4, инверсная нулевая компонента 28 второго четверичного входа сумматора подключена к инверсной компоненте второго парафазного входа элемента неравнозначность 1, прямая 29 компонента первого парафазного входа переноса подключена ко второму входу второй группы ИЛИ входов элемента ИЛИ-И-НЕ 13 и прямой компоненте первого парафазного входа элемента неравнозначности 2, инверсная 30 компонента первого парафазного входа переноса подключена ко второму входу второй группы ИЛИ входов элемента ИЛИ-И-НЕ 14 и инверсной компоненте первого парафазного входа элемента неравнозначности 2, прямая компонента парафазного выхода элемента неравнозначности 1 соединена с прямой компонентой второго парафазного входа элемента неравнозначности 2, первым входом элемента ИЛИ-НЕ 10 и первыми входами вторых групп ИЛИ входов элементов ИЛИ-И-НЕ 13 и 14, инверсная компонента парафазного выхода элемента неравнозначности 1 подключена к инверсной компоненте второго парафазного входа элемента неравнозначности 2, второму входу элемента ИЛИ-НЕ 10 и первым входам первых групп ИЛИ входов элементов ИЛИ-И-НЕ 13 и 14, выход элемента И-НЕ 5 соединен со вторым входом первой группы ИЛИ входов элемента ИЛИ-И-НЕ 13 и вторым входом элемента ИЛИ-НЕ 11, выход элемента И-ИЛИ-НЕ 3 подключен к первому входу элемента ИЛИ-НЕ 11 и второму входу первой группы ИЛИ входов элемента ИЛИ-И-НЕ 14, выход элемента И-НЕ 6 соединен с первым входом элемента ИЛИ-НЕ 12 и инверсной компонентой 34 первого выхода переноса, выход элемента И-ИЛИ-НЕ 4 подключен ко второму входу элемента ИЛИ-НЕ 12 и прямой компоненте 33 первого парафазного выхода переноса, прямая компонента парафазного выхода элемента неравнозначности 2 соединена со вторыми входами элемента ИЛИ 16 и элемента И-НЕ 7 и пятым входом формирователя 20, инверсная компонента парафазного выхода элемента неравнозначности 2 подключена ко второму входу элемента ИЛИ 15, четвертому входу формирователя 20 и первому входу элемента И-НЕ 7, выходы элементов ИЛИ-НЕ 10-12 соединены с первым, вторым и третьим входами гистерезисного триггера 18 соответственно, вход инвертора 17 подключен к выходу гистерезисного триггера 18, а выход инвертора 17 соединен с третьим входом гистерезисного триггера 19, выход элемента ИЛИ-И-НЕ 13 подключен к первому входу элемента И-НЕ 8 и прямой компоненте 35 второго парафазного выхода переноса, выход элемента ИЛИ-И-НЕ 14 подключен ко второму входу элемента И-НЕ 8 и инверсной компоненте 36 второго парафазного выхода переноса, прямая компонента 31 второго парафазного входа переноса соединена с первым входом элемента ИЛИ 15 и вторым входом формирователя 20, инверсная компонента 32 второго парафазного входа переноса соединена с первым входом элемента ИЛИ 16 и третьим входом формирователя 20, выход элемента ИЛИ 15 подключен к первому входу элемента И-НЕ 9 и положительной компоненте 37 троичного выхода суммы, выход элемента ИЛИ 16 подключен ко второму входу элемента И-НЕ 9 и отрицательной компоненте 38 троичного выхода суммы, первый выход формирователя 20 соединен с третьим входом элемента И-НЕ 9 и нулевой компонентой 39 троичного выхода суммы, выход элемента И-НЕ 9 подключен к первому входу формирователя 20, выходы элементов И-НЕ 7 и 8 подключены к первому и второму входам гистерезисного триггера 19 соответственно, выход которого соединен с шестым входом формирователя 20, второй выход формирователя 20 подключен к индикаторному выходу 40 сумматора.In FIG. Figure 1 shows a circuit of a self-timed single-bit quaternary adder with a single spacer, containing two disparity elements 1-2 with two paraphase inputs and one paraphase output, two AND-OR-NOT elements 3-4, five AND-NOT elements 5-9, three OR elements -NOT 10-12, two OR-AND-NOT elements 13-14, two OR elements 15-16,
Техническая реализация формирователя 20 для четверичного сумматора с троичным выходом суммы показана на Фиг. 2. Она содержит элемент ИЛИ-И 43 и третий гистерезисный триггер 44, первый и второй входы первой группы ИЛИ входов элемента ИЛИ-И 43 подключены ко второму 31 и третьему 32 входам формирователя 20 соответственно, первый и второй входы второй группы ИЛИ входов элемента ИЛИ-И 43 подключены к четвертому 46 и пятому 47 входам формирователя 20 соответственно, первый и второй входы третьего гистерезисного триггера 44 соединены с первым 45 и шестым 48 входами формирователя 20 соответственно, выход элемента ИЛИ-И 43 подключен к первому выходу 39 формирователя 20, а выход гистерезисного триггера 44 соединен со вторым выходом 40 формирователя 20.The technical implementation of the
Элемент неравнозначности 1-2 имеет парафазные входы и выход и выполняет следующие функции:The unequal element 1-2 has paraphase inputs and output and performs the following functions:
где {А, АВ} - первый парафазный вход, {В, ВВ} - второй парафазный вход, {Y, YB] - парафазный выход. Выход элемента неравнозначности имеет спейсер (нулевой или единичный), противоположный по отношению к спейсеру его входов.where {A, AB} is the first paraphase input, {B, BB} is the second paraphase input, {Y, YB] is the paraphase output. The output of the disparity element has a spacer (zero or one) opposite to the spacer of its inputs.
Трехвходовой гистерезисный триггер 18-19 выполняет функцию:Three-input hysteresis trigger 18-19 performs the function:
где 10, 11, 12 - входы триггера, Y, Y+- текущее и следующее значения выхода триггера. Двухвходовой гистерезисный триггер 44 выполняет функцию:where 10, 11, 12 are the trigger inputs, Y, Y + are the current and next values of the trigger output. Two-
Схема работает следующим образом. Аналогично любому другому самосинхронному устройству, данный сумматор постоянно переключается из спейсера в разрешенное рабочее состояние и обратно. Переключение из одного рабочего состояния в другое обязательно происходит через спейсерное состояние всех входов и выходов сумматора. Тип спейсера слагаемых, второго входного переноса, суммы и второго выходного переноса - единичный, а тип спейсера первого входного переноса и первого выходного переноса - нулевой. Троичный выход суммы 37-39 может перейти в одно из рабочих состояний ({Р, N, М}={"011", "101", "110"}) только при условии, что все входы сумматора перешли в рабочее состояние. Действительно, если первое слагаемое 21-24 находится в единичном спейсере ("1111"), то парафазный выход элемента неравнозначности 1 в соответствии с формулами (1) находится в состоянии нулевого спейсера, парафазный выход элемента неравнозначности 2 в соответствии с формулами (1) находится в состоянии единичного спейсера, что заставляет и выходы элементов 15, 16 и 43 находиться в состоянии логической единицы. Тогда выход суммы 37-39 находится в единичном спейсере ("111") независимо от состояния остальных входов сумматора. Аналогичным образом, если второе слагаемое 25-28 находится в единичном спейсере ("1111"), парафазный выход элемента неравнозначности 1 находится в состоянии нулевого спейсера, парафазный выход элемента неравнозначности 2 находится в состоянии единичного спейсера, выходы элементов 15, 16 и 43 находятся в состоянии логической единицы. Тогда выход суммы 37-39 находится в единичном спейсере ("111") независимо от состояния остальных входов сумматора. Если в нулевом спейсере ("00") находится первый парафазный вход переноса 29-30, то выходы элемента неравнозначности 2 в соответствии с формулами (1) находятся в состоянии логической единицы, выходы элементов 15, 16 и 43 находятся в состоянии логической единицы, следовательно, выход суммы 37-39 находится в единичном спейсере независимо от состояния остальных входов сумматора. Если в единичном спейсере ("11") находится второй парафазный вход переноса 31-32, то выходы элементов 15, 16 и 43 находятся в состоянии логической единицы, следовательно, выход суммы 37-39 находится в единичном спейсере независимо от состояния остальных входов сумматора.The scheme works as follows. Similar to any other self-timed device, this adder constantly switches from the spacer to the enabled operating state and back. Switching from one operating state to another necessarily occurs through the spacer state of all inputs and outputs of the adder. The type of the spacer of the terms, the second input carry, the sum and the second output carry is one, and the type of the spacer of the first input carry and the first output carry is zero. The ternary output of the sum 37-39 can go into one of the operating states ({P, N, M}={"011", "101", "110"}) only if all the inputs of the adder have switched to the operating state. Indeed, if the first term 21-24 is in a unit spacer (“1111”), then the paraphase output of
Состояния выходов сумматора в зависимости от допустимых статических рабочих комбинаций его входов приведены в таблице 3. Индикаторный выход 40 переключается в состояние логического нуля, если все входы и выходы сумматора переключились в спейсер, и остается в этом состоянии, если хотя бы одно из четверичных слагаемых или любой парафазный входной перенос находится в спейсере. Индикаторный выход 40 переключается в состояние логической единицы, если все входы сумматора и выход суммы закончили переключение в рабочее состояние.The states of the adder outputs, depending on the permissible static operating combinations of its inputs, are shown in Table 3. The
Особенности данной схемы по сравнению с прототипом следующие.The features of this scheme in comparison with the prototype are as follows.
Парафазные первый вход 29-30 и первый выход 33-34 переноса имеют нулевой спейсер, а парафазные второй вход 31-32 и второй выход 35-36 переноса имеют единичный спейсер. Четверичные первое 21-24 и второе 25-28 слагаемые и троичная сумма 37-39 имеют единичный спейсер. Кроме того, введены новые элементы и связи между ними, обеспечивающие самосинхронное сложение двух четверичных слагаемых с единичным спейсером и индикацию всех элементов схемы.The paraphase first input 29-30 and the first transfer output 33-34 have a zero spacer, and the paraphase second input 31-32 and the second transfer output 35-36 have a single spacer. The quaternary first 21-24 and second 25-28 terms and the ternary sum 37-39 have a single spacer. In addition, new elements and connections between them have been introduced, providing self-synchronous addition of two quaternary terms with a single spacer and indication of all circuit elements.
Однако троичный выход суммы не позволяет использовать данный сумматор для реализации, например, умножителя, в котором многоразрядные сумматоры включены последовательно. Необходим четверичный выход суммы. С этой целью введены третий выход формирователя 20 и выход инверсии нулевой компоненты троичного выхода суммы 49, соединенные друг с другом, как показано на Фиг. 3.However, the ternary sum output does not allow this adder to be used to implement, for example, a multiplier in which multi-bit adders are connected in series. A quaternary sum output is required. For this purpose, the third output of the
Техническая реализация формирователя 20 для четверичного сумматора с четверичным выходом суммы показана на Фиг. 4. Она содержит третий элемент неравнозначности 50, второй 51 и третий 52 инверторы, шестой элемент И-НЕ 53 и третий гистерезисный триггер 54, прямая и инверсная компоненты первого парафазного входа элемента неравнозначности 50 подключены ко второму 31 и третьему 32 входам формирователя 20 соответственно, прямая и инверсная компоненты второго парафазного входа элемента неравнозначности 50 подключены к четвертому 46 и пятому 47 входам формирователя 20 соответственно, прямая и инверсная компоненты парафазного выхода элемента неравнозначности 50 соединены с входами инверторов 51 и 52 соответственно, выход инвертора 51 подключен к первому входу шестого элемента И-НЕ 53 и первому выходу 39 формирователя 20, выход инвертора 52 подключен ко второму входу шестого элемента И-НЕ 53 и третьему выходу 49 формирователя 20, выход шестого элемента И-НЕ 53 соединен со вторым входом гистерезисного триггера 54, первый и третий входы которого соединены с первым 45 и шестым 48 входами формирователя 20 соответственно, а выход гистерезисного триггера 54 соединен со вторым выходом 40 формирователя 20.The technical implementation of the
Схема сумматора с четверичными слагаемыми и четверичным выходом суммы с единичным спейсером работает следующим образом. Четверичный выход суммы 37-39, 49 может перейти в рабочее состояние ({Р, N, NB, М}={"0101", "1011", "1100"}) только при условии, что все входы сумматора перешли в рабочее состояние. Действительно, если первое слагаемое 21-24 находится в единичном спейсере ("1111"), то парафазный выход элемента неравнозначности 1 в соответствии с формулами (1) находится в состоянии нулевого спейсера, парафазный выход элемента неравнозначности 2 в соответствии с формулами (1) находится в состоянии единичного спейсера, что заставляет и выходы элементов 15-16 находиться в состоянии логической единицы, а парафазный выход элемента неравнозначности 50 - в нулевом спейсере. Тогда выход суммы 37-39, 49 находится в единичном спейсере ("1111") независимо от состояния остальных входов сумматора. Аналогичным образом, если второе слагаемое 25-28 находится в единичном спейсере ("1111"), парафазный выход элемента неравнозначности 1 находится в состоянии нулевого спейсера, парафазный выход элемента неравнозначности 2 находится в состоянии единичного спейсера, выходы элементов 15-16 находятся в состоянии логической единицы, а парафазный выход элемента неравнозначности 50 - в нулевом спейсере. Тогда выход суммы 37-39, 49 находится в единичном спейсере ("1111") независимо от состояния остальных входов сумматора. Если в нулевом спейсере ("00") находится первый парафазный вход переноса 29-30, то выходы элемента неравнозначности 2 в соответствии с формулами (1) находятся в состоянии логической единицы, выходы элементов 15-16 находятся в состоянии логической единицы, а парафазный выход элемента неравнозначности 50 - в нулевом спейсере, следовательно, выход суммы 37-39, 49 находится в единичном спейсере независимо от состояния остальных входов сумматора. Если в единичном спейсере ("11") находится второй парафазный вход переноса 31-32, то выходы элементов 15-16 находятся в состоянии логической единицы, а парафазный выход элемента неравнозначности 50 - в нулевом спейсере, следовательно, выход суммы 37-39, 49 находится в единичном спейсере независимо от состояния остальных входов сумматора.An adder circuit with quaternary terms and a quaternary sum output with a single spacer works as follows. The quaternary output of the sum 37-39, 49 can go into working state ({P, N, NB, M}={"0101", "1011", "1100"}) only if all inputs of the adder have gone into working state . Indeed, if the first term 21-24 is in a unit spacer (“1111”), then the paraphase output of
Состояния выходов сумматора с четверичными слагаемыми и четверичным выходом суммы с единичным спейсером в зависимости от допустимых статических рабочих комбинаций его входов приведены в таблице 4. Индикаторный выход 40 переключается в состояние логического нуля, если все входы и выходы сумматора переключились в спейсер, и остается в этом состоянии, если хотя бы одно из четверичных слагаемых или любой парафазный входной перенос находится в спейсере. Индикаторный выход 40 переключается в состояние логической единицы, если все входы сумматора и выход суммы закончили переключение в рабочее состояние.The states of the adder outputs with quaternary addends and the quaternary output of the sum with a single spacer, depending on the permissible static operating combinations of its inputs, are given in Table 4.
Таким образом, предлагаемое устройство обеспечивает самосинхронную работу одноразрядного четверичного сумматора со слагаемыми с единичным спейсером как в случае с троичным выходом суммы, так и в случае с четверичным выходом суммы. Цель изобретения достигнута.Thus, the proposed device ensures self-synchronous operation of a single-bit quaternary adder with addends with a single spacer both in the case of a ternary sum output and in the case of a quaternary sum output. The purpose of the invention has been achieved.
Источники:Sources:
[1] Плеханов Л.П. Основы самосинхронных электронных схем. - М.: БИНОМ. Лаборатория знаний, 2013. - 208 с. [1] Plekhanov L.P. Fundamentals of self-timed electronic circuits. - M.: BINOM. Knowledge Laboratory, 2013. - 208 p.
[2] Ю.В. Рождественский, Ю.А. Степченков, Ю.Г. Дьяченко. Самосинхронный одноразрядный троичный сумматор. - Патент РФ №2666890. Опубл. 12.09.2018. Бюл. №26. - 14 с.[2] Yu.V. Rozhdestvensky, Yu.A. Stepchenkov, Yu.G. Dyachenko. Self-timed one-bit ternary adder. - RF Patent No. 2666890. Publ. 09.12.2018. Bull. No. 26. - 14 s.
Самосинхронный одноразрядный четверичный сумматор с единичным спейсеромSelf-timed single-bit quaternary adder with a single spacer
ИЛЛЮСТРАТИВНЫЙ МАТЕРИАЛILLUSTRATIVE MATERIAL
Приведенное выше описание работы самосинхронного одноразрядного четверичного сумматора с единичным спейсером самодостаточно. Однако текстовая форма описания не очень компактна и наглядна. Как правило, в таких случаях текстовая форма описания дополняется таблицами истинности работы составных элементов или устройства в целом, логическими уравнениями, временными диаграммами, блок-схемами алгоритма их работы.The above description of the operation of a self-timed single-bit quaternary adder with a single spacer is self-sufficient. However, the text form of the description is not very compact and clear. As a rule, in such cases, the text form of the description is supplemented with truth tables of the operation of the component elements or the device as a whole, logical equations, timing diagrams, and block diagrams of the algorithm of their operation.
В данном случае мы имеем дело с самосинхронной схемой, т.е. схемой, правильная работа которой не зависит от задержек ее составных элементов. Задержка каждого элемента, в том числе и инвертора, может быть сколь угодно большой, но конечной величиной. Указанная особенность самосинхронных схем и является основой их многочисленных преимуществ перед традиционными синхронными схемами, главными из которых являются:In this case, we are dealing with a self-timed circuit, i.e. a circuit whose correct operation does not depend on the delays of its constituent elements. The delay of each element, including the inverter, can be arbitrarily large, but it is finite. This feature of self-timed circuits is the basis of their many advantages over traditional synchronous circuits, the main of which are:
- устойчивая работа при любых задержках и любых возможных условиях эксплуатации;- stable operation under any delays and any possible operating conditions;
- безопасная работа: прекращение всех переключений в момент появления неисправностей элементов (константных).- safe operation: termination of all switching at the moment of occurrence of element faults (constant).
Указанные преимущества могут иметь место только тогда, когда схема действительно является самосинхронной, т.е. ее поведение не зависит от задержек ее компонентов. Для подтверждения этого свойства указанных выше средств описания (схема, временная диаграмма и т.д.) недостаточно. Поскольку в основе работы самосинхронных схем лежит событийная модель, то адекватным средством описания их функционирования являются сигнальные графы (СГ). СЕ одновременно являются формальным средством спецификации разрабатываемого устройства, наглядным средством описания функционирования и визуальным средством подтверждения самосинхронного характера устройства. Параллельные дуги СГ отображают параллельные (независимые) процессы, последовательные - связанные причинно-следственными отношениями процессы переключения элементов.These advantages can only occur when the circuit is truly self-timed, i.e. its behavior is independent of the delays of its components. To confirm this property, the above description tools (circuit, timing diagram, etc.) are not enough. Since the operation of self-timed circuits is based on an event model, signal graphs (SGs) are an adequate means of describing their functioning. CEs are simultaneously a formal means of specifying the device being developed, a visual means of describing the operation, and a visual means of confirming the self-timed nature of the device. Parallel arcs SG reflect parallel (independent) processes, sequential ones - processes of switching elements connected by cause-and-effect relationships.
Самосинхронность схемы проверяется путем ее замыкания - добавления элементов, обеспечивающих надлежащее изменение входов анализируемой схемы при изменении ее выходов. На фиг. 5 показана схема проверки одноразрядного четверичного сумматора на самосинхронность. Помимо самого сумматора, она включает самосинхронный формирователь четверичных слагаемых и парафазных входных переносов, реализованный на основе самосинхронного счетчика и преобразователя бифазных выходов счетчика в четверичные и парафазные сигналы с соответствующим спейсером. Индикаторный выход сумматора служит счетным входом счетчика. Такая реализация схемы замыкания обеспечивает повторение и чередование его значений от одной рабочей фазы к другой. Это позволяет перебрать все возможные сочетания входов одноразрядного самосинхронного счетчика.The self-synchronization of the circuit is checked by closing it - adding elements that ensure a proper change in the inputs of the analyzed circuit when its outputs change. In fig. Figure 5 shows a circuit for checking a single-bit quaternary adder for self-synchronization. In addition to the adder itself, it includes a self-timed shaper of quaternary terms and paraphase input transfers, implemented on the basis of a self-timed counter and a converter of the biphase outputs of the counter into quaternary and paraphase signals with a corresponding spacer. The indicator output of the adder serves as the counting input of the counter. This implementation of the closure circuit ensures repetition and alternation of its values from one operating phase to another. This allows you to enumerate all possible combinations of inputs of a single-bit self-timed counter.
На фиг. 6 и 7 приведен сигнальный граф работы схемы фиг. 5. CTI - индикаторный сигнал, замыкающий анализируемую схему. Замыкание сумматора обеспечивает непрерывное чередование фаз его работы: сразу же после окончания переключения в рабочую фазу (низкий уровень сигнала CTI=0), схема замыкания инициирует переключение сумматора в фазу гашения (спейсера). Символ '+' перед именем переменной используется для обозначения установки высокого уровня сигнала, а знак '-' - низкого уровня. Нумерация выводов сумматора соответствует фиг. 3 в описании заявки.In fig. 6 and 7 show the signal graph of the operation of the circuit of Fig. 5. CTI - indicator signal that closes the analyzed circuit. Closing the adder ensures a continuous alternation of phases of its operation: immediately after the end of switching to the working phase (low signal level CTI = 0), the closure circuit initiates switching of the adder to the quenching (spacer) phase. The '+' symbol before the variable name is used to indicate that the signal level is set high, and the '-' sign is used to indicate a low level. The numbering of the adder pins corresponds to Fig. 3 in the application description.
Начальный узел графа на фиг. 6 и 7 соответствует состоянию схемы, в котором сумматор находится в спейсерной фазе. CII - индикаторный сигнал блока счетчика и преобразователя. Сигналы с именами I<число> отражают входы сумматора на фиг. 3 с номером, соответствующим значению <число>. Сигналы с именами O<число>отражают выходы сумматора на фиг. 3 с номером, соответствующим значению <число>. Сигналы с именами U<число> отражают выходы внутренних элементов сумматора. Прочие имена относятся к счетчику и преобразователю.The starting node of the graph in Fig. 6 and 7 corresponds to the state of the circuit in which the adder is in the spacer phase. CII - indicator signal of the counter and converter unit. Signals named I<number> reflect the inputs of the adder in Fig. 3 with a number corresponding to the value <number>. The signals named O<number>reflect the outputs of the adder in FIG. 3 with a number corresponding to the value <number>. Signals named U<number> reflect the outputs of the internal elements of the adder. Other names refer to counter and converter.
Как видно из фиг. 6 и 7, переключение СП в состояние логического нуля (на графе это соответствует обозначению вершины ''-CII, k'', где k - номер итерации) приводит к изменению входов сумматора - к их переключению в рабочее состояние. По окончании переключения всех элементов сумматора в рабочую фазу индикаторный выход сумматора также переключается в рабочее состояние ''+О40'', вызывающее соответствующее переключение входа счетчика (-CTI). Это вызывает переключение счетчика в спейсер, что инициирует переключение в спейсер и сумматора. Дальнейшее функционирование сумматора происходит в соответствие с фиг. 6. Зацикливание графа отражает поведение самосинхронного сумматора: при надлежащем замыкании его переключения продолжаются бесконечно, при этом он проходит по одной и той же последовательности своих состояний.As can be seen from Fig. 6 and 7, switching the SP to a logical zero state (on the graph this corresponds to the designation of the vertex ''-CII, k'', where k is the iteration number) leads to a change in the inputs of the adder - to their switching to the operating state. Upon completion of switching of all elements of the adder into the operating phase, the indicator output of the adder also switches to the operating state ''+O40'', causing a corresponding switching of the counter input (-CTI). This causes the counter to switch to the spacer, which initiates a switch to the spacer and adder. Further operation of the adder occurs in accordance with Fig. 6. Cycling of the graph reflects the behavior of a self-timed adder: with proper closure, its switching continues indefinitely, while it passes through the same sequence of its states.
Из фиг. 6 и 7 видно, что индикаторный выход сумматора О40 изменяется только тогда, когда переходные процессы во всех элементах сумматора уже завершены. Это является визуальным подтверждением самосинхронного характера рассматриваемого сумматора.From fig. 6 and 7 it can be seen that the indicator output of the adder O40 changes only when the transient processes in all elements of the adder have already been completed. This is a visual confirmation of the self-timed nature of the adder in question.
При переключении в спейсер самосинхронного сумматора его четверичные слагаемые (121-124, 125-128), второй входной парафазный перенос (131, 132), второй выходной парафазный перенос (135, 136) и четверичный выход суммы (037-039, 049) переходят в единичный спейсер, а первый входной парафазный перенос (129, 130) и первый выходной парафазный перенос (133, 134) переходят в нулевой спейсер. Таким образом, приведенный сигнальный граф подтверждает самосинхронность предлагаемого решения сумматора и соответствие заявленных типов спейсера входов и выходов.When switching to the spacer of a self-timed adder, its quaternary terms (121-124, 125-128), the second input paraphase transfer (131, 132), the second output paraphase transfer (135, 136) and the quaternary output of the sum (037-039, 049) are transferred into a unit spacer, and the first input paraphase transfer (129, 130) and the first output paraphase transfer (133, 134) go into the zero spacer. Thus, the given signal graph confirms the self-synchronization of the proposed adder solution and the correspondence of the declared types of input and output spacers.
Claims (4)
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2808782C1 true RU2808782C1 (en) | 2023-12-05 |
Family
ID=
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3532422B2 (en) * | 1997-09-30 | 2004-05-31 | シーメンス アクチエンゲゼルシヤフト | RS flip-flop |
| US7274211B1 (en) * | 2006-03-10 | 2007-09-25 | Xilinx, Inc. | Structures and methods for implementing ternary adders/subtractors in programmable logic devices |
| RU2405246C2 (en) * | 2008-04-15 | 2010-11-27 | Институт проблем информатики Российской академии наук (ИПИ РАН) | Self-synchronising trigger with single-phase information input |
| RU2574818C1 (en) * | 2014-10-15 | 2016-02-10 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Self-synchronous single-charge ternary adder |
| RU2666890C1 (en) * | 2017-12-15 | 2018-09-12 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Self-synchronous single-charge ternary adder |
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3532422B2 (en) * | 1997-09-30 | 2004-05-31 | シーメンス アクチエンゲゼルシヤフト | RS flip-flop |
| US7274211B1 (en) * | 2006-03-10 | 2007-09-25 | Xilinx, Inc. | Structures and methods for implementing ternary adders/subtractors in programmable logic devices |
| RU2405246C2 (en) * | 2008-04-15 | 2010-11-27 | Институт проблем информатики Российской академии наук (ИПИ РАН) | Self-synchronising trigger with single-phase information input |
| RU2574818C1 (en) * | 2014-10-15 | 2016-02-10 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Self-synchronous single-charge ternary adder |
| RU2666890C1 (en) * | 2017-12-15 | 2018-09-12 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Self-synchronous single-charge ternary adder |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Breuer | Testing for intermittent faults in digital circuits | |
| LEWIN | Design of logic systems | |
| Hayes | On modifying logic networks to improve their diagnosability | |
| Nadler | Topics in Engineering Logic: International Series of Monographs on Electronics and Instrumentation | |
| Rushdi et al. | Design of a hardware circuit for integer factorization using a big Boolean algebra | |
| RU2808782C1 (en) | Self-timed single-digit ternary adder with single spacer | |
| Higuchi et al. | Static-hazard-free T-gate for ternary memory element and its application to ternary counters | |
| RU2475952C1 (en) | Shaper of paraphase signal with low active level of control input | |
| Brzozowski et al. | Hazard algebras | |
| Toffoli | Integration of the phase-difference relations in asynchronous sequential networks | |
| RU2808236C1 (en) | Self-timed single-bit quaternary adder with single spacer and increased fault tolerance | |
| Hasan et al. | Design and analysis of online testability of reversible sequential circuits | |
| RU2806343C1 (en) | Self-timed single-digit ternary adder with single spacer | |
| US11934799B2 (en) | Combinatorial logic circuits with feedback | |
| Sims Jr et al. | Design criteria for autosynchronous circuits | |
| Srinivas et al. | A C-testable carry-free divider | |
| RU2786204C1 (en) | Digital smoother | |
| Temenos et al. | A new technique for stochastic division in unipolar format | |
| Jones et al. | Deriving Bit-Serial Circuits in Ruby. | |
| Reddy et al. | Sequential Circuits In The Framework Of (2n+ 1)-ary Discrete Logic | |
| RU2725778C1 (en) | Device of fault-tolerant discharge of self-synchronized storage register | |
| RU2666890C1 (en) | Self-synchronous single-charge ternary adder | |
| Surarerks | Digit set conversion by on-line finite automata | |
| Qian et al. | Two-level logic synthesis for probabilistic computation | |
| Horiyama et al. | Exponential lower bounds on the size of OBDDs representing integer division |