RU2725778C1 - Device of fault-tolerant discharge of self-synchronized storage register - Google Patents

Device of fault-tolerant discharge of self-synchronized storage register Download PDF

Info

Publication number
RU2725778C1
RU2725778C1 RU2019142821A RU2019142821A RU2725778C1 RU 2725778 C1 RU2725778 C1 RU 2725778C1 RU 2019142821 A RU2019142821 A RU 2019142821A RU 2019142821 A RU2019142821 A RU 2019142821A RU 2725778 C1 RU2725778 C1 RU 2725778C1
Authority
RU
Russia
Prior art keywords
output
input
indicator element
indicator
self
Prior art date
Application number
RU2019142821A
Other languages
Russian (ru)
Inventor
Игорь Анатольевич Соколов
Виктор Николаевич Захаров
Юрий Афанасьевич Степченков
Юрий Георгиевич Дьяченко
Original Assignee
Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) filed Critical Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН)
Priority to RU2019142821A priority Critical patent/RU2725778C1/en
Application granted granted Critical
Publication of RU2725778C1 publication Critical patent/RU2725778C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: pulse and computer equipment.SUBSTANCE: device of fault-tolerant discharge of self-synchronized storage register relates to pulse and computer equipment and can be used in construction of self-synchronized register and computing devices, digital information processing systems. In circuit containing two two-input hysteresis triggers (G-triggers), two-input indicator element, paraphrase data input, control input, paraphrase information output and indicator output, second input of indicator element and third inputs to first and second G-triggers connected to second output of indicator element of register bit.EFFECT: higher reliability and fault tolerance of the self-synchronized storage register due to locking of the register discharge inputs immediately after successful recording of new information in the working phase and indication of the state opposite to the spacer as a spacer one.3 cl, 3 dwg

Description

Устройство сбоеустойчивого разряда самосинхронного регистра хранения относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных регистровых и вычислительных устройств, систем цифровой обработки информации.The device fail-safe discharge self-synchronous storage register refers to the pulse and computer technology and can be used to build self-synchronous register and computing devices, digital information processing systems.

Известен разряд самосинхронного регистра в составе параллельного приемного регистра с парафазными входами с нулевым спейсером [1, рис. 11.2], содержащий два элемента И-ИЛИ-НЕ. Недостаток данного устройства - отсутствие хранения состояния разряда регистра в спейсере.The discharge of a self-synchronous register is known as a part of a parallel receiving register with paraphase inputs with a zero spacer [1, Fig. 11.2], containing two AND-OR-NOT elements. The disadvantage of this device is the lack of storage of the status of the register category in the spacer.

Наиболее близким к предлагаемому решению по технической сущности и принятым в качестве прототипа является устройство разряда самосинхронного регистра хранения [2, рис. 5 (б)], содержащий два гистерезисных триггера (Г-триггера) и элемент 2ИЛИ-НЕ.Closest to the proposed solution on the technical nature and adopted as a prototype is a discharge device self-synchronous storage register [2, Fig. 5 (b)], containing two hysteresis triggers (G-flip-flops) and element 2 OR-NOT.

Недостаток прототипа - недостаточно высокая надежность, выражающаяся в возможности несанкционированного изменения хранимой информации в рабочей фазе при логических сбоях в схеме, формирующей входы разряда регистра, и запоминании некорректного рабочего состояния при логическом сбое в предшествующей схеме.The disadvantage of the prototype is the lack of reliability, expressed in the possibility of unauthorized changes in the stored information in the working phase during logical failures in the circuit that forms the inputs of the register bit, and remembering the incorrect operating state during a logical failure in the previous circuit.

Задача, решаемая заявляемым изобретением, заключается в повышении надежности и сбоеустойчивости разряда самосинхронного регистра хранения за счет блокирования входов разряда регистра сразу после успешной записи в него новой информации в рабочей фазе и индикации состояния, противоположного спейсеру, как спейсерного.The problem solved by the claimed invention is to increase the reliability and fault tolerance of the discharge of the self-synchronous storage register by blocking the inputs of the discharge of the register immediately after the successful recording of new information in it in the working phase and indicating the state opposite to the spacer as a spacer.

Это достигается тем, что в разряд самосинхронного регистра хранения, содержащий два двухвходовых гистерезисных триггера (Г-триггера), двухвходовой индикаторный элемент, парафазный информационный вход, вход управления, парафазный информационный выход и индикаторный выход, причем прямой и инверсный компоненты парафазного входа подключены к первым входам первого и второго Г-триггеров соответственно, вторые входы первого и второго Г-триггеров соединены с входом управления, выход первого Г-триггера соединен с прямым компонентом парафазного выхода и первым входом индикаторного элемента, выход второго Г-триггера подключен к инверсному компоненту парафазного выхода и второму входу индикаторного элемента, первый выход которого соединен с индикаторным выходом разряда регистра, введены второй выход индикаторного элемента и третьи входы в первый и второй Г-триггеры, подключенные ко второму выходу индикаторного элемента.This is achieved by the fact that in the discharge of the self-synchronous storage register containing two two-input hysteresis triggers (G-flip-flops), two-input indicator element, paraphase information input, control input, paraphase information output and indicator output, the direct and inverse components of the paraphase input are connected to the first the inputs of the first and second Г-flip-flops, respectively, the second inputs of the first and second Г-flip-flops are connected to the control input, the output of the first Г-flip-flop is connected to the direct component of the paraphase output and the first input of the indicator element, the output of the second Г-flip-flop is connected to the inverse component of the paraphase output and the second input of the indicator element, the first output of which is connected to the indicator output of the discharge of the register, introduced the second output of the indicator element and the third inputs into the first and second G-triggers connected to the second output of the indicator element.

Предлагаемое устройство сбоеустойчивого разряда самосинхронного регистра хранения обладает существенными признаками, отличающими его от прототипа и находящимися в причинно-следственной связи с достигаемым техническим результатом. Действительно, использование трехвходовых Г-триггеров в составе разряда регистра хранения известно, например, в [3, Fig. 3], где третьи входы обоих Г-триггеров подключены к поразрядному индикаторному выходу предшествующей самосинхронной схемы. Но это не обеспечивает иммунности разряда регистра к логическим сбоям входных сигналов в период хранения информации. Именно подключение третьих входов Г-триггеров ко второму выходу индикаторного элемента разряда регистра позволило достичь эффекта, выраженного целью изобретения.The proposed device failsafe discharge self-synchronous storage register has significant features that distinguish it from the prototype and are in a causal relationship with the achieved technical result. Indeed, the use of three-input G-triggers as part of the discharge of the storage register is known, for example, in [3, Fig. 3], where the third inputs of both G-flip-flops are connected to the bit-wise indicator output of the previous self-synchronous circuit. But this does not ensure the immunity of the register discharge to logical failures of the input signals during the period of information storage. It is the connection of the third inputs of the G-flip-flops to the second output of the indicator element of the register discharge that made it possible to achieve the effect expressed by the purpose of the invention.

Поскольку введенные конструктивные связи в аналогичных технических решениях не известны, устройство может считаться имеющим существенные отличия.Since the introduced structural connections in similar technical solutions are not known, the device can be considered to have significant differences.

Понятие "парафазный", используемое в тексте данной заявки, определяется следующим образом. Парафазным считается сигнал, представленный двумя компонентами - парой переменных {X, ХВ}, которые в активной фазе имеют взаимоинверсные значения: {Х=0, ХВ=1} или {Х=1, ХВ=0}. Переход парафазного сигнала из одного статического рабочего состояния в противоположное рабочее состояние может осуществляться двумя способами.The concept of "paraphase" used in the text of this application is defined as follows. A signal represented by two components is considered to be paraphase: a pair of variables {X, XB}, which in the active phase have mutually inverse values: {X = 0, XB = 1} or {X = 1, XB = 0}. The transition of a paraphase signal from one static operating state to the opposite operating state can be carried out in two ways.

Первый способ предполагает использование парафазного сигнала со спейсером: когда переходу в следующее рабочее состояние обязательно предшествует переход в третье статическое состояние - спейсерное (нерабочее состояние или состояние гашения). Если в качестве спейсерного используется состояние {1,1}, то говорят, что используется парафазный сигнал с единичным спейсером, а если состояние {0,0}, то - парафазный сигнал с нулевым спейсером. Спейсерное состояние - статическое состояние, переключение в которое в самосинхронной схемотехнике должно фиксироваться индикатором окончания переходного процесса, в данном случае - окончания переключения в спейсерное состояние. Традиционно парафазный сигнал со спейсером имеет только одно спейсерное состояние.The first method involves the use of a paraphase signal with a spacer: when the transition to the next operating state is necessarily preceded by the transition to the third static state - the spacer (inactive or blanking state). If the state {1,1} is used as the spacer, then they say that a paraphase signal with a single spacer is used, and if the state is {0,0}, then a paraphase signal with a zero spacer is used. The spacer state is a static state, switching to which in self-synchronous circuitry should be fixed by the indicator of the end of the transition process, in this case, the end of switching to the spacer state. Traditionally, a paraphase signal with a spacer has only one spacer state.

Второй способ предполагает использование парафазного сигнала без спейсера. При этом переход из одного рабочего статического состояния в другое осуществляется через динамическое (кратковременное) состояние: {1,1} или {0,0}, - называемое транзитным состоянием.The second method involves the use of a paraphase signal without a spacer. In this case, the transition from one working static state to another is carried out through a dynamic (short-term) state: {1,1} or {0,0}, - called a transit state.

В материалах данной заявки речь идет об использовании в качестве информационного входа и информационного выхода разряда регистра парафазного сигнала с единичным или нулевым спейсером, в дальнейшем - просто парафазного сигнала.The materials of this application are about using a paraphase signal with a single or zero spacer as an information input and an information output of a discharge of the register, in the future - just a paraphase signal.

На Фиг. 1 представлена схема разряда самосинхронного регистра хранения, содержащего два Г-триггера 1-2, индикаторный элемент 3, парафазный информационный вход 4-5, вход управления 6, парафазный информационный выход 7-8 и индикаторный выход 9, причем прямой 4 и инверсный 5 компоненты парафазного входа подключены к первым входам первого 1 и второго 2 Г-триггеров соответственно, вторые входы первого 1 и второго 2 Г-триггеров соединены с входом управления 6, выход первого Г-триггера 1 соединен с прямым компонентом 7 парафазного выхода и первым входом индикаторного элемента 3, выход второго Г-триггера 2 подключен к инверсному компоненту 8 парафазного выхода и второму входу индикаторного элемента 3, первый выход которого соединен с индикаторным выходом 9 разряда регистра, а второй выход соединен с третьими входами первого 1 и второго 2 Г-триггеров.In FIG. 1 shows a discharge scheme of a self-synchronous storage register containing two G-flip-flops 1-2, indicator element 3, paraphase information input 4-5, control input 6, paraphase information output 7-8 and indicator output 9, with direct 4 and inverse 5 components the paraphase input is connected to the first inputs of the first 1 and second 2 G-triggers, respectively, the second inputs of the first 1 and second 2 G-triggers are connected to the control input 6, the output of the first G-trigger 1 is connected to the direct component 7 of the paraphase output and the first input of the indicator element 3, the output of the second Г-flip-flop 2 is connected to the inverse component 8 of the paraphase output and the second input of the indicator element 3, the first output of which is connected to the indicator output 9 of the register bit, and the second output is connected to the third inputs of the first 1 and second 2 Г-flip-flops.

Парафазный вход и парафазный выход имеют одинаковый спейсер.The paraphase input and paraphase output have the same spacer.

На Фиг. 2 представлена схема индикаторного элемента 3 для случая единичного спейсера, содержащая элемент неравнозначности 10 и элемент 2И-НЕ 11, причем первый вход элементов 10 и 11 подключен к первому входу 7 индикаторного элемента, второй вход элементов 10 и 11 подключен ко второму входу индикаторного элемента, выход элемента 10 соединен с первым выходом индикаторного элемента 9, а выход элемента 11 соединен со вторым выходом индикаторного элемента 12.In FIG. 2 is a diagram of an indicator element 3 for the case of a single spacer, containing an ambiguity element 10 and an element 2I-NOT 11, whereby the first input of elements 10 and 11 is connected to the first input 7 of the indicator element, the second input of elements 10 and 11 is connected to the second input of the indicator element, the output of the element 10 is connected to the first output of the indicator element 9, and the output of the element 11 is connected to the second output of the indicator element 12.

На Фиг. 3 представлена схема индикаторного элемента 3 для случая нулевого спейсера, содержащая элемент равнозначности 13 и элемент 2ИЛИ-НЕ 14, причем первый вход элементов 13 и 14 подключен к первому входу 7 индикаторного элемента, второй вход элементов 13 и 14 подключен ко второму входу индикаторного элемента, выход элемента 13 соединен с первым выходом индикаторного элемента 9, а выход элемента 14 соединен со вторым выходом индикаторного элемента 12.In FIG. 3 is a diagram of an indicator element 3 for the case of a zero spacer, containing an equivalence element 13 and an element 2 OR NOT 14, the first input of elements 13 and 14 being connected to the first input 7 of the indicator element, the second input of elements 13 and 14 connected to the second input of the indicator element, the output of the element 13 is connected to the first output of the indicator element 9, and the output of the element 14 is connected to the second output of the indicator element 12.

Схема на Фиг. 1 работает следующим образом. Пусть парафазные вход и выход разряда регистра и вход управления имеют единичный спейсер, и схема находится в состоянии, соответствующем одному из рабочих состояний: на входах первого Г-триггера 1 - комбинация "101", на входах второго Г-триггера 2 - комбинация "001", на парафазном выходе 7-8 - состояние "10", на индикаторном выходе 9 и втором выходе индикаторного элемента - логическая 1. При переходе в единичный спейсер на вход управления 6 подается уровень логической 1. Г-триггер переключается в состояние, в котором находятся все его входы. Поэтому парафазный выход 7-8 переключится в состояние "11" только в том случае, если парафазный вход 4-5 тоже переключился в спейсер, в данном случае - единичный ("11"), и комбинация на входах обоих Г-триггеров 1-2 станет "111". По окончании переключения парафазного выхода 7-8 в состояние "11" индикаторный элемент 3 сформирует на своих выходах уровень логического 0, который поступит на третьи входы обоих Г-триггеров 1-2. Логический 0 на третьем входе каждого Г-триггера 1-2 разрешает запись нового рабочего состояния в разряд регистра. Переключение парафазного входа 4-5 в рабочее состояние, например, "01", и появление на входе управления 6 рабочего значения (уровня логического 0) инициирует переключение парафазного выхода разряда регистра 7-8 в рабочее состояние ("01"). По окончании переключения Г-триггера 1 в состояние логического 0 индикаторный элемент 3 переключит свои выходы в состояние логической 1, которая, поступив на третьи входы Г-триггеров 1-2, предотвратит их переключение в противоположное рабочее состояние ("10") до переключения разряда регистра в спейсер.The circuit of FIG. 1 works as follows. Suppose that the paraphase input and output of the register discharge and the control input have a single spacer, and the circuit is in a state corresponding to one of the operating states: at the inputs of the first G-trigger 1, the combination is "101", at the inputs of the second G-trigger 2 is the combination "001 ", at the paraphase output 7-8 - the state is" 10 ", at the indicator output 9 and the second output of the indicator element - logic 1. Upon transition to a single spacer, the logic level 1 is supplied to control input 6. The G-trigger switches to the state in which there are all its entrances. Therefore, the paraphase output 7-8 will switch to the state "11" only if the paraphase input 4-5 has also switched to the spacer, in this case a single ("11"), and the combination of the inputs of both G-triggers 1-2 will become "111". Upon completion of the switching of the paraphase output 7-8 to the state "11", the indicator element 3 will form a logic 0 level at its outputs, which will go to the third inputs of both Г-flip-flops 1-2. Logical 0 at the third input of each G-trigger 1-2 allows the recording of a new operating state in the register category. Switching the paraphase input 4-5 to the operating state, for example, “01”, and the appearance of the operating value 6 at the control input 6 (logic level 0) initiates the switching of the paraphase output of the discharge of register 7-8 to the working state (“01”). Upon completion of switching the G-trigger 1 to the state of logical 0, the indicator element 3 will switch its outputs to the state of logical 1, which, having entered the third inputs of the G-flip-flops 1-2, will prevent them from switching to the opposite operating state ("10") before switching the discharge register to spacer.

Использование элемента неравнозначности при единичном спейсере парафазных входа и выхода или равнозначности при нулевом спейсере парафазных входа и выхода в составе формирователя индикаторного выхода разряда регистра обеспечивает устойчивость разряда регистра к логическим сбоям типа "антиспейсер", возникающим в результате воздействия внешних факторов. Традиционные самосинхронные схемы всегда имеют какой-то один спейсер: нулевой, когда оба компонента парафазного сигнала находятся в состоянии логического 0, или единичный, когда оба компонента парафазного сигнала находятся в состоянии логической 1. На это рассчитана и индикация самосинхронных схем. Поэтому состояние парафазного сигнала, противоположное спейсеру ("антиспейсер"), будет воспринято индикаторной подсхемой как рабочее состояние, что приведет к неправильной работе всей схемы.The use of the element of ambiguity with a single spacer of paraphase input and output or of equivalence with a zero spacer of paraphase input and output as part of the shaper of the indicator output of the register discharge ensures the stability of the register discharge to logical failures of the "antispacer" type that arise as a result of external factors. Traditional self-synchronous circuits always have one spacer: zero, when both components of the paraphase signal are in logical 0 state, or single, when both components of the paraphase signal are in logical 1 state. Indication of self-synchronous circuits is also designed for this. Therefore, the state of the paraphase signal opposite to the spacer (“antispacer”) will be perceived by the indicator subcircuit as a working state, which will lead to incorrect operation of the entire circuit.

В предлагаемом техническом решении элемент неравнозначности или равнозначности идентифицирует состояние "антиспейсер" как спейсер, а дополнительный элемент 2И-НЕ при единичном спейсере или 2ИЛИ-НЕ при нулевом спейсере гарантируют ожидание переключения разряда регистра в рабочее состояние из любого состояния спейсера или "антиспейсера".In the proposed technical solution, the element of ambiguity or equivalence identifies the state of the antispacer as a spacer, and the additional element 2I-NOT with a single spacer or 2OR or NOT with a zero spacer ensures that the register bit will switch to the operating state from any state of the spacer or antispacer.

Схемы элементов равнозначности и неравнозначности должны быть монотонными: все сигналы управления затворами транзисторов должны быть одной полярности. Одна из возможных реализаций монотонного элемента равнозначности показана в [4, рис. 3.11(a)].The schemes of the elements of equivalence and unequality should be monotonic: all the control signals of the gates of the transistors must be of the same polarity. One of the possible implementations of the monotonic equivalence element is shown in [4, Fig. 3.11 (a)].

Монотонный элемент неравнозначности получается путем подключения инвертора к выходу схемы [4, рис. 3.11(a)].A monotonic element of discontinuity is obtained by connecting the inverter to the output of the circuit [4, Fig. 3.11 (a)].

Отличительные особенности данной схемы по сравнению с прототипом состоят в следующем.Distinctive features of this scheme compared to the prototype are as follows.

Г-триггеры, составляющие основу разряда регистра хранения, имеют третий вход, подключенный ко второму выходу индикаторного элемента разряда регистра. Успешное завершение записи нового рабочего состояния парафазного входа в разряд регистра за счет введенной обратной связи блокирует запись некорректного рабочего состояния, которое может появиться из-за логического сбоя в предшествующей схеме. Кроме того, использование элемента равнозначности или неравнозначности в качестве формирователя индикаторного выхода разряда регистра, обеспечивает восприятие запрещенного "антиспейсерного" состояния входного парафазного сигнала как спейсерного, предотвращая хранение и передачу его как некорректного рабочего состояния.G-triggers, which form the basis of the discharge of the storage register, have a third input connected to the second output of the indicator element of the discharge register. Successful completion of the recording of the new operating state of the paraphase entry into the register bit due to the input feedback blocks the recording of the incorrect operating state, which may appear due to a logical failure in the previous circuit. In addition, the use of an equivalence or disambiguity element as a shaper of the indicator output of the register discharge ensures the perception of the forbidden "antispacer" state of the input paraphase signal as a spacer signal, preventing its storage and transmission as an incorrect operating state.

Таким образом, предлагаемое устройство обеспечивает повышение надежности и сбоеустойчивости разряда самосинхронного регистра хранения за счет блокирования входов разряда регистра сразу после успешной записи в него новой информации в рабочей фазе и индикации состояния, противоположного спейсеру, как спейсерного. Цель изобретения достигнута.Thus, the proposed device provides improved reliability and fault tolerance of the discharge of the self-synchronous storage register by blocking the inputs of the discharge of the register immediately after the successful recording of new information in it in the working phase and indicating the state opposite to the spacer as a spacer. The objective of the invention is achieved.

ИсточникиSources

[1] Варшавский В.И., Кишиневский М.А., Мараховский В.Б. и др. Автоматное управление асинхронными процессами в ЭВМ и дискретных системах / Под ред. В.И. Варшавского. - М.: Наука. Гл. ред. физ. - мат. лит., 1986. - 400 с.[1] Varshavsky V.I., Chisinau M.A., Marakhovsky V.B. and other Automatic control of asynchronous processes in computers and discrete systems / Ed. IN AND. Warsaw. - M .: Science. Ch. ed. physical - mat. lit., 1986 .-- 400 p.

[2] Степченков Ю.А., Рождественский Ю.В., Дьяченко Ю.Г., Морозов Н.В., Степченков Д.Ю., Сурков А.В. 2014. Самосинхронное устройство умножения-сложения гигафлопсного класса: варианты реализации. Труды международной конференции "Проблемы разработки перспективных микро- и наноэлектронных систем - 2014". Москва. Часть IV, 57-60.[2] Stepchenkov Yu.A., Rozhdestvensky Yu.V., Dyachenko Yu.G., Morozov N.V., Stepchenkov D.Yu., Surkov A.V. 2014. Self-synchronous device for multiplication-addition of the gigaflops class: implementation options. Proceedings of the international conference "Problems of developing promising micro- and nanoelectronic systems - 2014". Moscow. Part IV, 57-60.

[3] Stepchenkov Y.A., Zakharov V.N., Rogdestvenski Y.V., Diachenko Y.G., Morozov N.V., Stepchenkov D.Y. Speed-Independent Floating Point Coprocessor / IEEE Eeast-West Design and Test Symposium, Batumi, Georgia, September 26-29, 2015. P. 111-114.[3] Stepchenkov Y. A., Zakharov V. N., Rogdestvenski Y. V., Diachenko Y. G., Morozov N. V., Stepchenkov D. Y. Speed-Independent Floating Point Coprocessor / IEEE Eeast-West Design and Test Symposium, Batumi, Georgia, September 26-29, 2015. P. 111-114.

[4] Кармазинский A.H. Синтез принципиальных схем цифровых элементов на МДП-транзисторах. - М.: Радио и связь, 1983, 256 с.[4] Karmazinsky A.H. Synthesis of circuit diagrams of digital elements on MOS transistors. - M.: Radio and Communications, 1983, 256 pp.

Claims (3)

1. Устройство сбоеустойчивого разряда самосинхронного регистра хранения, содержащее два двухвходовых гистерезисных триггера (Г-триггера), двухвходовой индикаторный элемент, парафазный со спейсером информационный вход, вход управления, парафазный со спейсером информационный выход и индикаторный выход, причем прямой и инверсный компоненты парафазного входа подключены к первым входам первого и второго Г-триггеров соответственно, вторые входы первого и второго Г-триггеров соединены с входом управления, выход первого Г-триггера соединен с прямым компонентом парафазного выхода и первым входом индикаторного элемента, выход второго Г-триггера подключен к инверсному компоненту парафазного выхода и второму входу индикаторного элемента, выход которого соединен с индикаторным выходом разряда регистра, отличающееся тем, что в схему введены второй выход индикаторного элемента и третьи входы в первый и второй Г-триггеры, подключенные ко второму выходу индикаторного элемента.1. A device for a fault-tolerant discharge of a self-synchronous storage register, containing two two-input hysteresis triggers (Г-flip-flops), a two-input indicator element, an information input paraphase with a spacer, a control input, an information output and an indicator output with a spacer, and the direct and inverse components of the paraphase input are connected to the first inputs of the first and second G-flip-flops, respectively, the second inputs of the first and second G-flip-flops are connected to the control input, the output of the first G-flip-flop is connected to the direct component of the paraphase output and the first input of the indicator element, the output of the second G-flip-flop is connected to the inverse component paraphase output and the second input of the indicator element, the output of which is connected to the indicator output of the discharge of the register, characterized in that the second output of the indicator element and the third inputs into the first and second G-triggers connected to the second output of the indicator element are introduced into the circuit. 2. Устройство сбоеустойчивого разряда самосинхронного регистра хранения по п. 1, отличающееся тем, что для обеспечения самосинхронной работы разряда регистра хранения с единичным спейсером парафазного входа и выхода индикаторный элемент содержит двухвходовой элемент И-НЕ и элемент неравнозначности, первые входы которых соединены с первым входом индикаторного элемента, а вторые входы подключены ко второму входу индикаторного элемента, выход элемента неравнозначности соединен с первым выходом индикаторного элемента, выход элемента И-НЕ подключен ко второму выходу индикаторного элемента.2. The device fault-tolerant discharge self-synchronous storage register according to claim 1, characterized in that to ensure self-synchronous operation of the discharge of the storage register with a single spacer of the paraphase input and output, the indicator element contains a two-input AND element and an ambiguity element, the first inputs of which are connected to the first input the indicator element, and the second inputs are connected to the second input of the indicator element, the output of the disambiguation element is connected to the first output of the indicator element, the output of the element is NOT connected to the second output of the indicator element. 3. Устройство сбоеустойчивого разряда самосинхронного регистра хранения по п. 1, отличающееся тем, что для обеспечения самосинхронной работы разряда регистра хранения с нулевым спейсером парафазного входа и выхода индикаторный элемент содержит двухвходовой элемент ИЛИ-НЕ и элемент равнозначности, первые входы которых соединены с первым входом индикаторного элемента, а вторые входы подключены ко второму входу индикаторного элемента, выход элемента равнозначности соединен с первым выходом индикаторного элемента, выход элемента ИЛИ-НЕ подключен ко второму выходу индикаторного элемента.3. The failure-resistant discharge device of the self-synchronous storage register according to claim 1, characterized in that for ensuring self-synchronous operation of the discharge of the storage register with the zero spacer of the paraphase input and output, the indicator element contains a two-input OR-NOT element and an equivalence element, the first inputs of which are connected to the first input indicator element, and the second inputs are connected to the second input of the indicator element, the output of the equivalence element is connected to the first output of the indicator element, the output of the element is NOT connected to the second output of the indicator element.
RU2019142821A 2019-12-20 2019-12-20 Device of fault-tolerant discharge of self-synchronized storage register RU2725778C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019142821A RU2725778C1 (en) 2019-12-20 2019-12-20 Device of fault-tolerant discharge of self-synchronized storage register

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019142821A RU2725778C1 (en) 2019-12-20 2019-12-20 Device of fault-tolerant discharge of self-synchronized storage register

Publications (1)

Publication Number Publication Date
RU2725778C1 true RU2725778C1 (en) 2020-07-06

Family

ID=71510184

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019142821A RU2725778C1 (en) 2019-12-20 2019-12-20 Device of fault-tolerant discharge of self-synchronized storage register

Country Status (1)

Country Link
RU (1) RU2725778C1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1865601A1 (en) * 2006-06-08 2007-12-12 STMicroelectronics S.r.l. Asynchronous RS flip-flop having a test mode
RU2319232C1 (en) * 2006-08-09 2008-03-10 Институт проблем информатики Российской академии наук (ИПИ РАН) Bit of self-synchronous shift register
RU2405246C2 (en) * 2008-04-15 2010-11-27 Институт проблем информатики Российской академии наук (ИПИ РАН) Self-synchronising trigger with single-phase information input

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1865601A1 (en) * 2006-06-08 2007-12-12 STMicroelectronics S.r.l. Asynchronous RS flip-flop having a test mode
RU2319232C1 (en) * 2006-08-09 2008-03-10 Институт проблем информатики Российской академии наук (ИПИ РАН) Bit of self-synchronous shift register
RU2405246C2 (en) * 2008-04-15 2010-11-27 Институт проблем информатики Российской академии наук (ИПИ РАН) Self-synchronising trigger with single-phase information input

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
СТЕПЧЕНКОВ Ю.А. и др., Самосинхронное устройство умножения-сложения гигафлопсного класса: варианты реализации, Москва, Труды международной конференции "Проблемы разработки перспертивных микро- и наноэлектронных систем", 2014, рис. 5. *

Similar Documents

Publication Publication Date Title
Unger Hazards, critical races, and metastability
US4495629A (en) CMOS scannable latch
CA1299681C (en) Self precharging static programmable logic array
US5523707A (en) Fast, low power exclusive or circuit
US4156200A (en) High reliability active-standby clock arrangement
WO2011002337A1 (en) Self-timed rs-trigger with the enhanced noise immunity
US6052008A (en) Generation of true and complement signals in dynamic circuits
US8928378B2 (en) Scan/scan enable D flip-flop
US2942193A (en) Redundant logic circuitry
JPH02184112A (en) Multiplexor circuit
RU2725778C1 (en) Device of fault-tolerant discharge of self-synchronized storage register
RU2733263C1 (en) Device of fault-tolerant discharge of self-synchronized storage register
RU2469470C1 (en) Paraphase signal generator with control input high active level
RU2475952C1 (en) Shaper of paraphase signal with low active level of control input
RU2405246C2 (en) Self-synchronising trigger with single-phase information input
KR20230131965A (en) Double data rate circuit and data generation method implementing precise duty cycle control
US5559453A (en) Interlocked restore circuit
US11152942B2 (en) Three-input exclusive NOR/OR gate using a CMOS circuit
US5818274A (en) Flip-flop circuit
RU2366081C1 (en) G-trigger with paraphase inputs with zero spacer
RU2806343C1 (en) Self-timed single-digit ternary adder with single spacer
US3385980A (en) Latching circuit having minimal operational delay
RU2637462C1 (en) Programmable logical device
Deeg et al. Asynchronous design
RU2808782C1 (en) Self-timed single-digit ternary adder with single spacer