RU2797168C1 - High-speed operational amplifier with differentiated correction circuits in bridge input differential cascade - Google Patents
High-speed operational amplifier with differentiated correction circuits in bridge input differential cascade Download PDFInfo
- Publication number
- RU2797168C1 RU2797168C1 RU2023104183A RU2023104183A RU2797168C1 RU 2797168 C1 RU2797168 C1 RU 2797168C1 RU 2023104183 A RU2023104183 A RU 2023104183A RU 2023104183 A RU2023104183 A RU 2023104183A RU 2797168 C1 RU2797168 C1 RU 2797168C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- buffer amplifier
- transistor
- power supply
- Prior art date
Links
Images
Abstract
Description
Изобретение относится к области радиотехники и может быть использовано в различных аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков физических величин.The invention relates to the field of radio engineering and can be used in various analog and analog-to-digital interfaces for processing signals from sensors of physical quantities.
В современной радиоэлектронной аппаратуре, приборостроении и измерительной технике находят широкое применение быстродействующие операционные усилители (ОУ), которые определяют динамические параметры многих аналого-цифровых преобразователей (АЦП), драйверов линий связи, устройств частотной селекции и т.п. Методам повышения максимальной скорости нарастания выходного напряжения ОУ (SR) посвящено значительное количество патентов, монографий и статей, в т.ч. [1-18].High-speed operational amplifiers (op-amps), which determine the dynamic parameters of many analog-to-digital converters (ADCs), communication line drivers, frequency selection devices, etc., are widely used in modern radio-electronic equipment, instrumentation and measuring technology. A significant number of patents, monographs and articles, incl. [1-18].
Сегодня широкое распространение в микроэлектронике получили операционные усилители с двухкаскадной архитектурой, которая включает мостовой входной дифференциальный каскад (ДК), два токовых зеркала и буферный усилитель [1-18]. Предполагаемое изобретение относится к данному классу устройств. Today, operational amplifiers with a two-stage architecture, which includes a bridge input differential stage (DC), two current mirrors, and a buffer amplifier, are widely used in microelectronics [1–18]. The alleged invention relates to this class of devices.
Ближайшим прототипом (фиг. 1) заявляемого устройства является ОУ по патенту US 5.374.897, fig. 2, 1994 г. Кроме этого данная схема представлена в US 6.542.032, fig.2, 2003 г., US 5.512.859, fig.4, 1996 г. ОУ-прототип (фиг. 1) содержит неинвертирующий 1 и инвертирующий 1* входы устройства, потенциальный выход устройства 2, первый 3 и второй 4 идентичные буферные усилители, входящие в структуру входного мостового дифференциального каскада, входы которых связаны с соответствующими неинвертирующим 1 и инвертирующим 1* входами устройства, а соответствующие потенциальные выходы 5 и 5* соединены друг с другом через токоограничивающий резистор 6, первый 7 токовый выход первого 3 буферного усилителя соединен со входом первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второй 10 токовый выход первого 3 буферного усилителя соединен со входом второго 11 токового зеркала, согласованного со второй 12 шиной источника питания, выходы первого 8 и второго 11 токовых зеркал соединены друг с другом и подключены к выходу устройства 2 через выходной усилитель 13 и связаны с интегрирующим корректирующим конденсатором 14, причем первый 3 буферный усилитель включает первый 15 и второй 16 входные транзисторы, базы которых подключены к неинвертирующему 1 входу устройства, коллектор первого 15 входного транзистора соединен со второй 12 шиной источника питания, коллектор второго 16 входного транзистора соединен с первой 9 шиной источника питания, первый 17 и второй 18 выходные транзисторы, объединенные эмиттеры которых подключены к потенциальному выходу 5 первого 3 буферного усилителя, база первого 17 выходного транзистора соединена с эмиттером первого 15 входного транзистора и через первый источник опорного тока 19 связана с первой 9 шиной источника питания, база второго 18 выходного транзистора соединена с эмиттером второго 16 входного транзистора и через второй 20 источник опорного тока связана со второй 12 шиной источника питания, коллектор первого 17 выходного транзистора соединен с первым 7 токовым выходом первого 3 буферного усилителя, коллектор второго 18 выходного транзистора соединен со вторым 10 токовым выходом первого 3 буферного усилителя, кроме этого, второй 4 буферный усилитель идентичен первому 3 буферному усилителю и включает третий 15* и четвертый 16* входные транзисторы, базы которых подключены к инвертирующему 1* входу устройства, коллектор третьего 15* входного транзистора соединен со второй 12 шиной источника питания, коллектор четвертого 16* входного транзистора соединен с первой 9 шиной источника питания, третий 17* и четвертый 18* выходные транзисторы, объединенные эмиттеры которых подключены к потенциальному выходу 5* второго 4 буферного усилителя, база третьего 17* выходного транзистора соединена с эмиттером третьего 15* входного транзистора и через третий 19* источник опорного тока связана с первой 9 шиной источника питания, база четвертого 18* выходного транзистора соединена с эмиттером четвертого 16* входного транзистора и через четвертый 20* источник опорного тока связана со второй 12 шиной источника питания, коллектор третьего 17* выходного транзистора соединен с первым 7* токовым выходом второго 4 буферного усилителя, коллектор четвертого 18* выходного транзистора соединен со вторым 10* токовым выходом второго 4 буферного усилителя, причем первый 7* токовый выход второго 4 буферного усилителя согласован с первой 9 шиной источника питания, а второй 10* токовый выход второго 4 буферного усилителя согласован со второй 12 шиной источника питания.The closest prototype (Fig. 1) of the proposed device is the OS according to US patent 5.374.897, fig. 2, 1994. In addition, this circuit is presented in US 6.542.032, fig.2, 2003, US 5.512.859, fig.4, 1996. The op-amp prototype (Fig. 1) contains a non-inverting 1 and an inverting 1 * device inputs, device
Следует отметить, что архитектура ОУ на чертеже фиг. 1 с мостовым входным дифференциальным каскадом, включающем четыре эмиттерных повторителя на транзисторах 15 и 16, 15* и 16*, является основой многих серийных аналоговых микросхем [1-18]. Однако из-за наличия паразитных емкостей Cp1, Cp2, Cp1 *, Cp2 * в цепи эмиттеров вышеназванных входных эмиттерных повторителей известные схемы ОУ не реализуют предельные параметры по максимальной скорости нарастания выходного напряжения (SR). Действительно, входной положительный импульсный сигнал большой амплитуды на базах первого 15 и второго 16 входных транзисторов в ОУ со 100% отрицательной обратной связью передается на базу первого 17 выходного транзистора как «пилообразное» напряжение:It should be noted that the architecture of the op-amp in the drawing of Fig. 1 with a bridge input differential stage, including four emitter followers on
где 
Таким образом, существенный недостаток известного ОУ фиг. 1 состоит в том, что при его инвертирующем (или неинвертирующем) включении с традиционными резисторами общей отрицательной обратной связи, он имеет невысокую скорость нарастания выходного напряжения в режиме большого сигнала. Это обусловлено малыми значениями токов перезаряда его интегрирующего корректирующего конденсатора 14. По многим причинам этот ток не может выбираться большим. Кроме этого, ОУ-прототип фиг. 1 характеризуется разными значениями SR при положительной (SR(+)) и отрицательной (SR(-)) полярностях входного импульсного сигнала, что обусловлено неодинаковыми значениями емкостей паразитных конденсаторов Cp1 
Основная задача предполагаемого изобретения состоит в повышении предельных значений SR без ухудшения энергетических параметров ОУ в статическом режиме, а также без использования дорогостоящих СВЧ технологических процессов его изготовления, уменьшающих паразитные емкости Cp1, Cp2, Cp1 *, Cp2 *.The main objective of the proposed invention is to increase the limit values of SR without degrading the energy parameters of the op-amp in static mode, as well as without using expensive microwave manufacturing processes that reduce parasitic capacitances C p1 , C p2 , C p1 * , C p2 * .
Поставленная задача достигается тем, что в операционном усилителе фиг.1, содержащем неинвертирующий 1 и инвертирующий 1* входы устройства, потенциальный выход устройства 2, первый 3 и второй 4 идентичные буферные усилители, входящие в структуру входного мостового дифференциального каскада, входы которых связаны с соответствующими неинвертирующим 1 и инвертирующим 1* входами устройства, а соответствующие потенциальные выходы 5 и 5* соединены друг с другом через токоограничивающий резистор 6, первый 7 токовый выход первого 3 буферного усилителя соединен со входом первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второй 10 токовый выход первого 3 буферного усилителя соединен со входом второго 11 токового зеркала, согласованного со второй 12 шиной источника питания, выходы первого 8 и второго 11 токовых зеркал соединены друг с другом и подключены к выходу устройства 2 через выходной усилитель 13 и связаны с интегрирующим корректирующим конденсатором 14, причем первый 3 буферный усилитель включает первый 15 и второй 16 входные транзисторы, базы которых подключены к неинвертирующему 1 входу устройства, коллектор первого 15 входного транзистора соединен со второй 12 шиной источника питания, коллектор второго 16 входного транзистора соединен с первой 9 шиной источника питания, первый 17 и второй 18 выходные транзисторы, объединенные эмиттеры которых подключены к потенциальному выходу 5 первого 3 буферного усилителя, база первого 17 выходного транзистора соединена с эмиттером первого 15 входного транзистора и через первый источник опорного тока 19 связана с первой 9 шиной источника питания, база второго 18 выходного транзистора соединена с эмиттером второго 16 входного транзистора и через второй 20 источник опорного тока связана со второй 12 шиной источника питания, коллектор первого 17 выходного транзистора соединен с первым 7 токовым выходом первого 3 буферного усилителя, коллектор второго 18 выходного транзистора соединен со вторым 10 токовым выходом первого 3 буферного усилителя, кроме этого, второй 4 буферный усилитель идентичен первому 3 буферному усилителю и включает третий 15* и четвертый 16* входные транзисторы, базы которых подключены к инвертирующему 1* входу устройства, коллектор третьего 15* входного транзистора соединен со второй 12 шиной источника питания, коллектор четвертого 16* входного транзистора соединен с первой 9 шиной источника питания, третий 17* и четвертый 18* выходные транзисторы, объединенные эмиттеры которых подключены к потенциальному выходу 5* второго 4 буферного усилителя, база третьего 17* выходного транзистора соединена с эмиттером третьего 15* входного транзистора и через третий 19* источник опорного тока связана с первой 9 шиной источника питания, база четвертого 18* выходного транзистора соединена с эмиттером четвертого 16* входного транзистора и через четвертый 20* источник опорного тока связана со второй 12 шиной источника питания, коллектор третьего 17* выходного транзистора соединен с первым 7* токовым выходом второго 4 буферного усилителя, коллектор четвертого 18* выходного транзистора соединен со вторым 10* токовым выходом второго 4 буферного усилителя, причем первый 7* токовый выход второго 4 буферного усилителя согласован с первой 9 шиной источника питания, а второй 10* токовый выход второго 4 буферного усилителя согласован со второй 12 шиной источника питания, предусмотрены новые элементы и связи – в схеме первого 3 буферного усилителя между эмиттером и базой первого 15 входного транзистора включены последовательно соединенные первый 21 дополнительный корректирующий конденсатор и первый 22 дополнительный корректирующий резистор, а между эмиттером и базой второго 16 входного транзистора включены последовательно соединенные второй 23 дополнительный корректирующий конденсатор и второй 24 дополнительный корректирующий резистор, кроме этого, в схему второго 4 буферного усилителя между эмиттером и базой третьего 15* входного транзистора включены последовательно соединенные третий 21* дополнительный корректирующий конденсатор и третий 22* дополнительный корректирующий резистор, а между эмиттером и базой четвертого 16* входного транзистора включены последовательно соединенные четвертый 23* дополнительный корректирующий конденсатор и четвертый 24* дополнительный корректирующий резистор.This task is achieved by the fact that in the operational amplifier of Fig.1, containing non-inverting 1 and inverting 1* inputs of the device, the potential output of the
На чертеже фиг. 1 показана схема ОУ-прототипа, а на чертеже фиг. 2 – схема заявляемого быстродействующего операционного усилителя в соответствии с формулой изобретения.In the drawing of FIG. 1 shows a schematic of the prototype op-amp, and the drawing of FIG. 2 - diagram of the proposed high-speed operational amplifier in accordance with the claims.
На чертеже фиг. 3 приведена схема для моделирования быстродействующего ОУ фиг. 2 в среде LTspice при t=27oC, +Vcc=-Vee=10 В, Сk=4 пФ, Сp1÷Сp4=1 пФ, R0=100 Ом, Rload=1 ГОм, Сk1÷Сk4=1 пФ, R1÷R4=0,1 Ом, I1÷I4=100 мкА на моделях транзисторов базового матричного кристалла MH2XA031 (ОАО «Интеграл», г. Минск).In the drawing of FIG. 3 shows a circuit for simulating the fast op-amp of FIG. 2 in LTspice environment at t=27 o C, +Vcc=-Vee=10 V, С k =4 pF, С p1 ÷С p4 =1 pF, R0=100 Ohm, R load =1 GΩ, С k1 ÷С k4 =1 pF, R1÷R4=0.1 Ohm, I 1 ÷I 4 =100 μA on transistor models of the base matrix crystal MH2XA031 (JSC Integral, Minsk).
На чертеже фиг. 4 представлена логарифмическая амплитудно-частотная характеристика (ЛАЧХ) быстродействующего ОУ фиг. 3 в среде LTspice.In the drawing of FIG. 4 shows the logarithmic frequency response (LAFC) of the fast op-amp of FIG. 3 in the LTspice environment.
На чертеже фиг. 5 показана переходная характеристика переднего фронта быстродействующего ОУ фиг. 3 при разных значениях емкостей дополнительных корректирующих конденсаторов Сk1÷Сk4=0/10 пФ/50 пФ.In the drawing of FIG. 5 shows the transient response of the leading edge of the fast op-amp of FIG. 3 at different capacitance values of additional corrective capacitors С k1 ÷С k4 =0/10 pF/50 pF.
На чертеже фиг. 6 представлена переходная характеристика заднего фронта быстродействующего ОУ фиг. 3 при разных значениях емкостей дополнительных корректирующих конденсаторов Сk1÷Сk4=0/10 пФ/50 пФ.In the drawing of FIG. 6 shows the transition response of the trailing edge of the fast op amp of FIG. 3 at different capacitance values of additional corrective capacitors С k1 ÷С k4 =0/10 pF/50 pF.
На чертеже фиг.7 приведена таблица зависимости SR ОУ фиг. 3 от емкостей дополнительных корректирующих конденсаторов Сk1÷Сk4.The drawing of Fig.7 shows a table of dependence SR OU of Fig. 3 from the capacitances of additional corrective capacitors С k1 ÷С k4 .
На чертеже фиг. 8 показана переходная характеристика переднего фронта быстродействующего ОУ фиг. 3 при t=27oC, +Vcc=-Vee=10 В, Сk=4 пФ, Сp1÷Сp4=1 пФ, R0=100 Ом, Rload=1 ГОм, Сk1÷Сk4=50 пФ для разных сопротивлений дополнительных корректирующих резисторов R1÷R4=0.1 Ом/ 1кОм/ 5кОм/ 10кОм/ 50кОм.In the drawing of FIG. 8 shows the transition response of the rising edge of the fast op-amp of FIG. 3 at t=27 o C, +Vcc=-Vee=10 V, С k =4 pF, С p1 ÷С p4 =1 pF, R0=100 Ohm, R load =1 GΩ, С k1 ÷С k4 =50 pF for different resistances of additional correction resistors R1÷R4=0.1 Ohm/ 1kOhm/ 5kOhm/ 10kOhm/ 50kOhm.
На чертеже фиг. 9 представлена переходная характеристика заднего фронта быстродействующего ОУ фиг. 4 при Сk1÷Сk4=50 пФ и разных сопротивлениях дополнительных корректирующих резисторов R1÷R4=0.1 Ом/ 1кОм/ 5кОм/ 10кОм/ 50кОм.In the drawing of FIG. 9 shows the transition response of the trailing edge of the fast op amp of FIG. 4 at С k1 ÷С k4 =50 pF and different resistances of additional corrective resistors R1÷R4=0.1 Ohm/ 1kOhm/ 5kOhm/ 10kOhm/ 50kOhm.
На чертеже фиг. 10 приведена таблица зависимости SR ОУ фиг. 3 от сопротивлений дополнительных корректирующих резисторов R1÷R4 при постоянных значениях емкости дополнительных корректирующих конденсаторов Сk1÷Сk4=50 пФ.In the drawing of FIG. 10 shows a table of dependence SR op-amp of FIG. 3 from the resistances of additional corrective resistors R1÷R4 at constant capacitance values of additional corrective capacitors С k1 ÷С k4 =50 pF.
Быстродействующий операционный усилитель с дифференцирующими цепями коррекции в мостовом входном дифференциальном каскаде фиг. 2 содержит неинвертирующий 1 и инвертирующий 1* входы устройства, потенциальный выход устройства 2, первый 3 и второй 4 идентичные буферные усилители, входящие в структуру входного мостового дифференциального каскада, входы которых связаны с соответствующими неинвертирующим 1 и инвертирующим 1* входами устройства, а соответствующие потенциальные выходы 5 и 5* соединены друг с другом через токоограничивающий резистор 6, первый 7 токовый выход первого 3 буферного усилителя соединен со входом первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второй 10 токовый выход первого 3 буферного усилителя соединен со входом второго 11 токового зеркала, согласованного со второй 12 шиной источника питания, выходы первого 8 и второго 11 токовых зеркал соединены друг с другом и подключены к выходу устройства 2 через выходной усилитель 13 и связаны с интегрирующим корректирующим конденсатором 14, причем первый 3 буферный усилитель включает первый 15 и второй 16 входные транзисторы, базы которых подключены к неинвертирующему 1 входу устройства, коллектор первого 15 входного транзистора соединен со второй 12 шиной источника питания, коллектор второго 16 входного транзистора соединен с первой 9 шиной источника питания, первый 17 и второй 18 выходные транзисторы, объединенные эмиттеры которых подключены к потенциальному выходу 5 первого 3 буферного усилителя, база первого 17 выходного транзистора соединена с эмиттером первого 15 входного транзистора и через первый источник опорного тока 19 связана с первой 9 шиной источника питания, база второго 18 выходного транзистора соединена с эмиттером второго 16 входного транзистора и через второй 20 источник опорного тока связана со второй 12 шиной источника питания, коллектор первого 17 выходного транзистора соединен с первым 7 токовым выходом первого 3 буферного усилителя, коллектор второго 18 выходного транзистора соединен со вторым 10 токовым выходом первого 3 буферного усилителя, кроме этого, второй 4 буферный усилитель идентичен первому 3 буферному усилителю и включает третий 15* и четвертый 16* входные транзисторы, базы которых подключены к инвертирующему 1* входу устройства, коллектор третьего 15* входного транзистора соединен со второй 12 шиной источника питания, коллектор четвертого 16* входного транзистора соединен с первой 9 шиной источника питания, третий 17* и четвертый 18* выходные транзисторы, объединенные эмиттеры которых подключены к потенциальному выходу 5* второго 4 буферного усилителя, база третьего 17* выходного транзистора соединена с эмиттером третьего 15* входного транзистора и через третий 19* источник опорного тока связана с первой 9 шиной источника питания, база четвертого 18* выходного транзистора соединена с эмиттером четвертого 16* входного транзистора и через четвертый 20* источник опорного тока связана со второй 12 шиной источника питания, коллектор третьего 17* выходного транзистора соединен с первым 7* токовым выходом второго 4 буферного усилителя, коллектор четвертого 18* выходного транзистора соединен со вторым 10* токовым выходом второго 4 буферного усилителя, причем первый 7* токовый выход второго 4 буферного усилителя согласован с первой 9 шиной источника питания, а второй 10* токовый выход второго 4 буферного усилителя согласован со второй 12 шиной источника питания. В схеме первого 3 буферного усилителя между эмиттером и базой первого 15 входного транзистора включены последовательно соединенные первый 21 дополнительный корректирующий конденсатор и первый 22 дополнительный корректирующий резистор, а между эмиттером и базой второго 16 входного транзистора включены последовательно соединенные второй 23 дополнительный корректирующий конденсатор и второй 24 дополнительный корректирующий резистор, кроме этого, в схему второго 4 буферного усилителя между эмиттером и базой третьего 15* входного транзистора включены последовательно соединенные третий 21* дополнительный корректирующий конденсатор и третий 22* дополнительный корректирующий резистор, а между эмиттером и базой четвертого 16* входного транзистора включены последовательно соединенные четвертый 23* дополнительный корректирующий конденсатор и четвертый 24* дополнительный корректирующий резистор.The high-speed operational amplifier with differentiating correction circuits in the differential bridge input stage of FIG. 2 contains non-inverting 1 and inverting 1* inputs of the device, potential output of
Рассмотрим работу предлагаемого быстродействующего ОУ на чертеже фиг. 2.Consider the operation of the proposed high-speed OS in the drawing of Fig. 2.
При большом импульсном сигнале на неинвертирующем входе 1 ОУ в схеме со 100% отрицательной обратной связью первый 15 входной транзистор запирается, а паразитный конденсатор Ср1 заряжается током первого 19 источника опорного тока, к которому добавляется значительный импульсный ток ic21 (+)>>I19 через первый 21 дополнительный корректирующий конденсатор: With a large pulse signal at the
Как следствие, потенциал на базе первого 17 выходного транзистора uA имеет «более прямоугольную форму», что приводит к быстрому изменению его тока эмиттера через токоограничивающий резистор 6 и, как следствие, входного и выходного токов iвых.8 (+) первого 8 токового зеркала. В результате интегрирующий корректирующий конденсатор 14 перезаряжается относительно большим импульсным током iвых.8 (+), что повышает максимальную скорость нарастания выходного напряжения ОУ. As a result, the potential on the basis of the first 17 output transistor u A has a "more rectangular shape", which leads to a rapid change in its emitter current through the current-limiting
Предлагаемая схема ОУ фиг. 2 допускает независимую регулировку SR при разных полярностях входного импульсного сигнала, что обеспечивается соответствующим выбором емкостей первого 21 и второго 23 дополнительных корректирующих конденсаторов, а также первого 22 и второго 24 дополнительных корректирующих резисторов, которые в этом случае должны быть не одинаковы.The proposed scheme of the OS of Fig. 2 allows independent adjustment of SR at different polarities of the input pulse signal, which is ensured by the appropriate choice of the capacities of the first 21 and second 23 additional correction capacitors, as well as the first 22 and second 24 additional correction resistors, which in this case should not be the same.
О высоком быстродействии заявляемого ОУ свидетельствуют графики переходных процессов на чертежах фиг. 5, фиг. 6 и данные таблицы фиг. 7, из которых можно определить, что максимальная скорость нарастания выходного напряжения предлагаемого ОУ увеличивается с 85-86 В/мкс до 3700-4800 В/мкс. При этом за счет изменения сопротивлений первого 22 и второго 24 дополнительных корректирующих резисторов можно управлять величиной SR в широком диапазоне (см. табл. 2, фиг. 10).The high speed of the claimed op-amp is evidenced by the transient graphs in the drawings of FIG. 5, fig. 6 and the table data of FIG. 7, from which it can be determined that the maximum slew rate of the proposed op-amp increases from 85-86 V/µs to 3700-4800 V/µs. At the same time, by changing the resistances of the first 22 and second 24 additional corrective resistors, it is possible to control the value of SR in a wide range (see Table 2, Fig. 10).
Таким образом, в сравнении с ОУ-прототипом, предлагаемый ОУ обладает существенными преимуществами по динамическим параметрам в режиме большого сигнала. Данный положительный эффект обеспечивается за счет введения дополнительных корректирующих конденсаторов сравнительно небольшой емкости (21, 23, 21*, 23*) и не требует увеличения тока потребления ОУ в статическом режиме.Thus, in comparison with the prototype op amp, the proposed op amp has significant advantages in terms of dynamic parameters in the large signal mode. This positive effect is ensured by the introduction of additional corrective capacitors of relatively small capacity (21, 23, 21*, 23*) and does not require an increase in the current consumption of the OS in static mode.
БИБЛИОГРАФИЧЕСКИЙ СПИСОКREFERENCES
1. Патент US 5.399.991, fig. 2, 1995 г.1. Patent US 5.399.991, fig. 2, 1995
2. Патент US 6.492.870, fig. 2, 2002 г.2. Patent US 6.492.870, fig. 2, 2002
3. Патент US 6.278.326, fig.11, 2001 г.3. Patent US 6.278.326, fig.11, 2001
4. Патент US 6.294.958, 2001 г.4. Patent US 6.294.958, 2001
5. Патентная заявка US 2004/0232968, fig. 12, 2004 г.5. Patent application US 2004/0232968, fig. 12, 2004
6. Патент US 6.429.744, 2002 г.6. Patent US 6.429.744, 2002
7. Патент US 5.510.754, fig. 2, 1996 г.7. Patent US 5.510.754, fig. 2, 1996
8. Патентная заявка US 2004/0212430, fig. 2, 2004 г.8. Patent application US 2004/0212430, fig. 2, 2004
9. Патентная заявка US 2002/0011875, fig. 1, 2002 г.9. Patent application US 2002/0011875, fig. 1, 2002
10. Патент US 6.542.032, fig.2, fig.3, 2003 г.10. Patent US 6.542.032, fig.2, fig.3, 2003
11. Патент US 5.150.074, fig. 1, 1992 г.11. Patent US 5.150.074, fig. 1, 1992
12. Патент US 5.374.897, fig. 4, 1994 г.12. US Patent 5,374,897, fig. 4, 1994
13. Патент US 5.512.859, fig. 4, 1996 г.13. Patent US 5.512.859, fig. 4, 1996
14. Патент US 6.459.338, fig. 2, 2002 г.14. Patent US 6.459.338, fig. 2, 2002
15. Патент US 6.262.633, fig. 2a, 2001 г.15. Patent US 6.262.633, fig. 2a, 2001
16. Патентная заявка US 2005/0128000, fig. 2, 2005 г.16. Patent application US 2005/0128000, fig. 2, 2005
17. Патент US 6.710.655, fig. 3, 2004 г.17. Patent US 6.710.655, fig. 3, 2004
18. Патентная заявка US 2010/0225393, fig. 1B, 2010 г.18. Patent application US 2010/0225393, fig. 1B, 2010
Claims (1)
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2797168C1 true RU2797168C1 (en) | 2023-05-31 |
Family
ID=
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160451A (en) * | 1999-04-16 | 2000-12-12 | That Corporation | Operational amplifier output stage |
| US6542032B2 (en) * | 2000-12-01 | 2003-04-01 | Texas Instruments Incorporated | Extremely linear, high speed, class AB rail to rail bipolar amplifier output stage with high output drive |
| RU2307455C1 (en) * | 2006-02-08 | 2007-09-27 | ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ЮРГУЭС) | Output cascade of operational amplifier |
| RU2673003C1 (en) * | 2018-03-05 | 2018-11-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Buffer amplifier with differentiating chain of correction of transition process |
| RU2683160C1 (en) * | 2018-06-26 | 2019-03-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | High-speed operational amplifier with a high rate of increase of the output voltage |
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160451A (en) * | 1999-04-16 | 2000-12-12 | That Corporation | Operational amplifier output stage |
| US6542032B2 (en) * | 2000-12-01 | 2003-04-01 | Texas Instruments Incorporated | Extremely linear, high speed, class AB rail to rail bipolar amplifier output stage with high output drive |
| RU2307455C1 (en) * | 2006-02-08 | 2007-09-27 | ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ЮРГУЭС) | Output cascade of operational amplifier |
| RU2673003C1 (en) * | 2018-03-05 | 2018-11-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Buffer amplifier with differentiating chain of correction of transition process |
| RU2683160C1 (en) * | 2018-06-26 | 2019-03-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | High-speed operational amplifier with a high rate of increase of the output voltage |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2875922B2 (en) | A / D converter | |
| RU2688225C1 (en) | Differential amplifier on complementary field-effect transistors with control p-n junction | |
| Van De Plassche | A wide-band monolithic instrumentation amplifier [application of voltage-current convertor] | |
| US5081378A (en) | Logarithmic amplifier | |
| RU2391768C2 (en) | Quick-acting operating amplifier on basis of "bent" cascode | |
| RU2684489C1 (en) | Buffer amplifier on complementary field-effect transistors with control p-n junction for operation at low temperatures | |
| RU2797168C1 (en) | High-speed operational amplifier with differentiated correction circuits in bridge input differential cascade | |
| Prokopenko et al. | High-speed operational amplifier with differentiating transient correction circuits | |
| RU2791274C1 (en) | High-speed operational amplifier with bridge input differential stage | |
| US5880639A (en) | Amplification circuit | |
| RU2784706C1 (en) | High-speed operational amplifier with differentiated transient correction circuits | |
| RU2668968C1 (en) | Fast-acting differential operating amplifier for operation at low temperatures | |
| RU2310268C1 (en) | Low-voltage powered cascade differential amplifier | |
| RU2797043C1 (en) | Input cascade of a fast differential operational amplifier with nonlinear correction of the transient process | |
| RU2684473C1 (en) | Differential cascade on complementary field-effect transistors | |
| RU2797566C1 (en) | Input cascade of a high-speed differential operational amplifier with nonlinear correction of the transient process | |
| RU2790615C1 (en) | High-speed buffer amplifier with nonlinear correction class ab | |
| RU2659476C1 (en) | High-speed differential operational amplifier | |
| CN112881775A (en) | Low-power-consumption high-resolution capacitance measuring circuit | |
| RU2822112C1 (en) | High-speed operational amplifier | |
| RU2413356C1 (en) | Differential amplifier with increased input resistance | |
| RU2621286C1 (en) | Differential operational amplifier for operating at low temperatures | |
| RU2802051C1 (en) | High-speed op-amplifier output stage | |
| Prokopenko et al. | The Differentiating Correction Circuits in Complementary Buffer Amplifiers | |
| JPH10233636A (en) | Amplifier and semiconductor integrated circuit device |