RU2752291C2

RU2752291C2 - Apparatuses based on selectively epitaxially grown iii-v group materials

Info

Publication number: RU2752291C2
Application number: RU2018101736A
Authority: RU
Inventors: Нити ДЖОЭЛ; Гилберт ДЬЮИ; Мэтью В. МЕЦ; Нилой МУКХЕРДЖИ; Марко РАДОСАВЛЕВИЧ; Бенджамин ЧУ-КУН; Джек Т. КАВАЛЬЕРОС; Роберт С. ЧАУ
Original assignee: Интел Корпорейшн
Priority date: 2018-01-17
Filing date: 2018-01-17
Publication date: 2021-07-26
Also published as: RU2018101736A; RU2018101736A3

Abstract

FIELD: electricity.SUBSTANCE: invention relates to the field of manufacture of an electronic apparatus, particularly, to manufacture of apparatuses based on III-V group materials. The structure of the integrated microcircuit includes a substrate including monocrystalline silicon, an insulating layer on the substrate, wherein said insulating layer contains silicon and oxygen and a groove is made in the insulating layer, opening the surface of the monocrystalline silicon of the substrate, the first buffer layer in the groove and on the surface of the monocrystalline silicon of the substrate wherein the first buffer layer contains indium and phosphorus, the second buffer layer in the groove and on the first buffer layer wherein the second buffer layer contains indium, gallium, arsenic and antimony, the layer of the channel of the apparatus on the second buffer layer wherein the layer of the channel of the apparatus contains indium, gallium and arsenic, wherein the layer of the channel of the apparatus has a top and side walls.EFFECT: technical result is manufacture of an electronic apparatus based on III-V group materials.1 cl, 16 dwg

Description

Область техники, к которой относится изобретениеThe technical field to which the invention relates

Варианты осуществления, описанные в настоящем документе, относятся к области изготовления электронного устройства и, в частности, к изготовлению устройств на основе материалов III-V групп.The embodiments described herein relate to the field of electronic device manufacturing and, in particular, to the manufacture of devices based on Group III-V materials.

Предпосылки создания изобретенияBackground of the invention

Как правило, когда новые материалы, например, материалы III-V групп, выращивают на кремниевой ("Si") подложке, образуются дефекты из-за несоответствия решеток. Эти дефекты могут снизить подвижность носителей (например, электронов, дырок или и тех, и других) в этих материалах III-V групп.Typically, when new materials, such as Group III-V materials, are grown on a silicon ("Si") substrate, lattice mismatch defects are formed. These defects can reduce the mobility of carriers (eg, electrons, holes, or both) in these Group III-V materials.

Из-за образования дефектов интеграция устройств на основе материалов III-V групп, устройств на основе германия или других устройств на основе материалов с несогласованной решеткой на кремниевой подложке для систем с комплементарными металлооксидными полупроводниками (“CMOS”) представляет собой большую проблему.Due to the formation of defects, the integration of devices based on group III-V materials, devices based on germanium or other devices based on lattice mismatched materials on a silicon substrate for systems with complementary metal oxide semiconductors (“CMOS”) is a big problem.

В настоящее время для формирования устройств MOS III-V групп на кремниевой подложке используется эпитаксия в отобранных областях. Обычно, эпитаксией в отобранных областях называется локальное выращивание эпитаксиального слоя с использованием структурированной диэлектрической маски, нанесенной на полупроводниковую подложку. Из-за несогласованности решетки, когда устройства на основе III-V групп локально выращивают на структурированной кремниевой подложке, образуются дефекты. В настоящее время в уровне техники отсутствует решение для интеграции устройств MOS на основе материалов III-V групп n-типа и p-типа на кремниевой подложке.Currently, epitaxy in selected regions is used to form group III-V MOS devices on a silicon substrate. Typically, epitaxy in selected areas is called the local growth of an epitaxial layer using a structured dielectric mask deposited on a semiconductor substrate. Due to lattice mismatch, defects are formed when Group III-V devices are locally grown on a structured silicon substrate. There is currently no solution in the prior art for integrating MOS devices based on n-type and p-type group III-V materials on a silicon substrate.

Краткое описание чертежейBrief Description of Drawings

На фиг. 1 показан вид в поперечном сечении структуры электронного устройства в соответствии с одним вариантом осуществления.FIG. 1 is a cross-sectional view of the structure of an electronic device in accordance with one embodiment.

На фиг. 2 показан вид в поперечном сечении, аналогичный фиг. 1, после осаждения первого буферного слоя на подложке в соответствии с одним вариантом осуществления.FIG. 2 is a cross-sectional view similar to FIG. 1 after the first buffer layer has been deposited on a substrate, in accordance with one embodiment.

На фиг. 3 показан вид в поперечном сечении, аналогичный фиг. 2, после осаждения второго буферного слоя на первый буферный слой в соответствии с одним вариантом осуществления.FIG. 3 is a cross-sectional view similar to FIG. 2 after the second buffer layer has been deposited on the first buffer layer, in accordance with one embodiment.

На фиг. 4 показан вид в поперечном сечении, аналогичный фиг. 3, после осаждения слоя устройства на второй буферный слой в соответствии с одним вариантом осуществления.FIG. 4 is a cross-sectional view similar to FIG. 3, after the device layer has been deposited on the second buffer layer, in accordance with one embodiment.

На фиг. 5 показан вид в поперечном сечении, аналогичный фиг. 5, после выращивания необязательного тонкого верхнего защитного слоя на слое устройства в соответствии с одним вариантом осуществления.FIG. 5 is a cross-sectional view similar to FIG. 5 after growing an optional thin overhead protective layer on the device layer, in accordance with one embodiment.

На фиг. 6 показан вид в поперечном сечении, аналогичный фиг. 5, после осаждения сильнолегированного слоя на слой устройства в соответствии с одним вариантом осуществления.FIG. 6 is a cross-sectional view similar to FIG. 5 after the highly doped layer has been deposited on the device layer, in accordance with one embodiment.

На фиг. 7 показан вид в поперечном сечении, аналогичный фиг. 6, после удаления сильнолегированного слоя истока/стока из области затвора устройства в соответствии с одним вариантом осуществления.FIG. 7 is a cross-sectional view similar to FIG. 6 after removing the highly doped source / drain layer from the gate area of the device in accordance with one embodiment.

На фиг. 8 показан вид в поперечном сечении, аналогичный фиг. 7, после формирования ребра устройства в соответствии с одним вариантом осуществления.FIG. 8 is a cross-sectional view similar to FIG. 7 after the formation of the rib of the device in accordance with one embodiment.

На фиг. 9 показан вид в поперечном сечении, аналогичный фиг. 8, после осаждения изолирующего слоя на изолирующий слой, смежный с боковыми стенками участка первого буферного слоя, в соответствии с одним вариантом осуществления.FIG. 9 is a cross-sectional view similar to FIG. 8, after the insulating layer has been deposited on the insulating layer adjacent to the side walls of the first buffer layer portion, in accordance with one embodiment.

На фиг. 10 показан вид в поперечном сечении, аналогичный фиг. 9, после осаждения слоя диэлектрика затвора и слоя электрода затвора на ребро в соответствии с одним вариантом осуществления.FIG. 10 is a cross-sectional view similar to FIG. 9 after deposition of the gate dielectric layer and the gate electrode layer on the edge, in accordance with one embodiment.

На фиг. 11 показан вид в перспективе многослойного стэка, как представлено на фиг. 6, в соответствии с одним вариантом осуществления.FIG. 11 is a perspective view of a multilayer stack as shown in FIG. 6 in accordance with one embodiment.

На фиг. 12 показан вид в перспективе участка транзистора с тремя затворами, как представлено на фиг. 10, в соответствии с одним вариантом осуществления.FIG. 12 is a perspective view of a portion of a three-gate transistor as shown in FIG. 10 in accordance with one embodiment.

На фиг. 13 показан примерный график, представляющий холловскую подвижность, в зависимости от толщины канала InGaAs, в соответствии с одним вариантом осуществления.FIG. 13 is an exemplary graph representing Hall mobility versus InGaAs channel thickness, in accordance with one embodiment.

На фиг. 14 показан примерный график, представляющий эффективную массу электрона (m₀), в зависимости от содержания In (%), в соответствии с одним вариантом осуществления.FIG. 14 is an exemplary graph representing effective electron mass (m ₀ ) versus In content (%), in accordance with one embodiment.

На фиг. 15 показан примерный график, представляющий содержание индия в InGaAs, в зависимости от константы кристаллической решетки, в соответствии с одним вариантом осуществления.FIG. 15 is an exemplary graph representing indium content in InGaAs versus lattice constant, in accordance with one embodiment.

На фиг. 16 показано компьютерное устройство 1600 в соответствии с одним вариантом осуществления.FIG. 16 shows a computing device 1600 in accordance with one embodiment.

Подробное описание изобретенияDetailed description of the invention

В нижеследующем описании представлены различные конкретные детали, такие как конкретные материалы, размеры элементов и т.д., предназначенные для обеспечения полного понимания одного или нескольких описанных в настоящем документе вариантов осуществления. Тем не менее, специалисту в данной области техники будет понятно, что один или несколько описанных в настоящем документе вариантов осуществления могут быть осуществлены на практике и без этих конкретных деталей. В других случаях обработка при изготовлении полупроводников, технологий, материалов, оборудования и т.д., не описываются подробно, чтобы избежать чрезмерного усложнения данного описания.In the following description, various specific details are presented, such as specific materials, element sizes, etc., intended to provide a thorough understanding of one or more of the embodiments described herein. However, one skilled in the art will understand that one or more of the embodiments described herein may be practiced without these specific details. In other cases, processing in the manufacture of semiconductors, technologies, materials, equipment, etc., are not described in detail in order to avoid over-complicating this description.

Хотя определенные иллюстративные варианты осуществления описаны и представлены на приложенных чертежах, следует понимать, что такие варианты осуществления являются просто иллюстрацией, и не являются ограничительными, и что варианты осуществления не ограничены конкретными показанными и описанными конструкциями и компоновками, поскольку специалисты в данной области техники могут их модифицировать.While certain illustrative embodiments have been described and illustrated in the accompanying drawings, it should be understood that such embodiments are merely illustrative and not restrictive, and that the embodiments are not limited to the specific structures and arrangements shown and described as those skilled in the art may modify.

Ссылки в данном описании на “один вариант осуществления”, “другой вариант осуществления” или “вариант осуществления” означают, что данное свойство, структура, или характеристика, описанная в связи с этим вариантом осуществления, включена в по меньшей мере один вариант осуществления. Таким образом, появление таких фраз, как “один вариант осуществления” и “вариант осуществления”, в различных местах в описании не обязательно относится к одному и тому же варианту осуществления. Кроме того, эти конкретные свойства, структуры или характеристики могут быть скомбинированы любым подходящим образом в одном или нескольких вариантах осуществления.References herein to “one embodiment,” “another embodiment,” or “an embodiment” mean that a given property, structure, or characteristic described in connection with this embodiment is included in at least one embodiment. Thus, appearances of phrases such as “one embodiment” and “an embodiment” in different places in the description do not necessarily refer to the same embodiment. In addition, these particular properties, structures, or characteristics can be combined in any suitable manner in one or more embodiments.

Кроме того, изобретательные аспекты затрагивают не все свойства любого одного раскрытого варианта осуществления. Таким образом, формула изобретения, следующая после раздела «Подробное описание изобретения», тем самым, в явном виде включена в это подробное описание изобретения, и каждый пункт формулы изобретения можно рассматривать как самостоятельный отдельный вариант осуществления. Хотя в настоящем документе описаны иллюстративные варианты осуществления, специалисту в данной области техники будет понятно, что эти иллюстративные варианты осуществления могут на практике быть осуществлены с некоторыми модификациями и изменениями относительно того, что описано в данном документе. Описание, таким образом, следует рассматривать скорее как иллюстрацию, а не как ограничение изобретения.In addition, the inventive aspects do not affect all properties of any one disclosed embodiment. Thus, the claims following the "Detailed Description of the Invention" section are hereby explicitly included in this detailed description of the invention, and each claim may be considered as a separate, separate embodiment. While illustrative embodiments have been described herein, one skilled in the art will appreciate that these illustrative embodiments may be practiced with some modifications and variations relative to what is described herein. The description, therefore, should be regarded as an illustration rather than a limitation of the invention.

В настоящем документе описываются способы и устройства для изготовления устройств на основе эпитаксиально выращенных материалов III-V групп. Первый буферный слой наносится в канавку в изолирующем слое на подложке. Второй буферный слой наносится на первый буферный слой. Слой устройства наносится на второй буферный слой. В одном варианте осуществления второй буферный слой имеет параметр кристаллической решетки, который соответствует параметру кристаллической решетки слоя канала устройства. В одном варианте осуществления первый буферный слой имеет параметр кристаллической решетки, лежащий между параметрами кристаллической решетки подложки и слоя канала устройства. В одном варианте осуществления по меньшей мере один из первого буферного слоя, второго буферного слоя и слоя устройства представляют собой слой на основе материалов III-V групп, и подложка представляет собой кремниевую подложку. В одном варианте осуществления верхний защитный слой наносится на слой устройства. В одном варианте осуществления ребро, содержащее слой устройства на втором буферном слое, формируется на участке первого буферного слоя. В одном варианте осуществления диэлектрик затвора наносится на ребро; и области истока и стока формируются на ребре. В одном варианте осуществления слой устройства включает в себя слой канала.This document describes methods and devices for the manufacture of devices based on epitaxially grown materials of III-V groups. The first buffer layer is applied to the groove in the insulating layer on the substrate. The second buffer layer is applied to the first buffer layer. The device layer is applied to the second buffer layer. In one embodiment, the second buffer layer has a lattice parameter that matches the lattice parameter of the device channel layer. In one embodiment, the first buffer layer has a lattice parameter lying between the crystal lattice parameters of the substrate and the channel layer of the device. In one embodiment, at least one of the first buffer layer, the second buffer layer, and the device layer is a Group III-V material layer, and the substrate is a silicon substrate. In one embodiment, the top protective layer is applied to the layer of the device. In one embodiment, a rib containing the device layer on the second buffer layer is formed in a portion of the first buffer layer. In one embodiment, a gate dielectric is applied to the rib; and the source and drain regions are formed on the edge. In one embodiment, the device layer includes a channel layer.

По меньшей мере в некоторых вариантах осуществления многослойный стэк содержит первый буферный слой на основе материалов III-V групп на кремниевой подложке. Второй буферный слой материалов III-V групп наносится на буферный слой на основе первого материалов III-V групп. Многослойный стэк, содержащий второй буферный слой на основе материала III-V групп, на первом буферном слое на основе материалов III-V групп, наносится в канавку в изолирующем слое на кремниевой подложке. Многослойный стэк, описанный в настоящем документе, позволяет обеспечить интеграцию материалов III-V групп на кремний, используя подход избирательной эпитаксии. Избирательное эпитаксиальное выращивание подразумевает выращивание многослойного стэка в канавке, в изолирующем слое на кремниевой подложке. Канавка в изолирующем слое на подложке имеет такое соотношение размеров (глубины к ширине (D/W), что дефекты, возникающие из-за несоответствия роста решетки, будут захвачены буферными слоями, нанесенными в канавке.In at least some embodiments, the multilayer stack comprises a first buffer layer based on Group III-V materials on a silicon substrate. The second buffer layer of materials of III-V groups is applied to the buffer layer based on the first materials of III-V groups. A multilayer stack containing a second buffer layer based on group III-V material on the first buffer layer based on group III-V materials is applied to a groove in an insulating layer on a silicon substrate. The multilayer stack described herein allows for the integration of Group III-V materials onto silicon using a selective epitaxy approach. Selective epitaxial growth involves growing a multilayer stack in a groove in an insulating layer on a silicon substrate. The groove in the insulating layer on the substrate has such a size ratio (depth to width (D / W)) that defects arising from the lattice growth mismatch will be trapped by the buffer layers deposited in the groove.

Буферные слои, избирательно выращенные между подложкой и слоем устройства, обеспечивают преимущество захвата дефектов дислокации в пределах нижних буферных слоев, уменьшая таким образом дефекты, распространяющиеся в слои устройства. Стэковая комбинация слоев, как описано в настоящем документе, обеспечивает преимущество возможности приспособления к большему несоответствию решеток между Si-подложкой и слоем устройства III-V групп. В одном варианте осуществления слой устройства III-V групп представляет собой InGaAs с высоким содержанием индия ("In") (например, по меньшей мере 53%).Buffer layers selectively grown between the substrate and the device layer provide the advantage of trapping dislocation defects within the lower buffer layers, thereby reducing defects propagating into the device layers. The stacking combination of layers as described herein provides the advantage of being able to accommodate greater lattice mismatch between the Si substrate and the layer of a Group III-V device. In one embodiment, the layer of the Group III-V device is InGaAs with a high indium content ("In") (eg, at least 53%).

Варианты осуществления стэка слоев, содержащего множество буферных слоев, как описано в настоящем документе, обеспечивают возможность приспособления к несоответствию решеток между подложкой Si и слоем канала устройства III-V групп. Гетеро-интегрированное решение, описанное в настоящем документе, может использоваться для изготовления устройства любой архитектуры, например устройства с тремя затворами, нанопроводников, нанополосок и т.п.Embodiments of a layer stack comprising a plurality of buffer layers as described herein allow for accommodating lattice mismatch between the Si substrate and the channel layer of a Group III-V device. The hetero-integrated solution described herein can be used to fabricate a device of any architecture, such as a triple gate device, nanowires, nanostrips, and the like.

На фиг. 1 показан вид 100 в поперечном сечении структуры электронного устройства на основе материалов III-V групп в соответствии с одним вариантом осуществления. Канавка 103 сформирована на изолирующем слое 102 для того, чтобы обнажить подложку 101.FIG. 1 is a cross-sectional view 100 of a structure of a Group III-V material electronic device in accordance with one embodiment. A groove 103 is formed on the insulating layer 102 to expose the substrate 101.

В одном варианте осуществления подложка 101 включает в себя полупроводниковый материал, например монокристаллический кремний ("Si"), германий (“Ge”), сплав кремния и германия (“SiGe”), материалы на основе материала III-V групп, например арсенид галлия (“GaAs”), или любую их комбинацию. В одном варианте осуществления подложка 101 включает в себя соединительные слои металлизации для интегральных схем. По меньшей мере в некоторых вариантах осуществления подложка 101 включает в себя электронные устройства, например транзисторы, запоминающие устройства, конденсаторы, резисторы, оптоэлектронные устройства, переключатели и любые другие активные и пассивные электронные устройства, которые разделены электроизолирующим слоем, например межслойным диэлектриком, изолирующим слоем канавки или любым другим изолирующим слоем, известным специалистам в области техники изготовления электронных устройств. По меньшей мере в некоторых вариантах осуществления подложка 101 включает в себя соединения, например переходные отверстия, выполненные с возможностью соединения слоев металлизации.In one embodiment, the substrate 101 includes a semiconductor material such as monocrystalline silicon (“Si”), germanium (“Ge”), an alloy of silicon and germanium (“SiGe”), materials based on a group III-V material, such as gallium arsenide (“GaAs”), or any combination of them. In one embodiment, substrate 101 includes interconnect metallization layers for integrated circuits. In at least some embodiments, the substrate 101 includes electronic devices, such as transistors, memories, capacitors, resistors, optoelectronic devices, switches, and any other active and passive electronic devices that are separated by an electrically insulating layer, such as an interlayer dielectric, an insulating groove layer or any other insulating layer known to those skilled in the art of manufacturing electronic devices. In at least some embodiments, the substrate 101 includes connections, such as vias, configured to connect the metallization layers.

В одном варианте осуществления подложка 101 представляет собой подложку полупроводник на изоляторе (SOI), включающую в себя объемную нижнюю подложку, средний изолирующий слой и верхний монокристаллический слой. Верхний монокристаллический слой может содержать любой упомянутый выше материал, например кремний.In one embodiment, the substrate 101 is a semiconductor-on-insulator (SOI) substrate including a bulk bottom substrate, a middle insulating layer, and an upper single crystal layer. The upper single crystal layer may contain any of the above-mentioned material, for example silicon.

Изолирующий слой 102 может представлять собой любой материал, пригодный для изоляции соседних устройств и предотвращения утечек. В одном варианте осуществления электрически изолирующий слой 102 представляет собой оксидный слой, например двуокись кремния или любой другой электроизолирующий слой, определенный конструкцией электронного устройства. В одном варианте осуществления изолирующий слой 102 содержит межслойный диэлектрик (ILD), например двуокись кремния. В одном варианте осуществления изолирующий слой 102 может включать в себя полиимид, эпоксидную смолу, определяемые под действием света материалы, такие как бензоциклобутен (BCB), и материалы серии WPR, или спин-он стекло. В одном варианте осуществления изолирующий слой 102 представляет собой слой с низкой проницаемой способностью (с низким значением k) ILD. Как правило, низкое значение k относится к диэлектрикам, имеющим диэлектрическую постоянную (проницаемость k), меньшую, чем проницаемость двуокиси кремния.The insulating layer 102 can be any material suitable for insulating adjacent devices and preventing leaks. In one embodiment, the electrically insulating layer 102 is an oxide layer such as silicon dioxide or any other electrically insulating layer defined by the design of the electronic device. In one embodiment, the insulating layer 102 comprises an interlayer dielectric (ILD) such as silicon dioxide. In one embodiment, the insulating layer 102 may include polyimide, epoxy resin, light detectable materials such as benzocyclobutene (BCB), and WPR series materials, or spin-on glass. In one embodiment, the insulating layer 102 is a low permeability (low k) ILD layer. Typically, a low k-value refers to dielectrics having a dielectric constant (permittivity k) lower than that of silicon dioxide.

В одном варианте осуществления изолирующий слой 102 представляет собой слой изоляции с узкощелевой изоляцией (STI) для обеспечения областей изоляции поля, которые изолируют одно ребро от других ребер на подложке 101. В одном варианте осуществления толщина слоя 102 приблизительно находится в диапазоне от 500 ангстрем (Å) до 10,000 Å. Изолирующий слой 102 может представлять собой защитное покрытие, нанесенное с использованием любой из технологий, известных специалистам в области техники изготовления электронных устройств, такую как, но без ограничения, химическое осаждение из паровой фазы (CVD) и физическое осаждение из паровой фазы (PVP).In one embodiment, the insulating layer 102 is a Narrow Gap Insulation (STI) layer of insulation to provide field isolation regions that isolate one rib from other ribs on the substrate 101. In one embodiment, the thickness of the layer 102 is approximately in the range of 500 angstroms (Å ) up to 10,000 Å. The insulating layer 102 can be a protective coating applied using any of the techniques known to those skilled in the art of electronic device manufacturing, such as, but not limited to, chemical vapor deposition (CVD) and physical vapor deposition (PVP).

В одном варианте осуществления изолирующий слой 102 выполнен структурированным, и его подвергают травлению для формирования канавок, таких как канавка 103, используя одну из технологий структурирования и травления, известных специалисту в области изготовления электронных устройств. Канавка 103 имеет глубину D 121 и ширину W 122. Отношение размеров канавки 103 (D/W) определяет толщину буферных слоев, нанесенных через канавку. Чем выше отношение D/W канавки, тем более толстыми получаются буферные слои. В одном варианте осуществления буферные слои, нанесенные через канавку на подложку, являются достаточно толстыми, так что большая часть дефектов, возникающих из-за несоответствия решеток, захватываются в буферных слоях, и предотвращается их распространение в слой устройства, сформированный поверх буферных слоев. В одном варианте осуществления соотношение размеров канавки (D/W) составляет по меньшей мере 1,5, и более конкретно по меньшей мере 3. В одном варианте осуществления ширина канавки определяется шириной электронного устройства. Электронное устройство может, например, представлять собой устройство с тремя затворами, устройство на основе нанопроводников, устройство на основе нанополосок или любое другое электронное устройство. Например, ширина канавки 103 для транзистора с тремя затворами может составлять от приблизительно 5 нм до приблизительно 80 нм. Например, ширина канавки 103 для устройства на основе нанотрубки или устройства на основе нанопроводника может составлять от приблизительно 5 нм до приблизительно 80 нм. В одном варианте осуществления глубина канавки по меньшей мере в три раза больше, чем ширина канавки. Например, для транзистора с тремя затворами глубина канавки 103 может составлять от приблизительно 250 нанометров ("нм") до приблизительно 400 нм, и более конкретно, от приблизительно 300 нм до приблизительно 350 нм.In one embodiment, the insulating layer 102 is structured and etched to form grooves, such as groove 103, using one of the patterning and etching techniques known to one of ordinary skill in the art of electronic devices. The groove 103 has a depth D 121 and a width W 122. The aspect ratio of groove 103 (D / W) determines the thickness of the buffer layers applied through the groove. The higher the groove D / W ratio, the thicker the buffer layers are. In one embodiment, the buffer layers grooved onto the substrate are thick enough so that most of the lattice mismatch defects are trapped in the buffer layers and prevented from propagating into the device layer formed on top of the buffer layers. In one embodiment, the groove aspect ratio (D / W) is at least 1.5, and more specifically at least 3. In one embodiment, the groove width is determined by the width of the electronic device. The electronic device may, for example, be a tri-gate device, a nanowire device, a nanostrip device, or any other electronic device. For example, the width of the groove 103 for a three-gate transistor may be from about 5 nm to about 80 nm. For example, the width of the groove 103 for a nanotube device or a nanowire device can be from about 5 nm to about 80 nm. In one embodiment, the groove depth is at least three times the groove width. For example, for a three-gate transistor, the depth of the groove 103 may be from about 250 nanometers ("nm") to about 400 nm, and more specifically from about 300 nm to about 350 nm.

Канавка 103 в изолирующем слое 102 может иметь квадратную, прямоугольную, круглую, овальную или любую другую форму, которая открывает лежащую под ней подложку 101. По меньшей мере в некоторых вариантах осуществления ширина канавки составляет от приблизительно 20 нм до приблизительно 300 нм. По меньшей мере в некоторых вариантах осуществления глубина канавки составляет от приблизительно 60 нм до приблизительно 600 нм.The groove 103 in the insulating layer 102 can be square, rectangular, circular, oval, or any other shape that exposes the underlying substrate 101. In at least some embodiments, the groove width is from about 20 nm to about 300 nm. In at least some embodiments, the groove depth is from about 60 nm to about 600 nm.

На фиг. 2 показан вид 200 в поперечном сечении, аналогичный фиг. 1, после нанесения первого буферного слоя на подложку в соответствии с одним вариантом осуществления. Первый буферный слой 104 избирательно наносят через канавку 103 на открытый участок подложки 101. В одном варианте осуществления буферный слой 104 имеет параметр кристаллической решетки, лежащий в диапазоне между параметрами кристаллической решетки подложки 101 и слоя устройства, сформированного на нем. Обычно, константа кристаллической решетки представляет собой параметр решетки, который обычно определяется расстоянием между элементарными ячейками в кристаллической решетке. Параметр кристаллической решетки представляет собой меру структурной совместимости между разными материалами.FIG. 2 is a cross-sectional view 200 similar to FIG. 1 after applying the first buffer layer to the substrate, in accordance with one embodiment. The first buffer layer 104 is selectively applied through the groove 103 to the exposed portion of the substrate 101. In one embodiment, the buffer layer 104 has a lattice parameter between the lattice parameters of the substrate 101 and the device layer formed thereon. Usually, the lattice constant is the lattice parameter, which is usually determined by the distance between unit cells in the crystal lattice. The lattice parameter is a measure of the structural compatibility between different materials.

Материал для буферного слоя 104 выбирают таким образом, чтобы константа кристаллической решетки первого буферного слоя 104 (“LC₁”) находилась в диапазоне между константами решетки Si (“LC_si”) и слоя канала устройства (“LC_dc”). В одном варианте осуществления подложка 101 представляет собой кремниевую подложку, и буферный слой 104 содержит материал III-V групп. Как правило, материал III-V групп относится к компаундному полупроводниковому материалу, который содержит по меньшей мере один из элементов группы III периодической таблицы, такой как алюминий (“Al”), галлий (“Ga”), индий ("В"), и по меньшей мере один из элементов V группы периодической таблицы, такой как азот (“N”), фосфор (“P”), мышьяк ("As"), сурьма ("Sb"). В одном варианте осуществления буферный слой 104 представляет собой InP, GaAs, InAlAs, другой материал III-V групп, или любую их комбинацию. В одном варианте осуществления константа кристаллической решетки первого буферного слоя 104 является такой, что отношение R = (LC_I - LC_Si)/LC_Si составляет от приблизительно 4% до приблизительно 8%.The material for the buffer layer 104 is selected such that the crystal lattice constant of the first buffer layer 104 (“LC ₁ ”) is between the lattice constants of Si (“LC _si ”) and the device channel layer (“LC _dc ”). In one embodiment, substrate 101 is a silicon substrate and buffer layer 104 comprises Group III-V material. Typically, a Group III-V material refers to a compound semiconductor material that contains at least one of the elements of Group III of the periodic table, such as aluminum (“Al”), gallium (“Ga”), indium (“B”), and at least one of Group V elements of the periodic table such as nitrogen (“N”), phosphorus (“P”), arsenic (“As”), antimony (“Sb”). In one embodiment, the buffer layer 104 is InP, GaAs, InAlAs, another Group III-V material, or any combination thereof. In one embodiment, the crystal lattice constant of the first buffer layer 104 is such that the ratio R = (LC _I - LC _Si ) / LC _Si is from about 4% to about 8%.

В одном варианте осуществления толщина первого буферного слоя 104 составляет по меньшей мере приблизительно 50 нанометров ("нм") и, более конкретно по меньшей мере приблизительно 70 нм.In one embodiment, the thickness of the first buffer layer 104 is at least about 50 nanometers ("nm"), and more specifically at least about 70 nm.

В одном варианте осуществления буферный слой 104 наносится через канавку 103 на открытый участок подложки 101 с использованием эпитаксии в выбранной области. Как показано на фиг. 2, эпитаксиальный буферный слой 104 локально выращивают на открытом участке полупроводниковой подложки 101 через канавку 103. Эпитаксиальный буферный слой 104 может быть избирательно нанесен через канавку 103 на открытый участок подложки 101 с использованием одной из эпитаксиальных технологий, известных специалистам в области техники изготовления электронного устройства, например с использованием химического осаждения из паровой фазы (“CVD”), металлоорганического химического осаждения из паровой фазы (“MOCVD”), осаждения атомарного слоя (“ALD”) или другой технологии эпитаксиального выращивания, известной в области изготовления электронных устройств. В одном варианте осуществления первый эпитаксиальный буферный слой из InP наносят через канавку 103 на открытый участок подложки 101, используя технологию MOCVD, при температуре от приблизительно 400°C до приблизительно 650°C и, более конкретно, приблизительно 500°C.In one embodiment, the buffer layer 104 is applied through the groove 103 to the exposed portion of the substrate 101 using epitaxy in the selected area. As shown in FIG. 2, an epitaxial buffer layer 104 is locally grown on an exposed portion of a semiconductor substrate 101 through a groove 103. An epitaxial buffer layer 104 can be selectively applied through a groove 103 to an exposed portion of a substrate 101 using one of the epitaxial techniques known to those skilled in the art of electronic device manufacturing. for example, using chemical vapor deposition (“CVD”), organometallic chemical vapor deposition (“MOCVD”), atomic layer deposition (“ALD”), or other epitaxial growth technology known in the electronic device industry. In one embodiment, the first InP epitaxial buffer layer is applied through the groove 103 to the exposed portion of the substrate 101 using MOCVD technology at a temperature of from about 400 ° C to about 650 ° C, and more specifically about 500 ° C.

На фиг. 3 показан вид 300 в поперечном сечении, аналогичный фиг. 2, после нанесения второго буферного слоя на первый буферный слой, в соответствии с одним вариантом осуществления. Второй буферный слой 105 избирательно наносят через канавку 103 на буферный слой 104. В одном варианте осуществления второй буферный слой 105 содержит материал III-V групп. В одном варианте осуществления второй буферный слой 105 представляет собой сплав арсенид индия и алюминия (“In_xAl_1-xAs”), антимонид и арсенид индия и галлия (“In_xGa_1-xAsSb”), другой материал III-V групп, или любую их комбинацию. В одном варианте осуществления второй буферный слой 105, основанный на одном из материала III-V групп, нанесен на первый буферный слой 104 другого материала III-V групп. В одном варианте осуществления буферный слой 105 на основе второго материала III-V групп имеет параметр решетки, который соответствует параметру решетки слоя канала устройства на основе материала III-V групп. В одном варианте осуществления буферный слой 105 на основе второго материала III-V групп имеет параметр решетки, который соответствует параметру решетки слоя устройства из материала III-V групп, который имеет высокое содержание индия (по меньшей мере 53% масс), например слоя In_xAl_1-xAs, слоя In_xGa_1-xAsSb, где x составляет по меньшей мере 0,53. В более конкретном варианте осуществления второй буферный слой 105 имеет параметр решетки, который соответствует параметру решетки слоя устройства из материала III-V групп, который имеет по меньшей мере 70% атомарную долю индия, например (“In_xAl_1-xAs”, In_xGa_1-xAsSb”), где x равен по меньшей мере 0,7.FIG. 3 is a cross-sectional view 300 similar to FIG. 2, after applying the second buffer layer to the first buffer layer, in accordance with one embodiment. The second buffer layer 105 is selectively applied through the groove 103 to the buffer layer 104. In one embodiment, the second buffer layer 105 comprises Group III-V material. In one embodiment, the second buffer layer 105 is an alloy of indium and aluminum arsenide (“In _x Al _1-x As”), antimonide and indium and gallium arsenide (“In _x Ga _1-x AsSb”), another material III-V groups, or any combination of them. In one embodiment, a second buffer layer 105 based on one of the Group III-V material is applied to the first buffer layer 104 of the other Group III-V material. In one embodiment, the buffer layer 105 based on the second group III-V material has a lattice parameter that corresponds to the lattice parameter of the channel layer of the device based on the III-V group material. In one embodiment, the buffer layer 105 based on the second group III-V material has a lattice parameter that corresponds to the lattice parameter of the device layer of a group III-V material that has a high indium content (at least 53 wt%), for example, an In _{x layer} Al _1-x As, layer In _x Ga _1-x AsSb, where x is at least 0.53. In a more specific embodiment, the second buffer layer 105 has a lattice parameter that corresponds to the lattice parameter of the device layer of a group III-V material that has at least 70% atomic proportion of indium, for example (“In _x Al _1-x As”, In _x Ga _1-x AsSb "), where x is at least 0.7.

В одном варианте осуществления слой канала устройства представляет собой арсенид индия и галлия (“InGaAs”), и буферный слой 105 представляет собой InAlAs, InGaAsSb или любую их комбинацию. В одном варианте осуществления выбор второго буферного материала, который имеет нижнюю границу перехода с первым буферным слоем и верхнюю границу перехода со слоем канала устройства, выполняют так, чтобы константа решетки второго буферного слоя соответствовала константе решетки слоя канала InGaAs. В одном варианте осуществления толщина второго буферного слоя 105 составляет по меньшей мере приблизительно 200 нм.In one embodiment, the device channel layer is indium gallium arsenide (“InGaAs”) and the buffer layer 105 is InAlAs, InGaAsSb, or any combination thereof. In one embodiment, the selection of a second buffer material that has a lower junction with the first buffer layer and an upper junction with the device channel layer is such that the lattice constant of the second buffer layer matches the lattice constant of the InGaAs channel layer. In one embodiment, the thickness of the second buffer layer 105 is at least about 200 nm.

В одном варианте осуществления буферный слой 105 наносят через канавку 103 на буферный слой 104, используя эпитаксию в отобранной области. Как показано на фиг. 2, эпитаксиальный буферный слой 105 локально выращивают на первом буферном слое 104 через канавку 103. Эпитаксиальный буферный слой 105 может быть избирательно нанесен через канавку 103 на первый буферный слой 104, используя одну из эпитаксиальных технологий, известных специалисту в области изготовления электронных устройств, например химическое осаждение из паровой фазы (“CVD”), металлоорганическое химическое осаждение из паровой фазы (“MOCVD”), нанесение атомарного слоя (“ALD”), или другую технологию эпитаксиального выращивания, известную специалисту в области изготовления электронных устройств. В одном варианте осуществления второй эпитаксиальный буферный слой InAlAs наносят через канавку 103 на первый буферный слой 104, используя технологию MOCVD при температуре от приблизительно 425°C до приблизительно 650°C, и более конкретно, от приблизительно 450°C до приблизительно 650°C.In one embodiment, the buffer layer 105 is applied through the groove 103 to the buffer layer 104 using selected area epitaxy. As shown in FIG. 2, the epitaxial buffer layer 105 is locally grown on the first buffer layer 104 through the groove 103. The epitaxial buffer layer 105 can be selectively applied through the groove 103 to the first buffer layer 104 using one of the epitaxial technologies known to the person skilled in the art of electronic devices, such as chemical vapor deposition ("CVD"), organometallic chemical vapor deposition ("MOCVD"), atomic layer deposition ("ALD"), or other epitaxial growth technology known to the person skilled in the art of electronic device manufacturing. In one embodiment, a second InAlAs epitaxial buffer layer is applied through groove 103 to first buffer layer 104 using MOCVD technology at temperatures from about 425 ° C to about 650 ° C, and more specifically from about 450 ° C to about 650 ° C.

На фиг. 4 показан вид 400 в поперечном сечении, аналогичный фиг. 3, после нанесения слоя устройства на второй буферный слой, в соответствии с одним вариантом осуществления. Слой 106 устройства избирательно наносят через канавку 103 на второй буферный слой 105. В одном варианте осуществления слой 106 устройства содержит слой канала устройства. Второй буферный слой 105 имеет параметр решетки, который соответствует параметру решетки слоя 106 устройства. В одном варианте осуществления слой 106 устройства содержит материал III-V групп, например InGaAs, InGaAsSb, который имеет высокое содержание индия (например, по меньшей мере 53% масс (например, In_xGa_1-xAs, In_xGa_1-xAsSb, где x составляет по меньшей мере 0,53). В одном варианте осуществления слой 105 устройства содержит InGaAs, InGaAsSb, который содержит по меньшей мере 70% индия (например, In_xGa_1-xAs, In_xGa_1-xAsSb, где x составляет по меньшей мере 0,7).FIG. 4 is a cross-sectional view 400 similar to FIG. 3, after application of the device layer to the second buffer layer, in accordance with one embodiment. The device layer 106 is selectively applied through the groove 103 to the second buffer layer 105. In one embodiment, the device layer 106 comprises a device channel layer. The second buffer layer 105 has a lattice parameter that matches the lattice parameter of the device layer 106. In one embodiment, the device layer 106 comprises a Group III-V material, e.g., InGaAs, InGaAsSb, which has a high indium content (e.g., at least 53 wt% (e.g., In _x Ga _1-x As, In _x Ga _1-x AsSb, where x is at least 0.53) In one embodiment, device layer 105 comprises InGaAs, InGaAsSb, which contains at least 70% indium (e.g., In _x Ga _1-x As, In _x Ga _1-x AsSb, where x is at least 0.7).

В одном варианте осуществления слой 106 канала устройства представляет собой InGaAs, и второй буферный слой l05 представляет собой InAlAs, InGaAsSb, или любую их комбинацию. В одном варианте осуществления константа решетки материала III-V групп второго буферного слоя соответствует константе решетки материала III-V групп слоя 106 устройства, как описано выше. Толщина слой 106 устройства определяется конструкцией устройства. В одном варианте осуществления толщина слой 106 устройства составляет от приблизительно 5 нм до приблизительно 100 нм.In one embodiment, the device channel layer 106 is InGaAs and the second buffer layer I05 is InAlAs, InGaAsSb, or any combination thereof. In one embodiment, the lattice constant of the group III-V material of the second buffer layer corresponds to the lattice constant of the group III-V material of the device layer 106, as described above. The thickness of the layer 106 of the device is determined by the design of the device. In one embodiment, the thickness of the device layer 106 is from about 5 nm to about 100 nm.

В одном варианте осуществления слой 106 устройства наносят через канавку 103 на буферный слой 105, используя эпитаксию в отобранной области. Как показано на фиг. 4, слой 106 устройства локально выращивают на буферном слое 105 через канавку 103. Слой 106 эпитаксиального устройства может быть нанесен через канавку 103 на буферный слой 105 с использованием одной из эпитаксиальных технологий, известных специалистам в области изготовления электронных устройств, например химического осаждения из паровой фазы (“CVD”), металлоорганического химического осаждения из паровой фазы (“MOCVD”), осаждения атомарного слоя (“ALD”) или другой технологии эпитаксиального выращивания, известной специалистам в области изготовления электронных устройств. В одном варианте осуществления слой устройства InGaAs наносят через канавку 103 на буферный слой 105, используя технологию MOCVD, при температуре от приблизительно 400°C до приблизительно 650°C.In one embodiment, the device layer 106 is applied through the groove 103 to the buffer layer 105 using selected area epitaxy. As shown in FIG. 4, the device layer 106 is locally grown on the buffer layer 105 through the groove 103. The epitaxial device layer 106 can be applied through the groove 103 to the buffer layer 105 using one of the epitaxial techniques known to those skilled in the art of electronic devices, such as chemical vapor deposition. (“CVD”), organometallic chemical vapor deposition (“MOCVD”), atomic layer deposition (“ALD”), or other epitaxial growth technology known to those skilled in the art of electronic device manufacturing. In one embodiment, an InGaAs device layer is deposited through groove 103 onto buffer layer 105 using MOCVD technology at a temperature of from about 400 ° C to about 650 ° C.

На фиг. 5 показан вид 500 в поперечном сечении, аналогичный фиг. 5, после необязательного выращивания тонкого верхнего защитного слоя на слое устройства, в соответствии с одним вариантом выполнения. При необходимости на слой 106 устройства может быть нанесен тонкий верхний защитный слой в качестве переходной области (интерфейса) к диэлектрику затвора с высоким значением k, например TaSiOx, для улучшения управления затвором. Тонкий верхний защитный слой 107 может быть избирательно нанесен через канавку 103 на слой 106 устройства. В одном варианте осуществления тонкий верхний защитный слой 107 содержит материал III-V групп. В одном варианте осуществления верхний защитный слой 107 представляет собой InP. В одном варианте осуществления толщина верхнего защитного слоя 107 составляет от приблизительно 0,5 нм до приблизительно 3 нм.FIG. 5 is a cross-sectional view 500 similar to FIG. 5 after optionally growing a thin top protective layer on the device layer, in accordance with one embodiment. If desired, a thin top protective layer may be applied to the device layer 106 as a transition region (interface) to a high k-value gate dielectric, such as TaSiOx, to improve gate control. The thin top protective layer 107 can be selectively applied through the groove 103 to the layer 106 of the device. In one embodiment, the thin topsheet 107 comprises a Group III-V material. In one embodiment, the top protective layer 107 is InP. In one embodiment, the thickness of the top protective layer 107 is from about 0.5 nm to about 3 nm.

В одном варианте осуществления верхний защитный слой 107 наносят через канавку 103 на слой 106 устройства, используя эпитаксию в выбранной области. Как показано на фиг. 5, верхний защитный слой 107 локально выращивают на слое 107 устройства через канавку 103. Верхний защитный слой 107 может быть избирательно нанесен через канавку 103 на слой 106 устройства с использованием эпитаксиальной технологии, известной специалистам в области изготовления электронных устройств, например химического осаждения из паровой фазы (“CVD”), металлоорганического химического осаждения из паровой фазы (“MOCVD”), осаждения атомарного слоя (“ALD”), или другой технологии эпитаксиального выращивания, известной специалисту в области изготовления электронных устройств.In one embodiment, the top protective layer 107 is applied through the groove 103 to the layer 106 of the device using epitaxy in the selected area. As shown in FIG. 5, an upper protective layer 107 is locally grown on the device layer 107 through the groove 103. The upper protective layer 107 can be selectively applied through the groove 103 to the device layer 106 using epitaxial techniques known to those skilled in the art of electronic devices, such as chemical vapor deposition. (“CVD”), organometallic chemical vapor deposition (“MOCVD”), atomic layer deposition (“ALD”), or other epitaxial growth technology known to the person skilled in the art of electronic device manufacturing.

На фиг. 6 показан вид 600 в поперечном сечении, аналогичный представленному на фиг. 5, после нанесения сильнолегированного слоя поверх слоя устройства, в соответствии с одним вариантом осуществления. В одном варианте осуществления сильнолегированный слой 108 наносят поверх слоя устройства для получения истока и стока для устройства транзистора. Как показано на фиг. 6, многослойный стэк избирательно выращивают в канавке 103 на подложке 101, которая содержит сильнолегированный слой 108 на верхнем защитном слое 107, на слое 106 устройства, на втором буферном слое 105, на первом буферном слое 104, на подложке 101. В одном варианте осуществления сильно легированный слой 108 истока/стока затем удаляют из области затвора при обработке и оставляют в областях истока/стока во время приготовления транзистора.FIG. 6 is a cross-sectional view 600 similar to that shown in FIG. 5, after applying a highly doped layer over the layer of the device, in accordance with one embodiment. In one embodiment, a highly doped layer 108 is applied over the device layer to provide a source and drain for the transistor device. As shown in FIG. 6, the multilayer stack is selectively grown in a groove 103 on a substrate 101 that contains a heavily doped layer 108 on a top protective layer 107, on a device layer 106, on a second buffer layer 105, on a first buffer layer 104, on a substrate 101. In one embodiment, strongly the source / drain doped layer 108 is then removed from the gate area during processing and left in the source / drain areas during transistor preparation.

В одном варианте осуществления сильнолегированный слой 108 истока/стока содержит материал III-V групп. В одном варианте осуществления сильнолегированный слой 108 имеет концентрацию легирующих добавок от 1x10¹⁹ до 1x10²¹ атомов/см³ и содержит материал III-V групп, который аналогичен материалу III-V групп слоя 107 устройства. В одном варианте осуществления толщина слоя 108 истока/стока определяется конструкцией устройства. В одном варианте осуществления толщина слоя 108 истока/стока составляет приблизительно от 10 нм до приблизительно 100 нм. В более конкретном варианте осуществления толщина слоя 108 истока/стока составляет приблизительно 20 нм. В одном варианте осуществления слой 108 истока/стока наносят через канавку 103 на верхний защитный слой 107, используя эпитаксию в выбранной области, слой 108 истока/стока может быть избирательно нанесен через канавку 103 на верхний защитный слой 107 с использованием одной из эпитаксиальных технологий, известных специалистам в области изготовления электронных устройств, например химического осаждения из паровой фазы (“CVD”), металлоорганического химического осаждения из паровой фазы (“MOCVD”), осаждения атомарного слоя (“ALD”) или другой технологии эпитаксиального выращивания, известной специалисту в области изготовления электронных устройств.In one embodiment, the heavily doped source / drain layer 108 comprises Group III-V material. In one embodiment, the heavily doped layer 108 has a dopant concentration of 1x10 ¹⁹ to 1x10 ²¹ atoms / cm ³ and contains a Group III-V material that is similar to the Group III-V material of the device layer 107. In one embodiment, the thickness of the source / drain layer 108 is determined by the design of the device. In one embodiment, the thickness of the source / drain layer 108 is from about 10 nm to about 100 nm. In a more specific embodiment, the source / drain layer 108 is approximately 20 nm thick. In one embodiment, the source / drain layer 108 is applied through the groove 103 to the upper protective layer 107 using epitaxy in the selected area, the source / drain layer 108 can be selectively applied through the groove 103 to the upper protective layer 107 using one of the epitaxial techniques known in the art. those skilled in the art of electronic device fabrication, such as chemical vapor deposition (“CVD”), organometallic chemical vapor deposition (“MOCVD”), atomic layer deposition (“ALD”), or other epitaxial growth technology known to one of ordinary skill in the art electronic devices.

На фиг. 11 показан вид 1100 в перспективе многослойного стэка, как представлено на фиг. 6, в соответствии с одним вариантом осуществления. Многослойный стэк для изготовления электронных устройств содержит первый буферный слой 204 в канавке, сформированный в изолирующем слое 202 на подложке 201. Второй буферный слой 205 нанесен на первый буферный слой 204 и слой 206 канала устройства - на второй буферный слой. Второй буферный слой 205 имеет параметр решетки, который соответствует параметру решетки слоя 206 канала устройства. Первый буферный слой 204 имеет параметр решетки в диапазоне между параметрами решетки подложки 201 и слоя 206 канала устройства, как описано выше.FIG. 11 is a perspective view 1100 of a multilayer stack as shown in FIG. 6 in accordance with one embodiment. A multilayer stack for making electronic devices comprises a first buffer layer 204 in a groove formed in an insulating layer 202 on a substrate 201. A second buffer layer 205 is applied to a first buffer layer 204 and a device channel layer 206 to a second buffer layer. The second buffer layer 205 has a lattice parameter that corresponds to the lattice parameter of the channel layer 206 of the device. The first buffer layer 204 has a lattice parameter in the range between the lattice parameters of the substrate 201 and the device channel layer 206, as described above.

В одном варианте осуществления каждый из первого буферного слоя 204, второго буферного слоя 205 и слоя 206 канала устройства представляет собой слой на основе материала III-V групп, и подложка 201 представляет собой кремниевую подложку, как описано выше. Верхний защитный слой 207, в случае необходимости, наносят на слой 206 канала устройства, как описано выше. В одном варианте осуществления каждый из первого буферного слоя 204; второго буферного слоя 205, слоя 206 канала устройства и верхнего защитного слоя 207 наносят, используя химическое осаждение из паровой фазы, как описано выше.In one embodiment, the first buffer layer 204, the second buffer layer 205, and the device channel layer 206 are each a Group III-V material layer, and the substrate 201 is a silicon substrate as described above. The top protective layer 207 is optionally applied to the device channel layer 206 as described above. In one embodiment, each of the first buffer layer 204; the second buffer layer 205, the device channel layer 206, and the upper protective layer 207 are applied using chemical vapor deposition as described above.

Как правило, когда встраивают несогласованные по решетке пленки, формируются дефекты. Эти дефекты после формирования распространяются вверх по решетке под определенным углом. Многослойный стэк для изготовления электронных устройств, содержащий первый буферный слой 204 в канавке 203, в изолирующем слое 202 на подложке 201, второй буферный слой 205 на первом буферном слое 204; и слой 206 канала устройства на втором буферном слое 205, в котором второй буферный слой 205 имеет параметр решетки, который соответствует параметру решетки слоя 206 канала устройства, и в котором первый буферный слой 204 имеет параметр решетки в диапазоне между параметрами решеток подложки 201 и слоя 206 канала устройства, позволяет разместить границу перехода окончания дефекта далеко под слоем 206 канала фактического устройства, так что дефект не влияет на характеристики устройства.As a rule, when lattice-mismatched films are embedded, defects are formed. These defects, after formation, propagate up the grating at a certain angle. A multilayer stack for making electronic devices comprising a first buffer layer 204 in a groove 203, in an insulating layer 202 on a substrate 201, a second buffer layer 205 on a first buffer layer 204; and a device channel layer 206 on the second buffer layer 205, in which the second buffer layer 205 has a lattice parameter that corresponds to the lattice parameter of the device channel layer 206, and in which the first buffer layer 204 has a lattice parameter in the range between the lattice parameters of the substrate 201 and the layer 206 of the device channel, allows the defect end transition boundary to be placed far below the channel layer 206 of the actual device, so that the defect does not affect the performance of the device.

На фиг. 7 показан вид 700 в поперечном сечении, аналогичный фиг. 6, после удаления сильнолегированного слоя истока/стока из области 123 затвора устройства, в соответствии с одним вариантом осуществления. Сильнолегированный слой 108 истока/стока оставляют ненарушенным в областях истока/стока (не показаны) слоя 106 устройства.FIG. 7 is a cross-sectional view 700 similar to FIG. 6 after removing the highly doped source / drain layer from the gate region 123 of the device, in accordance with one embodiment. The heavily doped source / drain layer 108 is left intact in the source / drain regions (not shown) of the device layer 106.

На фиг. 8 показан вид 800 в поперечном сечении, аналогичный фиг. 7, после того, как было сформировано ребро устройства, в соответствии с одним вариантом осуществления. Как показано на фиг. 8, ребро 109 устройства содержит участок необязательного верхнего защитного слоя 112 на участке слоя 111 устройства, на участке второго буферного слоя 110. Как показано на фиг. 8, ребро 108 имеет верхнюю поверхность 124 и противоположные боковые стенки 125 и 126. В одном варианте осуществления формирование ребра 109 подразумевает нанесение структурированной твердой маски на верхний защитный слой 107 с последующим формированием выемки в изолирующем слое 102 вплоть до глубины, определенной конструкцией устройства, как известно специалисту в области изготовления электронных устройств. В одном варианте осуществления в изолирующем слое 102 формируют выемку, используя технологию избирательного вытравливания, оставляя ребро 109 без нарушений. Например, выемка в изолирующем слое 102 может быть сформирована с использованием технологии избирательного вытравливания, известной специалистам в области изготовления электронных устройств, но при этом она не ограничена влажным вытравливанием и сухим вытравливанием химическим составом, имеющим по существу высокую избирательную способность в отношении ребра на подложке 101. Это означает, что химический состав, в основном, вытравливает изолирующий слой 102, а не ребро на подложке 101. В одном варианте осуществления отношение скоростей вытравливания изолирующего слоя 102 к ребру составляет по меньшей мере 10:1.FIG. 8 is a cross-sectional view 800 similar to FIG. 7 after the device rib has been formed, in accordance with one embodiment. As shown in FIG. 8, the rib 109 of the device comprises a portion of an optional upper protective layer 112 in a portion of the device layer 111, in a portion of the second buffer layer 110. As shown in FIG. 8, rib 108 has a top surface 124 and opposing side walls 125 and 126. In one embodiment, forming rib 109 involves applying a structured hard mask to the top protective layer 107 and then forming a notch in the insulating layer 102 up to a depth dictated by the design of the device as known to the person skilled in the art of manufacturing electronic devices. In one embodiment, a notch is formed in the insulating layer 102 using a selective etching technique, leaving the rib 109 intact. For example, a notch in the insulating layer 102 can be formed using selective etching techniques known to those skilled in the art of electronic device manufacturing, but is not limited to wet etching and dry etching with a chemistry having a substantially high rib selectivity on the substrate 101. This means that the chemistry will primarily etch the insulating layer 102 rather than the rib on the substrate 101. In one embodiment, the etching rate of the insulating layer 102 to the rib is at least 10: 1.

Как показано на фиг. 8, структурированную твердую маску удаляют с ребра 109. Слой структурированной твердой маски может быть удален с верхней части ребра 109 с использованием обработки полировкой, такой как CMP, как известно специалисту в области изготовления электронных устройств. Как показано на фиг. 8, на изолирующем слое 102 формируют выемку вплоть до определенной глубины, которая определяет высоту ребра 109 устройства относительно верхней поверхности изолирующего слоя 102. Высота и ширина ребра 109 обычно определены проектом. В одном варианте осуществления высота ребра составляет от приблизительно 10 нм до приблизительно 100 нм, и ширина ребра 109 составляет от приблизительно 5 нм до приблизительно 20 нм.As shown in FIG. 8, the structured hard mask is removed from the rib 109. The structured hard mask layer can be removed from the top of the rib 109 using a polishing treatment such as CMP as known to the person skilled in the art of electronic manufacturing. As shown in FIG. 8, a recess is formed on the insulating layer 102 up to a certain depth, which defines the height of the rib 109 of the device relative to the top surface of the insulating layer 102. The height and width of the rib 109 are usually defined by design. In one embodiment, the rib height is from about 10 nm to about 100 nm, and the width of the rib 109 is from about 5 nm to about 20 nm.

На фиг. 9 показан вид 900 в поперечном сечении, аналогичный фиг. 8, после нанесения изолирующего слоя 113 на изолирующий слой 102 рядом с боковыми стенками части первого буферного слоя 110, в соответствии с одним вариантом осуществления. В одном варианте осуществления изолирующий слой 113 может представлять собой любой материал, пригодный для изоляции соседних устройств и предотвращения утечек из ребер. В одном варианте осуществления электрически изолирующий слой 113 представляет собой оксидный слой, например двуокись кремния или любой другой электроизолирующий слой, как задано проектом. В одном варианте осуществления изолирующий слой 113 представляет собой слой STI для обеспечения полевой изоляции областей, которые изолируют одно ребро от других ребер на подложке 101. В одном варианте осуществления толщина изолирующего слоя 113 соответствует толщине участка второго буферного слоя 110, который определяется конструкцией устройства на ребре. В одном варианте осуществления толщина изолирующего слоя 113 находится приблизительном в диапазоне от 1 нм до приблизительно 30 нм. Изолирующий слой 113 может представлять собой защитное покрытие, нанесенное с использованием любой из технологий, известных специалисту в области техники изготовления электронных устройств, такой как, но без ограничений, химическое осаждение из паровой фазы (CVD), и физическое осаждение из паровой фазы (PVP). В одном варианте осуществленияFIG. 9 is a cross-sectional view 900 similar to FIG. 8 after the insulating layer 113 is applied to the insulating layer 102 adjacent to the side walls of a portion of the first buffer layer 110, in accordance with one embodiment. In one embodiment, the insulating layer 113 can be any material suitable for insulating adjacent devices and preventing fins from leaking. In one embodiment, the electrically insulating layer 113 is an oxide layer such as silicon dioxide or any other electrically insulating layer as specified by design. In one embodiment, the insulating layer 113 is an STI layer for providing field isolation of areas that isolate one rib from other ribs on the substrate 101. In one embodiment, the thickness of the insulating layer 113 corresponds to the thickness of the portion of the second buffer layer 110, which is determined by the design of the device on the rib ... In one embodiment, the thickness of the insulating layer 113 ranges from about 1 nm to about 30 nm. The insulating layer 113 may be a protective coating applied using any of the techniques known to a person skilled in the art of manufacturing electronic devices, such as, but not limited to, chemical vapor deposition (CVD), and physical vapor deposition (PVP) ... In one embodiment

На фиг. 10 показан вид 1000 в поперечном сечении, аналогичный фиг. 9, после нанесения диэлектрического слоя затвора и слоя электрода затвора на ребро, в соответствии с одним вариантом осуществления. Диэлектрический слой 114 затвора сформирован на и вокруг трех сторон полупроводникового ребра 109. Как показано на фиг. 10, диэлектрический слой 114 затвора формируется на или рядом с верхней поверхностью 124 и на или рядом с боковой стенкой 125, и на или рядом с боковой стенкой 126 ребра 109. Диэлектрический слой 114 затвора может представлять собой любой хорошо известный диэлектрический слой затвора.FIG. 10 is a cross-sectional view 1000 similar to FIG. 9 after applying the gate dielectric layer and the gate electrode layer to the rib, in accordance with one embodiment. A gate dielectric layer 114 is formed on and around three sides of the semiconductor rib 109. As shown in FIG. 10, a gate dielectric layer 114 is formed on or near the top surface 124 and on or near the side wall 125 and on or near the side wall 126 of the rib 109. The gate dielectric layer 114 can be any well known gate dielectric layer.

В одном варианте осуществления диэлектрический слой 103 затвора представляет собой диэлектрический материал с высоким значением k, имеющий диэлектрическую постоянную, большую, чем диэлектрическая постоянная двуокиси кремния. В одном варианте осуществления электрически изолирующий слой 103 содержит диэлектрический материал с высоким значением k, такой как металлооксидный диэлектрик. Например, диэлектрический слой 103 затвора может представлять собой, но не ограничен этим, окись кремния и тантала (TaSiOx); пентаокись (Ta₂O₅), и окись титана (TiО₂), окись циркония (ZrО₂), окись гафния (HfО₂), окись лантана (La₂О₄), титанат циркония и свинца (PZT), другой диэлектрический материал с высоким значением k, или их комбинации. В одном варианте осуществления диэлектрик 114 затвора представляет собой диэлектрический слой из двуокиси кремния (SiО₂), оксинитрида кремния(SiO_xN_y) или нитрида кремния (Si₃N₄). В одном варианте осуществления толщина диэлектрического слоя 103 затвора находится в диапазоне от приблизительно 1 нм до приблизительно 20 нм, и более конкретно от приблизительно 5 нм до приблизительно 10 нм.In one embodiment, the gate dielectric layer 103 is a high k-value dielectric material having a dielectric constant greater than the dielectric constant of silicon dioxide. In one embodiment, the electrically insulating layer 103 comprises a high k-value dielectric material such as a metal oxide dielectric. For example, the gate dielectric layer 103 may be, but is not limited to, silicon tantalum oxide (TaSiOx); pentaoxide (Ta ₂ O ₅ ), and titanium oxide (TiO ₂ ), zirconium oxide (ZrO ₂ ), hafnium oxide (HfO ₂ ), lanthanum oxide (La ₂ O ₄ ), zirconium lead titanate (PZT), other dielectric material with a high k value, or a combination of both. In one embodiment, the gate dielectric 114 is a dielectric layer of silicon dioxide (SiO ₂ ), silicon oxynitride (SiO _x N _y ), or silicon nitride (Si ₃ N ₄ ). In one embodiment, the thickness of the gate dielectric layer 103 ranges from about 1 nm to about 20 nm, and more specifically from about 5 nm to about 10 nm.

Как показано на фиг. 10, слой 115 электрода затвора нанесен на диэлектрик 114 затвора на ребре 109. Электрод 115 затвора сформирован на и вокруг диэлектрического затвора 114 слоя, как показано на фиг. 10. Электрод 115 затвора сформирован на или рядом с диэлектриком 114 затвора на боковой стенке 125 полупроводникового ребра 109, сформирован на диэлектрике 114 затвора на верхней поверхности 124 полупроводникового ребра 109, и сформирован рядом с или на диэлектрическом слое 114 затвора, на боковой стенке 125 полупроводникового ребра 109.As shown in FIG. 10, a gate electrode layer 115 is applied to the gate dielectric 114 at the rib 109. The gate electrode 115 is formed on and around the layer dielectric 114 as shown in FIG. 10. The gate electrode 115 is formed on or adjacent to the gate dielectric 114 on the side wall 125 of the semiconductor fin 109, is formed on the gate dielectric 114 on the upper surface 124 of the semiconductor fin 109, and is formed next to or on the gate dielectric layer 114 on the side wall 125 of the semiconductor ribs 109.

Как показано на фиг. 10, электрод 115 затвора имеет верхнюю часть 130 и пару поперечно противоположных боковых стенок, таких как боковая стенка 127 и боковая стенка 128, разделенные расстоянием, которое задает длину канала устройства на ребре. Электрод 115 затвора может быть сформирован из любого подходящего материала электрода затвора. В одном варианте осуществления электрод 115 затвора представляет собой электрод затвора из металла, такой как, но без ограничений, вольфрам, тантал, титан и их нитриды. Следует понимать, что электрод 115 затвора не обязательно должен представлять собой единый материал и может представлять собой композитный стэк тонких пленок, таких как (без ограничения) электрод из поликристаллического кремния/металлический электрод или электрод из металла/поликристаллического кремния. В одном варианте осуществления электрод 115 затвора содержит поликристаллический кремний, легированный до плотности концентрации от 1x10¹⁹ атомов/см³ до 1x10²⁰ атомов/см³.As shown in FIG. 10, gate electrode 115 has an upper portion 130 and a pair of transversely opposite side walls, such as side wall 127 and side wall 128, separated by a distance that defines the length of the device channel on the rib. The gate electrode 115 may be formed from any suitable gate electrode material. In one embodiment, the gate electrode 115 is a gate electrode of a metal such as, but not limited to, tungsten, tantalum, titanium, and nitrides thereof. It should be understood that the gate electrode 115 does not have to be a single material and may be a composite stack of thin films such as, but not limited to, a polysilicon / metal electrode or a metal / polysilicon electrode. In one embodiment, the gate electrode 115 comprises polycrystalline silicon doped to a concentration density of 1x10 ¹⁹ atoms / cm ³ to 1x10 ²⁰ atoms / cm ³ .

На фиг. 12 показан вид 1200 в перспективе части транзистора с тремя затворами, как представлено на фиг. 10, в соответствии с одним вариантом осуществления. Как показано на фиг. 12, транзистор с тремя затворами включает в себя электроизолирующий слой 302 на подложке 301 рядом с ребром 309. В одном варианте осуществления транзистор с тремя затворами соединен с одним или более слоями металлизации (не показаны). Один или больше слоев металлизации могут быть отделены от соседних слоев металлизации диэлектрическим материалом, например межслойным диэлектриком (ILD) (не показан). Соседние слои металлизации могут быть электрически соединены через переходные отверстия (не показаны).FIG. 12 is a perspective view 1200 of a portion of a three-gate transistor as shown in FIG. 10 in accordance with one embodiment. As shown in FIG. 12, a three-gate transistor includes an electrically insulating layer 302 on a substrate 301 adjacent to a rib 309. In one embodiment, a three-gate transistor is coupled to one or more metallization layers (not shown). One or more metallization layers may be separated from adjacent metallization layers with a dielectric material, such as an interlayer dielectric (ILD) (not shown). Adjacent metallization layers can be electrically connected through vias (not shown).

Как показано на фиг. 12, ребро 309 выступает из верхней поверхности изолирующего слоя 302. Ребро 309 содержит необязательный слой 308 верхнего защитного слоя на основе материала III-V групп, на слое 307 канала на основе материала III-V групп на участке 306 второго буферного слоя 305 на основе материала III-V групп, на первом буферном слое 304 на основе материала III-V групп. Электрод 311 затвора сформирован на и вокруг диэлектрика 310 затвора.As shown in FIG. 12, a rib 309 protrudes from the upper surface of the insulating layer 302. The rib 309 contains an optional upper protective layer based on III-V material, on the channel layer 307 based on III-V material in the region 306 of the second buffer layer 305 based on the material III-V groups, on the first buffer layer 304 based on material of III-V groups. A gate electrode 311 is formed on and around the gate dielectric 310.

Ребро 309, содержащее необязательный слой 308 верхнего защитного слоя на основе материала III-V групп, на слое 307 канала устройства на основе материала III-V групп, на участке 306 второго буферного слоя 305 на основе материала III-V групп, на первом буферном слое 304 на основе материала III-V групп, в котором второй буферный слой имеет параметр решетки, который соответствует параметру решетки слоя канала устройства, и в котором первый буферный слой имеет параметр решетки в диапазоне между параметрами решеток подложки и слоя устройства, обеспечивает возможность приспособления к несоответствию решеток подложки 301 и слоя 307 канала устройства, так что дефекты могут быть захвачены между толщиной буферных слоев 304 и 305.Rib 309 containing an optional layer 308 of the upper protective layer based on III-V material on the channel layer 307 of the device based on the material of III-V groups, in the region 306 of the second buffer layer 305 based on the material of III-V groups, on the first buffer layer 304 based on group III-V material, in which the second buffer layer has a lattice parameter that corresponds to the lattice parameter of the channel layer of the device, and in which the first buffer layer has a lattice parameter in the range between the lattice parameters of the substrate and the device layer, allows adaptation to the mismatch grids of the substrate 301 and the channel layer 307 of the device, so that defects can be trapped between the thickness of the buffer layers 304 and 305.

Как показано на фиг. 12, ребро 309 имеет пару противоположных боковых стенок, разделенных расстоянием, которое задает ширину полупроводникового ребра. В одном варианте осуществления ширина ребра приблизительно составляет в диапазоне от приблизительно 5 нм до приблизительно 50 нм. В одном варианте осуществления длина ребер больше, чем ширина и определена конструкцией. В одном варианте осуществления длина ребер составляет от приблизительно 50 нм до сотен микрон. В одном варианте осуществления высота ребра над верхней поверхностью изолирующего слоя 302 находится приблизительно в диапазоне от приблизительно 5 нм до приблизительно 500 нм.As shown in FIG. 12, rib 309 has a pair of opposite side walls separated by a distance that defines the width of the semiconductor rib. In one embodiment, the rib width is in the range of about 5 nm to about 50 nm. In one embodiment, the length of the ribs is greater than the width and is determined by design. In one embodiment, the length of the ribs is from about 50 nm to hundreds of microns. In one embodiment, the height of the rib above the top surface of the insulating layer 302 ranges from about 5 nm to about 500 nm.

Как показано на фиг. 12, электрод 311 затвора нанесен на диэлектрик 310 затвора на ребре 309. Электрод 311 затвора сформирован на и вокруг диэлектрика 310 затвора. Область истока и область стока сформированы на противоположных сторонах электрода 311 затвора, на участке 313 слоя устройства ребра 313. Один из электрода 312 истока/стока сформирован на области истока/стока, на одной стороне электрода 311 затвора, и другой один из электрода истока/стока (не показан) сформирован на области истока/стока на противоположной стороне электрода 311 затвора с использованием одной из технологий, известных специалисту области изготовления электронных устройств.As shown in FIG. 12, a gate electrode 311 is applied to a gate dielectric 310 at the rib 309. A gate electrode 311 is formed on and around the gate dielectric 310. A source region and a drain region are formed on opposite sides of the gate electrode 311, in the layer portion 313 of the rib device 313. One of the source / drain electrode 312 is formed on the source / drain region, on one side of the gate electrode 311, and the other is one of the source / drain electrode (not shown) is formed on a source / drain region on the opposite side of the gate electrode 311 using one of the techniques known to a person skilled in the art of manufacturing electronic devices.

Области истока и стока сформированы из одного и того же типа удельной проводимости, такой как проводимость N-типа или P-типа. В одном варианте осуществления области истока и стока имеют концентрацию легирования от 1x10¹⁹ до 1x10²¹ атомов/см³. Области истока и стока могут быть сформированы с однородной концентрацией или могут включать в себя подобласти с разными концентрациями или профилями легирования, такими как области кончика (например, расширения истока/стока). В одном варианте осуществления области истока и стока имеют одинаковую концентрацию легирования и профиль. В одном варианте осуществления концентрация и профиль легирования областей истока и стока, таких как область 104 истока и область 106 стока, могут изменяться для получения определенной электрической характеристики. Участок ребра 309, расположенный между областью истока и областями стока, образует область 314 канала транзистора.The source and drain regions are formed from the same type of conductivity such as N-type or P-type conductivity. In one embodiment, the source and drain regions have a doping concentration of 1x10 ¹⁹ to 1x10 ²¹ atoms / cm ³ . The source and drain regions can be formed with a uniform concentration, or can include sub-regions with different doping concentrations or profiles, such as tip regions (eg, source / drain expansion). In one embodiment, the source and drain regions have the same doping concentration and profile. In one embodiment, the concentration and doping profile of the source and drain regions, such as the source region 104 and the drain region 106, may be varied to obtain a specific electrical characteristic. The portion of the rib 309 located between the source region and the drain regions forms the channel region 314 of the transistor.

Область 314 канала также может быть определена как область полупроводникового ребра 309, окруженного электродом 311 затвора. Однако иногда область истока/стока может продолжаться несколько за пределы электрода затвора, например из-за диффузии, для определения несколько меньшей области канала, чем длина электрода затвора (Lg). В одном варианте осуществления область 314 канала является областью с собственной электропроводностью или нелегированной областью. В одном варианте осуществления область 314 канала является легированной, например, до уровня электропроводности от 1x10¹⁶ до 1x10¹⁹ атомов/см³. В одном варианте осуществления, когда область в канале является легированной, она обычно легирована до противоположного типа удельной проводимости области истока/стока. Например, когда области истока и стока имеют проводимость n-типа, область канала может быть легирована до проводимости p-типа. Аналогично, когда области истока и стока имеют проводимость p-типа, область канала могла бы иметь проводимость n-типа. Таким образом, транзистор 100 с тремя затворами может быть сформирован с получением либо транзистора NMOS, или транзистора PMOS, соответственно.The channel region 314 can also be defined as the region of the semiconductor rib 309 surrounded by the gate electrode 311. However, sometimes the source / drain area may extend slightly beyond the gate electrode, for example due to diffusion, to define a slightly smaller channel area than the gate electrode length (Lg). In one embodiment, the channel region 314 is an intrinsic or undoped region. In one embodiment, the channel region 314 is doped, for example, to a conductivity level of 1x10 ¹⁶ to 1x10 ¹⁹ atoms / cm ³ . In one embodiment, when the region in the channel is doped, it is usually doped to the opposite conductivity type of the source / drain region. For example, when the source and drain regions have n-type conductivity, the channel region can be doped to p-type conductivity. Likewise, when the source and drain regions have p-type conductivity, the channel region could have n-type conductivity. Thus, the three-gate transistor 100 can be formed to provide either an NMOS transistor or a PMOS transistor, respectively.

Области канала, такие как область 314 канала, могут быть равномерно легированы или могут быть легированы неравномерно или с разными концентрациями для получения определенных электрических и рабочих характеристик. Например, области канала, такие как область 314 канала, могут включать в себя хорошо известные области ореола, если это требуется. Как показано на фиг. 12, транзистор с тремя затворами имеет диэлектрик 310 и электрод 311 затвора, окружающий полупроводниковое ребро 309 с трех сторон, что обеспечивает три канала на ребре 309, один канал продолжается между областями истока и стока на одной боковой стенке ребра, такой как боковая стенка 315, второй канал продолжается между областями истока и стока на верхней поверхности ребра, такой как поверхность 317, и третий канал продолжается между областями истока и стока на другой боковой стенке ребра, такой как боковая стенка 316.Channel regions, such as channel region 314, may be uniformly doped, or may be unevenly doped or at different concentrations to obtain specific electrical and performance characteristics. For example, channel regions such as channel region 314 may include well-known halo regions if desired. As shown in FIG. 12, a three-gate transistor has a dielectric 310 and a gate electrode 311 surrounding the semiconductor rib 309 on three sides, which provides three channels on the rib 309, one channel extending between the source and drain regions on one side wall of the rib, such as side wall 315. the second channel extends between the source and drain regions on the top surface of the fin, such as surface 317, and the third channel extends between the source and drain regions on the other side wall of the fin, such as side wall 316.

В одном варианте осуществления, области истока транзистора 1200 электрически соединены с более высокими уровнями металлизации (например, металл 1, металл 2, металл 3 и так далее) для взаимного электрического соединения различных транзисторов массива в функциональные схемы. В одном варианте осуществления области стока транзистора 1200 соединены с более высоким слоем металлизации (например, металл 1, металл 2, металл 3 и так далее) для взаимного электрического соединения различных транзисторов массива вместе в функциональные схемы.In one embodiment, the source regions of transistor 1200 are electrically connected to higher metallization levels (eg, metal 1, metal 2, metal 3, and so on) to interconnect the various transistors in the array in functional circuits. In one embodiment, the drain regions of transistor 1200 are coupled to a higher metallization layer (eg, metal 1, metal 2, metal 3, and so on) to interconnect the various transistors in the array together in functional circuits.

На фиг. 13 показан примерный график 1300, представляющий холловской подвижности носителей (например, электронов, дырок) 1301 в зависимости от толщины 1302 канала InGaAs, в соответствии с одним вариантом осуществления. Материал InGaAs с высоким содержанием (например по меньшей мере 70%) индия, такой как In_0,7Ga_0,3As, имеет высокую подвижность носителей, что делает его привлекательным вариантом выбора материала канала для устройства на основе III-V групп. При использовании InGaAs с высоким содержанием (например по меньшей мере 70%) индия, такого как In_0,7Ga_0,3As, в качестве слоя канала устройства, повышается рабочая характеристика устройства и увеличивается коэффициент усиления устройства. Данные 1303 показывают, что холловская подвижность поддерживается на высоком уровне приблизительно 10000 см²/(В·с) вплоть до тонкого корпуса устройства 5 нм. При это отсутствует влияние неровностей поверхности на подвижность носителей.FIG. 13 is an exemplary graph 1300 representing the Hall mobility of carriers (eg, electrons, holes) 1301 versus InGaAs channel thickness 1302, in accordance with one embodiment. An InGaAs material with a high content (eg, at least 70%) indium, such as In _0.7 Ga _0.3 As, has a high carrier mobility, making it an attractive channel material choice for a Group III-V device. By using InGaAs with a high content (eg, at least 70%) indium, such as In _0.7 Ga _0.3 As, as the channel layer of the device, the performance of the device is improved and the gain of the device is increased. Data 1303 shows that the Hall mobility is maintained at a high level of about 10,000 cm ² / (V · s) up to a 5 nm device thin body. In this case, there is no effect of surface irregularities on the carrier mobility.

На фиг. 14 показан примерный график 1400, представляющий эффективную массу (m₀) электрона 1401 в зависимости от содержания In (%) 1402, в соответствии с одним вариантом осуществления. Данные 1403 означают, что m₀уменьшается при более высоком содержании индия (%). Как показано на фиг. 12, для увеличения высоты ребра (“H_si”) ребра в устройстве с тремя затворами, изготовленном с использованием InGaAs, имеющего высокое содержание (например, 70%) индия (например, In_0,7Ga_0,3As), несоответствие решеток между каналом (например, слоя 307) и нижним буфером, расположенным рядом с каналом (например, буферным слоем 305), необходимо минимизировать. Если несоответствие решеток будет большим, для предотвращения образования новых дефектов толщина In_0,7Ga_0,3As (и, следовательно, H_si) должна быть ограничена критической толщиной слоя. В результате, нижний буферный слой, расположенный рядом со слоем канала устройства In_0,7Ga_0,3As, должен иметь константу решетки, по существу, такую же (или близкую), как у канала In_0,7Ga_0,3As. Аналогичным образом, константы решеток слоя канала устройства, такого как слой 307 канала устройства, и расположенной под ним части буферного слоя, такой как часть 306 второго буферного слоя 305, позволяют (1) сделать неограниченным тройной затвор H_Si (2) предотвратить образование каких-либо новых дефектов в канале/рядом с нижним буфером и (3) захватить все дефекты, которые образуются в интерфейсе между вторым буферным слоем и первым буферным слоем, как, например, между буферным слоем 305 и буферным слоем 303, и все дефекты, которые формируются на границе перехода между первым буферным слоем и подложкой Si, как, например, между буферным слоем 303 и подложкой 301, в канавке, такой как канавка 303, вдалеке от слоя канала устройства, такого как слой 307 канала устройства.FIG. 14 is an exemplary graph 1400 representing the effective mass (m ₀ ) of an electron 1401 versus In (%) 1402, in accordance with one embodiment. Data 1403 means that m ₀ decreases with higher indium content (%). As shown in FIG. 12, to increase the fin height (“H _si ”) of the fin in a triple gate device made using InGaAs having a high content (eg 70%) indium (eg In _0.7 Ga _0.3 As), lattice mismatch between the channel (eg, layer 307) and the lower buffer adjacent to the channel (eg, buffer layer 305) should be minimized. If the lattice mismatch is large, the thickness of In _0.7 Ga _0.3 As (and therefore H _si ) must be limited to the critical layer thickness to prevent the formation of new defects. As a result, the lower buffer layer adjacent to the channel layer of the In _0.7 Ga _0.3 As device should have a lattice constant that is essentially the same (or close) to that of the In _0.7 Ga _0.3 As channel. ... Likewise, the lattice constants of the device channel layer, such as the device channel layer 307, and the portion of the buffer layer located below it, such as the part 306 of the second buffer layer 305, allow (1) to make the triple gate H _Si unrestricted (2) to prevent the formation of any either new defects in the channel / near the lower buffer and (3) capture all defects that form in the interface between the second buffer layer and the first buffer layer, such as between buffer layer 305 and buffer layer 303, and all defects that form at the interface between the first buffer layer and the Si substrate, such as between the buffer layer 303 and the substrate 301, in a groove, such as a groove 303, away from a device channel layer, such as a device channel layer 307.

На фиг. 15 показан примерный график 1500, представляющий содержание индия в InGaAs 1501, в зависимости от константы 1502 решетки, в соответствии с одним вариантом осуществления. Как показано на фиг. 15, более высокие концентрации индия в устройстве InGaAs позволяют легче получить затвор, окружающий со всех сторон кремниевые архитектуры (“GAA”). Увеличение содержания индия увеличивает константу решетки InGaAs. Как показано на фиг. 15, для устройства 1503 с тремя затворами требуется новый буфер для In_0,7Ga_0,3As, из-за критической толщины слоя. Устройство 1504 из нанопроводников имеет толщину t, меньшую, чем критическая толщина слоя tc (t <tc).FIG. 15 is an exemplary graph 1500 representing the indium content of InGaAs 1501 versus lattice constant 1502, in accordance with one embodiment. As shown in FIG. 15, the higher indium concentrations in the InGaAs device make it easier to obtain a gate surrounding silicon architectures (“GAA”). An increase in the indium content increases the lattice constant of InGaAs. As shown in FIG. 15, the 1503 triple gate device requires a new In _0.7 Ga _0.3 As buffer due to the critical layer thickness. The nanowire device 1504 has a thickness t less than the critical layer thickness tc (t <tc).

Данные 1505 показывают, что изготовление слоя канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп, на первом буферном слое на основе материала III-V групп, где второй буферный слой имеет параметр решетки, соответствующий параметру решетки слоя канала устройства, и где первый буферный слой имеет параметр решетки в диапазоне между параметрами решеток подложки и слоя устройства (например, три затвора на буферном устройстве 1503, нанопроводники на буферном устройстве 1504), позволяют повысить рабочие характеристики устройства.Data 1505 show that the production of the channel layer of the device based on the material of III-V groups on the second buffer layer based on the material of III-V groups, on the first buffer layer based on the material of III-V groups, where the second buffer layer has a lattice parameter corresponding to the parameter the lattice of the device channel layer, and where the first buffer layer has a lattice parameter in the range between the lattice parameters of the substrate and the device layer (for example, three gates on the buffer device 1503, nanowires on the buffer device 1504), can improve the performance of the device.

На фиг. 16 иллюстрируется компьютерное устройство 1600 в соответствии с одним вариантом осуществления. В компьютерном устройстве 1600 содержится плата 1602. Плата 1602 может включать в себя множество компонентов, включающих в себя, но без ограничения, процессор 1601 и по меньшей мере одну микросхему 1604 передачи данных. Процессор 1601 физически и электрически соединен с платой 1602. В некоторых вариантах осуществления по меньшей мере одна микросхема передачи данных также физически и электрически соединена с платой 1602. В дополнительных вариантах осуществления по меньшей мере одна микросхема 1604 передачи данных составляет часть процессора 1601.FIG. 16 illustrates a computing device 1600 in accordance with one embodiment. In the computing device 1600, a board 1602 is included. The board 1602 may include a variety of components including, but not limited to, a processor 1601 and at least one communications chip 1604. Processor 1601 is physically and electrically connected to board 1602. In some embodiments, at least one communications chip is also physically and electrically connected to board 1602. In additional embodiments, at least one communications chip 1604 forms part of processor 1601.

В зависимости от области применения компьютерное устройство 1600 может включать в себя другие компоненты, которые могут быть или могут не быть физически и электрически соединены с платой 1602. Эти другие компоненты включают в себя, но не ограничены этим, память, такую как энергозависимая память 1608 (например, DRAM), энергонезависимая память 1610 (например, ROM), флэш-память, графический процессор 1612, цифровой сигнальный процессор (не показан), криптопроцессор (не показан), набор 1614 микросхем, антенна 1616, дисплей, например сенсорный дисплей 1617, контроллер дисплея, например контроллер 1611 сенсорного дисплея, аккумуляторную батарею 1618, аудиокодек (не показан), видеокодек (не показан), усилитель, например усилитель 1609 мощности, устройство 1613 глобальной системы позиционирования (GPS), компас 1614, акселерометр (не показан), гироскоп (не показан), громкоговоритель 1615, камеру 1603 и устройство накопителя большой емкости (такое как привод жесткого диска, компакт-диск (CD), цифровой универсальный диск (DVD) и т.д.) (не показан).Depending on the application, the computing device 1600 may include other components that may or may not be physically and electrically connected to the board 1602. These other components include, but are not limited to, memory such as volatile memory 1608 ( e.g. DRAM), non-volatile memory 1610 (e.g., ROM), flash memory, graphics processor 1612, digital signal processor (not shown), crypto processor (not shown), chipset 1614, antenna 1616, display such as touchscreen display 1617, a display controller such as a touch display controller 1611, a battery 1618, an audio codec (not shown), a video codec (not shown), an amplifier such as a power amplifier 1609, a global positioning system (GPS) device 1613, a compass 1614, an accelerometer (not shown), gyroscope (not shown), speaker 1615, camera 1603, and a mass storage device (such as a hard disk drive, compact disc (CD), qi Firmware versatile disc (DVD), etc.) (not shown).

Микросхема передачи данных, например микросхема 1604 передачи данных, обеспечивает возможность беспроводной передачи данных для передачи данных в и из компьютерного устройства 1600. Термин "беспроводной" и его производные может использоваться для описания схем, устройства, системы, способов, технологий, канала передачи и т.д., которые могут передавать данные в результате использования модулированного электромагнитного излучения через нетвердую среду. Этот термин не подразумевает, что ассоциированные устройства не содержат никаких проводников, хотя в некоторых вариантах осуществления они действительно могут их не содержать. Микросхема 1604 передачи данных может воплощать любое количество стандартов или протоколов беспроводной передачи данных, включая, но без ограничения, Wi-Fi (семейство IEEE 802.11), WiMAX (семейство IEEE 802.16), IEEE 802.20, long-term evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, их производные, а также любые другие протоколы беспроводной передачи данных, которые обозначаются 3G, 4G, 5G и так далее. Компьютерное устройство 1600 может включать в себя множество микросхем передачи данных. Например, микросхема 1604 передачи данных может быть специализированной для беспроводной передачи данных на коротком расстоянии, такой как Wi-Fi и Bluetooth, и микросхема 1636 передачи данных может быть специализированной для беспроводной передачи данных на большом расстоянии, такой как GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO и другие.A data transmission chip, such as a data transmission chip 1604, provides wireless data transmission capability for transmitting data to and from a computing device 1600. The term "wireless" and its derivatives can be used to describe circuits, devices, systems, methods, technologies, transmission channels, etc. .d., which can transmit data as a result of the use of modulated electromagnetic radiation through a non-solid medium. This term does not imply that the associated devices do not contain any conductors, although in some embodiments they may indeed not contain them. Data Chip 1604 can implement any number of wireless standards or protocols, including but not limited to Wi-Fi (IEEE 802.11 family), WiMAX (IEEE 802.16 family), IEEE 802.20, long-term evolution (LTE), Ev- DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, their derivatives, as well as any other wireless data transfer protocols denoted as 3G, 4G, 5G, and so on. Computing device 1600 can include a variety of data communication chips. For example, data transfer chip 1604 may be specialized for short-range wireless data transmission, such as Wi-Fi and Bluetooth, and data transfer chip 1636 may be specialized for long-range wireless data transmission, such as GPS, EDGE, GPRS, CDMA. , WiMAX, LTE, Ev-DO and others.

По меньшей мере в некоторых вариантах осуществления по меньшей мере некоторые из компонентов компьютерного устройства 1600 (например, процессор 1601, микросхема 1604 передачи данных, графический CPU 1612) включает в себя многослойный стэк, содержащий первый буферный слой на основе материала III-V групп в канавке в изолирующем слое или на кремниевой подложке, второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой устройства на основе материала III-V групп на втором буферном слое, в котором второй буферный слой на основе материала III-V групп имеет параметр решетки, который соответствует параметру решетки слоя канала устройства на основе материала III-V групп, и в котором первый буферный слой на основе материала III-V групп имеет параметр решетки в диапазоне между параметрами решеток кремниевой подложки и слоя устройства на основе материала III-V групп, как описано в настоящем документе.In at least some embodiments, at least some of the components of the computing device 1600 (e.g., processor 1601, data transfer chip 1604, graphics CPU 1612) includes a multilayer stack containing a first buffer layer based on group III-V material in a groove in an insulating layer or on a silicon substrate, a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a device layer based on group III-V material on a second buffer layer, in which the second buffer layer based on group III-V material has a lattice parameter that corresponds to the lattice parameter of the channel layer of a device based on group III-V material, and in which the first the buffer layer based on Group III-V material has a lattice parameter in the range between the lattice parameters of the silicon substrate and the device layer based on Group III-V material, as described herein.

Интегральная микросхема по меньшей мере некоторых компонентов вычислительного устройства 1600 (например, процессора 1601, графического CPU 1612) включает в себя одно или больше из устройств на основе материала III-V групп, таких как транзисторы с тремя затворами, нанопроводники, нанополоски, изготовленные с использованием способов, описанных в настоящем документе. Термин "процессор" может относиться к любому устройству или части устройства, которое обрабатывает электронные данные из регистров и/или памяти для преобразования этих электронных данных в другие электронные данные, которые могут быть сохранены в регистрах и/или в памяти.The integrated circuit of at least some of the components of the computing device 1600 (e.g., processor 1601, graphics CPU 1612) includes one or more of Group III-V material devices such as tri-gate transistors, nanowires, nanostrips made using methods described in this document. The term "processor" can refer to any device or part of a device that processes electronic data from registers and / or memory to convert that electronic data into other electronic data that can be stored in registers and / or memory.

Микросхема 1604 передачи данных также может включать в себя многослойный стэк, содержащий первый буферный слой на основе материала III-V групп в канавке в изолирующем слое на кремниевой подложке, второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой устройства на основе материала III-V групп на втором буферном слое, в котором второй буферный слой на основе материала III-V групп имеет параметр решетки, который соответствует параметру решетки слоя канала устройства на основе материала III-V групп, и в котором первый буферный слой на основе материала III-V групп имеет параметр решетки в диапазоне между параметрами решеток кремниевой подложки и слоя устройства на основе материала III-V групп, в соответствии с описанными в настоящем документе вариантами осуществления.The data transfer chip 1604 may also include a multilayer stack containing a first buffer layer based on III-V material in a groove in an insulating layer on a silicon substrate, a second buffer layer based on III-V material on a first buffer layer based on material III -V groups; and a device layer based on group III-V material on a second buffer layer, in which the second buffer layer based on group III-V material has a lattice parameter that corresponds to the lattice parameter of the channel layer of a device based on group III-V material, and in which the first the buffer layer based on Group III-V material has a lattice parameter in the range between the lattice parameters of the silicon substrate and the device layer based on the Group III-V material in accordance with the embodiments described herein.

На дополнительных вариантах осуществления другой компонент, размещенный внутри компьютерного устройства 1600, может содержать многослойный стэк, содержащий первый буферный слой на основе материала III-V групп в канавке в изолирующем слое на кремниевой подложке, второй буферный слой основе материала III-V групп на первом буферном слое на основе материала III-V групп; слой устройства на основе материала III-V групп на втором буферном слое, где второй буферный слой на основе материала III-V групп имеет параметр решетки, который соответствует параметру решетки слой канала устройства на основе материала III-V групп, и в котором первый буферный слой на основе материала III-V групп имеет параметр решетки в диапазоне между параметрами решеток кремниевой подложки и слоя устройства на основе материала III-V групп, в соответствии с описанными в настоящем документе вариантами осуществления.In additional embodiments, the implementation of another component located within the computing device 1600 may comprise a multilayer stack containing a first buffer layer based on group III-V material in a groove in an insulating layer on a silicon substrate, a second buffer layer based on group III-V material on a first buffer a layer based on material of III-V groups; a layer of a device based on material of III-V groups on the second buffer layer, where the second buffer layer based on material of III-V groups has a lattice parameter that corresponds to the lattice parameter of a channel layer of a device based on material of III-V groups, and in which the first buffer layer group III-V material has a lattice parameter in the range between the lattice parameters of the silicon substrate and the device layer based on group III-V material, in accordance with the embodiments described herein.

В соответствии с одним вариантом осуществления кристалл интегральной микросхемы для передачи данных включает в себя одно или несколько устройств, таких как транзисторы с тремя затворами, нанопроводники и устройства нанополоски, как описано в настоящем документе. В различных вариантах осуществления компьютерное устройство 1600 может представлять собой переносной компьютер, нетбук, ноутбук, ультрабук, смартфон, планшетный компьютер, карманный персональный компьютер (PDA), ультрамобильный персональный компьютер, мобильный телефон, настольный компьютер, сервер, принтер, сканер, монитор, телевизионную приставку, модуль управления развлечениями, цифровую камеру, портативный музыкальный проигрыватель, или устройство цифровой видеозаписи. В дополнительных вариантах осуществления компьютерное устройство 1600 может представлять собой любое другое электронное устройство, которое обрабатывает данные.In accordance with one embodiment, an IC chip for data communication includes one or more devices, such as tri-gate transistors, nanowires, and nanostrip devices, as described herein. In various embodiments, the implementation of the computing device 1600 can be a laptop, netbook, laptop, ultrabook, smartphone, tablet computer, personal digital assistant (PDA), ultra mobile personal computer, mobile phone, desktop computer, server, printer, scanner, monitor, television. set-top box, entertainment control module, digital camera, portable music player, or digital video recorder. In additional embodiments, computing device 1600 can be any other electronic device that processes data.

Следующие примеры относятся к дополнительным вариантам осуществления:The following examples relate to additional options for implementation:

Способ изготовления устройства на основе материала III-V групп, включающий стадии, на которых: наносят первый буферный слой на основе материала III-V групп на кремниевую подложку; наносят второй буферный слой на основе материала III-V групп на первый буферный слой на основе материала III-V групп; и наносят слой канала устройства на основе материала III-V групп на второй буферный слой на основе материала III-V групп.A method of manufacturing a device based on a material of III-V groups, including the stages at which: the first buffer layer based on a material of III-V groups is applied to a silicon substrate; applying a second buffer layer based on material of III-V groups on the first buffer layer based on material of III-V groups; and applying a layer of the channel of the device based on the material of III-V groups on the second buffer layer based on the material of III-V groups.

Способ изготовления устройства на основе материала III-V групп, включающий стадии, на которых: наносят первый буферный слой на основе материала III-V групп на кремниевую подложку; наносят второй буферный слой на основе материала III-V групп на первый буферный слой на основе материала III-V групп; и наносят слой канала устройства на основе материала III-V групп на второй буферный слой на основе материала III-V групп, где второй буферный слой на основе материала III-V групп имеет параметр решетки, который соответствует параметру решетки слоя канала устройства на основе материала III-V групп.A method of manufacturing a device based on a material of III-V groups, including the stages at which: the first buffer layer based on a material of III-V groups is applied to a silicon substrate; applying a second buffer layer based on material of III-V groups on the first buffer layer based on material of III-V groups; and applying a channel layer of a device based on material of III-V groups on the second buffer layer based on material of III-V groups, where the second buffer layer based on material of III-V groups has a lattice parameter that corresponds to the lattice parameter of the channel layer of a device based on material III -V groups.

Способ изготовления устройства на основе материала III-V групп, включающий стадии, на которых: наносят первый буферный слой на основе материала III-V групп на кремниевую подложку; наносят второй буферный слой на основе материала III-V групп на первый буферный слой на основе материала III-V групп; и наносят слой канала устройства на основе материала III-V групп на второй буферный слой на основе материала III-V групп, где первый буферный слой на основе материала III-V групп имеет параметр решетки в диапазоне между параметрами решеток кремниевой подложки и слоя канала устройства на основе материала III-V групп.A method of manufacturing a device based on a material of III-V groups, including the stages at which: the first buffer layer based on a material of III-V groups is applied to a silicon substrate; applying a second buffer layer based on material of III-V groups on the first buffer layer based on material of III-V groups; and applying a channel layer of a device based on a material of III-V groups on a second buffer layer based on a material of III-V groups, where the first buffer layer based on a material of III-V groups has a lattice parameter in the range between the lattice parameters of the silicon substrate and the channel layer of the device on based on the material of III-V groups.

Способ изготовления устройства на основе материала III-V групп, включающий стадии, на которых: наносят первый буферный слой на основе материала III-V групп на кремниевую подложку; наносят второй буферный слой на основе материала III-V групп на первый буферный слой на основе материала III-V групп; и наносят слой канала устройства на основе материала III-V групп на второй буферный слой на основе материала III-V групп, и наносят верхний защитный слой на слой канала устройства на основе материала III-V групп.A method of manufacturing a device based on a material of III-V groups, including the stages at which: the first buffer layer based on a material of III-V groups is applied to a silicon substrate; applying a second buffer layer based on material of III-V groups on the first buffer layer based on material of III-V groups; and applying a layer of the channel of the device based on the material of III-V groups on the second buffer layer based on the material of III-V groups, and applying the upper protective layer on the layer of the channel of the device based on the material of III-V groups.

Способ изготовления устройства на основе материала III-V групп, включающий стадии, на которых: формируют канавку в изолирующем слое на кремниевой подложке, наносят первый буферный слой на основе материала III-V групп в канавку на кремниевой подложке; наносят второй буферный слой на основе материала III-V групп на первый буферный слой на основе материала III-V групп; и наносят слоя канала устройства на основе материала III-V групп на второй буферный слой на основе материала III-V групп.A method of manufacturing a device based on a material of III-V groups, including the stages at which: a groove is formed in an insulating layer on a silicon substrate, a first buffer layer based on a material of III-V groups is applied to a groove on a silicon substrate; applying a second buffer layer based on material of III-V groups on the first buffer layer based on material of III-V groups; and applying the channel layer of the device based on the material of III-V groups on the second buffer layer based on the material of III-V groups.

Способ изготовления устройства на основе материала III-V групп, включающий стадии, на которых: наносят первый буферный слой на основе материала III-V групп в канавку в изолирующем слое на кремниевой подложке; наносят второй буферный слой на основе материала III-V групп на первый буферный слой на основе материала III-V групп; наносят слой канала устройства на основе материала III-V групп на второй буферный слой на основе материала III-V групп, и наносят слой диэлектрика затвора на слой канала устройства на основе материала III-V групп.A method of manufacturing a device based on a material of III-V groups, comprising the stages of: applying a first buffer layer based on a material of III-V groups into a groove in an insulating layer on a silicon substrate; applying a second buffer layer based on material of III-V groups on the first buffer layer based on material of III-V groups; a channel layer of a device based on a material of III-V groups is applied to the second buffer layer based on a material of III-V groups, and a layer of a gate dielectric is applied to a channel layer of a device based on a material of III-V groups.

Способ изготовления устройства на основе материала III-V групп, включающий стадии, на которых: наносят первый буферный слой на основе материала III-V групп в канавку в изолирующем слое на кремниевой подложке; наносят второй буферный слой на основе материала III-V групп на первый буферный слой на основе материала III-V групп; наносят слой канала устройства на основе материала III-V групп на второй буферный слой на основе материала III-V групп; формируют ребро, содержащее слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп на участке первого буферного слоя на основе материала III-V групп; и наносят слой диэлектрика затвора на ребре.A method of manufacturing a device based on a material of III-V groups, comprising the stages of: applying a first buffer layer based on a material of III-V groups into a groove in an insulating layer on a silicon substrate; applying a second buffer layer based on material of III-V groups on the first buffer layer based on material of III-V groups; applying a layer of the channel of the device based on material of III-V groups on the second buffer layer based on material of III-V groups; forming a rib containing a channel layer of the device based on material of III-V groups on the second buffer layer based on material of III-V groups in the region of the first buffer layer based on material of III-V groups; and a gate dielectric layer is applied on the rib.

Способ изготовления устройства на основе материала III-V групп, включающий стадии, на которых: наносят первый буферный слой на основе материала III-V групп в канавку в изолирующем слое на кремниевой подложке; наносят второй буферный слой на основе материала III-V групп на первый буферный слой на основе материала III-V групп; наносят слой канала устройства на основе материала III-V групп на второй буферный слой на основе материала III-V групп, и наносят легированный слой материала III-V групп на слой канала устройства на основе материала III-V групп.A method of manufacturing a device based on a material of III-V groups, comprising the stages of: applying a first buffer layer based on a material of III-V groups into a groove in an insulating layer on a silicon substrate; applying a second buffer layer based on material of III-V groups on the first buffer layer based on material of III-V groups; a layer of the channel of the device based on material of III-V groups is applied to the second buffer layer based on material of III-V groups, and an alloyed layer of material of III-V groups is applied to the channel layer of the device based on material of III-V groups.

Способ изготовления устройства на основе материала III-V групп, включающий стадии, на которых: наносят первый буферный слой на основе материала III-V групп в канавку в изолирующем слое на кремниевой подложке; наносят второй буферный слой на основе материала III-V групп на первый буферный слой на основе материала III-V групп; наносят слой канала устройства на основе материала III-V групп на второй буферный слой на основе материала III-V групп, в котором концентрация индия в слое канала устройства на основе материала III-V групп составляет по меньшей мере 53 %.A method of manufacturing a device based on a material of III-V groups, comprising the stages of: applying a first buffer layer based on a material of III-V groups into a groove in an insulating layer on a silicon substrate; applying a second buffer layer based on material of III-V groups on the first buffer layer based on material of III-V groups; the channel layer of the device based on the material of III-V groups is applied to the second buffer layer based on the material of the III-V groups, in which the concentration of indium in the channel layer of the device based on the material of III-V groups is at least 53%.

Способ изготовления устройства на основе материала III-V групп, включающий стадии, на которых: наносят первый буферный слой на основе материала III-V групп в канавку в изолирующем слое на кремниевой подложке; наносят второй буферный слой на основе материала III-V групп на первый буферный слой на основе материала III-V групп; наносят слой канала устройства на основе материала III-V групп на второй буферный слой на основе материала III-V групп, где по меньшей мере один из первого буферного слоя на основе материала III-V групп, второго буферного слоя на основе материала III-V групп и слоя канала устройства на основе материалов III-V групп осаждают способом химического осаждения из паровой фазы.A method of manufacturing a device based on a material of III-V groups, comprising the stages of: applying a first buffer layer based on a material of III-V groups into a groove in an insulating layer on a silicon substrate; applying a second buffer layer based on material of III-V groups on the first buffer layer based on material of III-V groups; a layer of the channel of the device based on material of III-V groups is applied to the second buffer layer based on material of III-V groups, where at least one of the first buffer layer based on material of III-V groups, the second buffer layer based on material of III-V groups and the channel layer of the device based on Group III-V materials is deposited by chemical vapor deposition.

Устройство на основе материала III-V групп, содержащее: первый буферный слой на основе материала III-V групп на кремниевой подложке; второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп.A device based on material of III-V groups, comprising: a first buffer layer based on material of III-V groups on a silicon substrate; a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a channel layer of a device based on a group III-V material on a second buffer layer based on a group III-V material.

Устройство на основе материала III-V групп, содержащее: первый буферный слой на основе материала III-V групп на кремниевой подложке; второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп, где у второго буферного слоя на основе материалов III-V групп есть параметр кристаллической решетки, соответствующий параметру кристаллической решетки слоя канала устройства на основе материала III-V групп.A device based on material of III-V groups, comprising: a first buffer layer based on material of III-V groups on a silicon substrate; a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a channel layer of a device based on a material of III-V groups on a second buffer layer based on a material of III-V groups, where the second buffer layer based on materials of III-V groups has a crystal lattice parameter corresponding to the crystal lattice parameter of a channel layer of a device based on a material III-V groups.

Устройство на основе материала III-V групп, содержащее: первый буферный слой на основе материала III-V групп на кремниевой подложке; второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп, где у первого буферного слоя на основе материалов III-V групп есть параметр кристаллической решетки, лежащий в диапазоне между параметрами кристаллической решетки кремниевой подложки и слоя канала устройства на основе материала III-V групп.A device based on material of III-V groups, comprising: a first buffer layer based on material of III-V groups on a silicon substrate; a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a channel layer of a device based on group III-V material on a second buffer layer based on group III-V material, where the first buffer layer based on group III-V materials has a crystal lattice parameter lying in the range between the crystal lattice parameters of the silicon substrate and layer of the channel of the device based on material of III-V groups.

Устройство на основе материала III-V групп, содержащее: первый буферный слой на основе материала III-V групп на кремниевой подложке; второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп, где по меньшей мере один из первого буферного слоя на основе материала III-V групп, второго буферного слоя на основе материала III-V и слоя канала устройства на основе материала III-V групп осаждают химическим осаждением из паровой фазы.A device based on material of III-V groups, comprising: a first buffer layer based on material of III-V groups on a silicon substrate; a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a channel layer of a device based on a group III-V material on a second buffer layer based on a group III-V material, where at least one of a first buffer layer based on a group III-V material, a second buffer layer based on a III-V material, and layer of the channel of the device based on material of III-V groups is deposited by chemical vapor deposition.

Устройство на основе материала III-V групп, содержащее: первый буферный слой на основе материала III-V групп на кремниевой подложке; второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп, где верхний защитный слой осаждают на слой канала устройства на основе материала III-V групп. A device based on material of III-V groups, comprising: a first buffer layer based on material of III-V groups on a silicon substrate; a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a channel layer of a device based on a group III-V material on a second buffer layer based on a group III-V material, where an upper protective layer is deposited on a channel layer of a device based on a group III-V material.

Устройство на основе материала III-V групп, содержащее: канавку в изолирующем слое на подложке; первый буферный слой на основе материала III-V групп в канавке на кремниевой подложке; второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп.A device based on material of III-V groups, comprising: a groove in an insulating layer on a substrate; a first buffer layer based on a group III-V material in a groove on a silicon substrate; a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a channel layer of a device based on a group III-V material on a second buffer layer based on a group III-V material.

Устройство на основе материала III-V групп, содержащее: первый буферный слой на основе материала III-V групп на кремниевой подложке; второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп; и слой диэлектрика затвора поверх слоя канала устройства на основе материала III-V групп.A device based on material of III-V groups, comprising: a first buffer layer based on material of III-V groups on a silicon substrate; a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a channel layer of a device based on a group III-V material on a second buffer layer based on a group III-V material; and a gate dielectric layer over the channel layer of the device based on group III-V material.

Устройство на основе материала III-V групп, содержащее: первый буферный слой на основе материала III-V групп на кремниевой подложке; второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп, где ребро сформировано из слоя канала устройства на основе материала III-V групп, второго буферного слоя на основе материалов III-V групп, и первого буферного слоя на основе материалов III-V групп.A device based on material of III-V groups, comprising: a first buffer layer based on material of III-V groups on a silicon substrate; a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a device channel layer based on group III-V material on a second buffer layer based on group III-V material, where the rib is formed from a device channel layer based on group III-V material, a second buffer layer based on group III-V materials, and the first buffer layer based on materials of III-V groups.

Устройство на основе материала III-V групп, содержащее: первый буферный слой на основе материала III-V групп на кремниевой подложке; второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп; и легированный слой на основе материала III-V групп на участке слоя канала устройства на основе материалов III-V групп.A device based on material of III-V groups, comprising: a first buffer layer based on material of III-V groups on a silicon substrate; a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a channel layer of a device based on a group III-V material on a second buffer layer based on a group III-V material; and an alloyed layer based on group III-V material in the channel layer portion of the device based on group III-V materials.

Устройство на основе материала III-V групп, содержащее: первый буферный слой на основе материала III-V групп на кремниевой подложке; второй буферный слой на основе материала III-V групп на первом буферном слое на основе материала III-V групп; и слой канала устройства на основе материала III-V групп на втором буферном слое на основе материала III-V групп, в котором концентрация индия в слое канала устройства в материале на основе III-V групп составляет по меньшей мере 53 %.A device based on material of III-V groups, comprising: a first buffer layer based on material of III-V groups on a silicon substrate; a second buffer layer based on a group III-V material on a first buffer layer based on a group III-V material; and a channel layer of a device based on group III-V material on a second buffer layer based on a material of III-V groups, in which the concentration of indium in the channel layer of the device in the material based on III-V groups is at least 53%.

Способ изготовления электронных устройств, включающий этапы, на которых: наносят первый буферный слой в канавку в изолирующем слое на подложке; наносят второй буферный слой на первый буферный слой; и наносят слой устройства на второй буферный слой, где второй буферный слой имеет параметр решетки, соответствующий параметру решетки слоя канала устройства.A method for manufacturing electronic devices, comprising the steps of: applying a first buffer layer into a groove in an insulating layer on a substrate; applying a second buffer layer to the first buffer layer; and applying the device layer to the second buffer layer, where the second buffer layer has a lattice parameter corresponding to the lattice parameter of the device channel layer.

Способ изготовления электронных устройств, включающий этапы, на которых: наносят первый буферный слой в канавку в изолирующем слое на подложке; наносят второй буферный слой на первый буферный слой; и наносят слой устройства на второй буферный слой, где у второго буферного слоя есть параметр кристаллической решетки, соответствующий параметру кристаллической решетки слоя канала устройства, и где у первого буферного слоя есть параметр кристаллической решетки, лежащий в диапазоне между параметрами кристаллической решетки подложки и слоя устройства.A method for manufacturing electronic devices, comprising the steps of: applying a first buffer layer into a groove in an insulating layer on a substrate; applying a second buffer layer to the first buffer layer; and applying the device layer to the second buffer layer, where the second buffer layer has a crystal lattice parameter corresponding to the crystal lattice parameter of the device channel layer, and where the first buffer layer has a crystal lattice parameter lying in the range between the crystal lattice parameters of the substrate and the device layer.

Способ изготовления электронных устройств, включающий этапы, на которых: наносят первый буферный слой в канавку в изолирующем слое на подложке; наносят второй буферный слой на первый буферный слой; и наносят слой устройства на второй буферный слой, где у второго буферного слоя есть параметр кристаллической решетки, соответствующий параметру кристаллической решетки слоя канала устройства, где у первого буферного слоя есть параметр кристаллической решетки, лежащий в диапазоне между параметрами кристаллической решетки подложки и слоя устройства, и где по меньшей мере один из первого буферного слоя, второго буферного слоя и слоя устройства представляет собой слой на основе материала III-V групп, и подложка представляет собой кремниевую подложку.A method for manufacturing electronic devices, comprising the steps of: applying a first buffer layer into a groove in an insulating layer on a substrate; applying a second buffer layer to the first buffer layer; and applying the device layer to the second buffer layer, where the second buffer layer has a crystal lattice parameter corresponding to the crystal lattice parameter of the device channel layer, where the first buffer layer has a crystal lattice parameter lying in the range between the crystal lattice parameters of the substrate and the device layer, and where at least one of the first buffer layer, the second buffer layer and the device layer is a layer based on a group III-V material, and the substrate is a silicon substrate.

Способ изготовления электронных устройств, включающий этапы, на которых: наносят первый буферный слой в канавку в изолирующем слое на подложке; наносят второй буферный слой на первый буферный слой; и наносят слой устройства на второй буферный слой, где у второго буферного слоя есть параметр кристаллической решетки, соответствующий параметру кристаллической решетки слоя канала устройства, и где у первого буферного слоя есть параметр кристаллической решетки, лежащий в диапазоне между параметрами кристаллической решетки подложки и слоя устройства, где по меньшей мере один из первого буферного слоя, второго буферного слоя и слоя устройства представляет собой слой на основе материала III-V групп, и подложка представляет собой кремниевую подложку.A method for manufacturing electronic devices, comprising the steps of: applying a first buffer layer into a groove in an insulating layer on a substrate; applying a second buffer layer to the first buffer layer; and applying the device layer to the second buffer layer, where the second buffer layer has a crystal lattice parameter corresponding to the crystal lattice parameter of the device channel layer, and where the first buffer layer has a crystal lattice parameter lying in the range between the crystal lattice parameters of the substrate and the device layer, where at least one of the first buffer layer, the second buffer layer and the device layer is a layer based on a group III-V material, and the substrate is a silicon substrate.

Способ изготовления электронных устройств, включающий этапы, на которых: наносят первый буферный слой в канавку в изолирующем слое на подложке; наносят второй буферный слой на первый буферный слой; и наносят слой устройства на второй буферный слой, где у второго буферного слоя есть параметр кристаллической решетки, соответствующий параметру кристаллической решетки слоя канала устройства, и где у первого буферного слоя есть параметр кристаллической решетки, лежащий в диапазоне между параметрами кристаллической решетки подложки и слоя устройства, и где на слой устройства наносят верхний защитный слой.A method for manufacturing electronic devices, comprising the steps of: applying a first buffer layer into a groove in an insulating layer on a substrate; applying a second buffer layer to the first buffer layer; and applying the device layer to the second buffer layer, where the second buffer layer has a crystal lattice parameter corresponding to the crystal lattice parameter of the device channel layer, and where the first buffer layer has a crystal lattice parameter lying in the range between the crystal lattice parameters of the substrate and the device layer, and where a top protective layer is applied to the layer of the device.

Электронное устройство, содержащее первый буферный слой в канавке в изолирующем слое на подложке, второй буферный слой на первом буферном слое; и слой устройства на втором буферном слое, где второй буферный слой имеет параметр решетки, соответствующий параметру решетки слоя канала устройства, и где первый буферный слой имеет параметр решетки, лежащий в диапазоне между параметром кристаллической решетки подложки и слоя устройства.An electronic device comprising a first buffer layer in a groove in an insulating layer on a substrate, a second buffer layer on a first buffer layer; and a device layer on the second buffer layer, where the second buffer layer has a lattice parameter corresponding to the lattice parameter of the channel layer of the device, and where the first buffer layer has a lattice parameter ranging between the crystal lattice parameter of the substrate and the device layer.

Электронное устройство, содержащее первый буферный слой в канавке в изолирующем слое на подложке, второй буферный слой на первом буферном слое; и слой устройства на втором буферном слое, где у второго буферного слоя есть параметр кристаллической решетки, соответствующий параметру кристаллической решетки слоя канала устройства, и где у первого буферного слоя есть параметр кристаллической решетки, лежащий в диапазоне между параметрами кристаллической решетки подложки и слоя устройства, и где по меньшей мере один из первого буферного слоя, второго буферного слоя и слоя устройства представляет собой слой на основе материала III-V групп, и подложка представляет собой кремниевую подложку.An electronic device comprising a first buffer layer in a groove in an insulating layer on a substrate, a second buffer layer on a first buffer layer; and a device layer on the second buffer layer, where the second buffer layer has a crystal lattice parameter corresponding to the crystal lattice parameter of the device channel layer, and where the first buffer layer has a crystal lattice parameter ranging between the crystal lattice parameters of the substrate and the device layer, and where at least one of the first buffer layer, the second buffer layer and the device layer is a layer based on a group III-V material, and the substrate is a silicon substrate.

Электронное устройство, содержащее первый буферный слой в канавке в изолирующем слое на подложке, второй буферный слой на первом буферном слое; и слой устройства на втором буферном слое, где у второго буферного слоя есть параметр кристаллической решетки, соответствующий параметру кристаллической решетки слоя канала устройства, и где у первого буферного слоя есть параметр кристаллической решетки, лежащий в диапазоне между параметрами кристаллической решетки подложки и слоя устройства, и где верхний защитный слой нанесен на слой устройства.An electronic device comprising a first buffer layer in a groove in an insulating layer on a substrate, a second buffer layer on a first buffer layer; and a device layer on the second buffer layer, where the second buffer layer has a crystal lattice parameter corresponding to the crystal lattice parameter of the device channel layer, and where the first buffer layer has a crystal lattice parameter ranging between the crystal lattice parameters of the substrate and the device layer, and where the top protective layer is applied to the layer of the device.

Claims

Структура интегральной микросхемы, включающая:Integrated circuit structure including:

подложку, включающую монокристаллический кремний;a substrate comprising monocrystalline silicon;

изолирующий слой на подложке, где указанный изолирующий слой содержит кремний и кислород и где в изолирующем слое выполнена канавка, открывающая поверхность монокристаллического кремния подложки; an insulating layer on the substrate, where said insulating layer contains silicon and oxygen, and where a groove is made in the insulating layer to expose the surface of the single crystal silicon of the substrate;

первый буферный слой в канавке и на поверхности монокристаллического кремния подложки, где первый буферный слой содержит индий и фосфор; a first buffer layer in the groove and on the surface of the monocrystalline silicon of the substrate, where the first buffer layer contains indium and phosphorus;

второй буферный слой в канавке и на первом буферном слое, где второй буферный слой содержит индий, галлий, мышьяк и сурьму; иa second buffer layer in the groove and on the first buffer layer, where the second buffer layer contains indium, gallium, arsenic and antimony; and

слой канала устройства на втором буферном слое, где слой канала устройства содержит индий, галлий и мышьяк, причем слой канала устройства имеет верх и боковые стенки.a device channel layer on the second buffer layer, where the device channel layer contains indium, gallium and arsenic, and the device channel layer has a top and side walls.