RU2685985C1

RU2685985C1 - Device for constructing programmable digital microprocessor systems

Info

Publication number: RU2685985C1
Application number: RU2018121324A
Authority: RU
Inventors: Борис Германович Терехин
Original assignee: Борис Германович Терехин
Priority date: 2018-06-08
Filing date: 2018-06-08
Publication date: 2019-04-23

Abstract

FIELD: electrical engineering.

SUBSTANCE: invention relates to a device for constructing programmable digital microprocessor systems. Device comprises: input and output units, random-access memory unit, synchronization unit, connected to multichannel operational and switching-computing units, accelerated transfer unit, electronic switches, a communication system, discrete and logical modules, a flip-flop unit, an information conversion module which enables to sequentially on strokes serial binary code into a parallel binary code, a program unit which controls operation of the entire device and enables to perform arithmetic and logic functions simultaneously or sequentially with multi-bit or single-bit discrete binary variables.

EFFECT: technical result is broader functional capabilities and faster operation.

1 cl, 15 dwg

Description

Предлагаемое устройство служит для построения программируемых контроллеров, систем логико-программного управления и регулирования технологическими объектами в различных отраслях производства, на транспорте, а также отдельными машинами и аппаратами и для создании диагностических и противоаварийных комплексов, способных одновременно проводить логический анализ многоразрядных и одноразрядных дискретных сигналов, поступающих от соответствующих датчиков, с последующим принятием оптимальных управляющих решений, например, в электрораспределительных системах, машинах и аппаратах. Устройство способно решать задачи, используя исчисления высказываний и предикатов и эффективно реализовывать конечные автоматы последовательно по тактам.The proposed device is used to build programmable controllers, systems of logical-software control and regulation of technological objects in various industries, transport, as well as individual machines and devices and to create diagnostic and emergency response systems capable of simultaneously conducting a logical analysis of multi-bit and single-bit discrete signals coming from the respective sensors, followed by the adoption of optimal control decisions, for example, in distribution systems, machines and apparatus. The device is able to solve problems using calculus of statements and predicates and effectively implement finite automata sequentially in ticks.

Известно устройство содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный двоичный код на своем выходе, выходной блок для записи и хранении полученных результатов, поступающих с выходов логических каналов многоканального операционного и коммутационно-вычислительного блоков, программный блок, где хранится программа работы устройства, блок оперативной памяти для хранения промежуточных результатов вычислений, блок синхронизации, блок ускоренного переноса (1).A device contains an input unit that receives signals from sensors and generates a specific binary code at its output, an output unit for recording and storing received results coming from the outputs of logical channels of a multichannel operational and switching-computing unit, a program block that stores the program of the device memory unit for storing intermediate results of calculations, synchronization unit, accelerated transfer unit (1).

Недостатком данного устройства является относительно низкая функциональная возможность, сложная структура логических каналов, обеспечивающих реализацию поразрядных И и ИЛИ над многоразрядными операндами, необходимость в большом количестве тактов при вычислении логических функций в коммутационно - вычислительном блоке и многоканальном операционном блоке, относительная сложность блока ускоренного переноса БУП, отсутствие ускоренной реакции на появление аварийных сигналов из объекта управления.The disadvantage of this device is the relatively low functionality, the complex structure of logical channels providing the implementation of bitwise AND and OR over multi-bit operands, the need for a large number of cycles when calculating logical functions in a switching and computing unit and a multi-channel operating unit the absence of an accelerated response to the appearance of alarms from the control object.

Наиболее технически близким является устройство содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для хранения полученных результатов, поступающих из многоканального операционного и коммутационно-вычислительного блоков, программный блок, где хранится программа работы устройства, блок оперативной памяти для хранения промежуточных результатов вычислений, блок синхронизации, логические каналы с функционально изменяемыми триггерами, блок ускоренного переноса (2).The most technically closest is a device containing an input unit that receives signals from sensors and generates a specific code at its output, an output unit for storing the results obtained from a multichannel operational and switching-computing unit, a program block that stores the program of the device, a RAM block for storage of intermediate results of calculations, synchronization unit, logical channels with functionally adjustable triggers, accelerated transfer unit (2).

Недостатком данного устройства является ограниченная функциональная возможность, относительно низкое быстродействие, повышенное количество ячеек памяти в программном блоке и блоке оперативной памяти, большой объем программирования из-за большого количества тактов и промежуточных результатов при вычислении логических функций, содержащих одноразрядные и многоразрядные переменные.The disadvantage of this device is the limited functionality, relatively low speed, an increased number of memory cells in the program block and RAM block, a large amount of programming due to the large number of ticks and intermediate results when calculating logical functions containing single-digit and multi-digit variables.

Ставится задача создания нового изобретения с целью расширения набора функций в устройстве, повышения его быстродействия, упрощения процесса программирования и уменьшения количества ячеек памяти в программном блоке и блоке оперативной памяти по сравнению с аналогом и прототипом, за счет возможности преобразования последовательного кола в параллельный, существенного сокращения количества тактов и промежуточных результатов при вычислении логических функций в коммутационно-вычислительном и многоканальном операционном блоках.The task is to create a new invention in order to expand the set of functions in the device, increase its speed, simplify the programming process and reduce the number of memory cells in the program block and RAM block compared to the analog and prototype, due to the possibility of converting a serial stake into a parallel one, significantly reducing the number of cycles and intermediate results in the calculation of logical functions in the switching-computational and multichannel operational blocks.

Для решения этой задачи в устройство для построения программируемых цифровых микропроцессорных систем, содержащее в себе входной блок, принимающий сигналы от датчиков и формирующий определенный двоичный код на своем выходе, выходной блок для записи значений кодов, поступающих из многоканального операционного и коммутационно-вычислительного блоков в его ячейки памяти и передачи их, через цифроаналоговые преобразователи на электронные устройства и электроприводные механизмы, программный блок, связанный определенными выходами с модулем распределения команд МРК, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элемента И-ИЛИ, элемента и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, восьми элементов И, двух счетных триггеров, дешифратора, подключенного тремя входами к определенным выходам модуля МРК, первые входы двух первых И элемента И-ИЛИ соединены с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а так же к выходу блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом модуля МРК, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с входом третьего элемента И, соединенного другими входами с выходами d' и S, выходом блока синхронизации, входы четвертого элемента И подключены к выходу модуля МРК и к соответствующему выходу блока синхронизации, а выход связан с входом установки счетного триггера в «0», выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с выходами блока синхронизации, а выходы соединены с входами выходного блока и блока оперативной памяти для управления записью информации, многоканальный операционный блок, содержащий управляемый элемент, второй, четвертый, пятый, шестой, с седьмого по двенадцатый элементы И, первый, с третьего по шестой и восьмой элементы ИЛИ, первый и второй дешифраторы, соединенные своими входами с соответствующими выходами модуля МРК, управляемую ячейку памяти, управляемый триггер, электронный выключатель, элемент НЕ, элемент и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и «n» параллельно работающих логических каналов, имеющих аналогичную структуру и каждый из которых содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента И, элемент ИЛИ, два счетных триггера, модули сдвига разрядов, при этом в каждом логическом канале многоканального операционного блока выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход элемента ИЛИ соединен с первым входом третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к счетному входу второго счетного триггера, при этом в многоканальном операционном блоке выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами второго дешифратора и седьмого элементов И, первый и второй входы второго элемента И связаны с одним из выходов блока синхронизации и с определенным выходом первого дешифратора, а выход соединен с управляющим входом управляемого триггера, входы элемента ИЛИ-НЕ связаны с соответствующим выходом десятого элемента И, выходом первого дешифратора и с выходом третьего элемента ИЛИ, первый вход седьмого элемента И подключен к соответствующему выходу второго дешифратора, выход элемента ИЛИ-НЕ связан с третьим входом модуля ЛМ, вторые входы шестого и седьмого элементов И связаны соответственно с прямым и инверсным выходами управляемой ячейки памяти, информационный вход которой соединен с выходом второго элемента ИЛИ дискретного модуля ДМ, содержащего первый и второй логические элементы И, элемент НЕ, третий логический элемент И и элемент ИЛИ, причем входы третьего логического элемента И соединены с выходами первых счетных триггеров предпоследнего и последнего каналов, входы второго элемента И соединены с выходом третьего логического элемента И и с соответствующим выходом модуля МРК, также подключенного к входу элемента НЕ, выход последнего соединен с входом первого элемента И, другой вход которого связан с одним из выходов блока БУП, а выход подключен к первому входу элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И, в многоканальном операционном блоке информационный вход управляемого триггера связан с прямым выходом управляемой ячейки памяти, инверсный выход управляемого триггера подключен через одну из общих шин системы связи к выходному блоку, три управляющих входа управляемого элемента соединены с тремя командными шинами модуля МРК и две из них связаны так же с первым входом пятого элемента ИЛИ и с соответствующим входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход пятого элемента ИЛИ подключен к первому входу девятого элемента И, в коммутационно-вычислительном блоке первые входы третьего и четвертого элементов И, элемента И-ИЛИ подключены к соответствующим двум выходам дешифратора, а вторые входы связаны с выходом L1 управляемого элемента многоканального операционного блока и с выходам L2 дискретного модуля ДМ, входы первого и второго дешифраторов многоканального операционного блока подключены к соответствующим командным шинам модуля МРК, определенные выходы блока БУП соединены с вторыми входами второго элемента И всех логических каналов, кроме первого, второй вход второго элемента И первого логического канала подключен вместе с соответствующим входом блока БУП к выходу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ многоканального операционного блока, где второй вход девятого элемента И связан с определенным выходом первого дешифратора, входы восьмого элемента И соединены с выходами блока синхронизации и шестого элемента ИЛИ, а выход связан с первым входом четвертого элемента ИЛИ, выход которого подключен к входам сброса в «0» вторых счетных триггеров всех логических каналов, входы пятого элемента И соединены с определенным выходом модуля МРК, выходом d' и выходом блока синхронизации, а выход связан с вторым входом четвертого элемента ИЛИ и с входами сброса в «0» первых счетных триггеров всех логических каналов, систему связи, содержащую общие шины, электронные ключа, дешифратор формирующий управляющие сигналы на своих выходах, поступающие на соответствующие входы блока оперативной памяти, выходного блока и двух электронных ключей, логический модуль ЛМ структура которого и его функционирование определяется логическими функциями С'''=(C24+C22)⋅b'⋅t1, C=C24⋅t1⋅b',

, C⁰=C24⋅C22⋅t1 b', где С24 и С22 являются входами логического модуля ЛМ и связаны с соответствующими выходами модуля МРК, t1 поступает с выхода элемента НЕ блока 7, b' подключен к выходу шестого элемента И коммутационно-вычислительного блока, а С', С'', С⁰, С''' это выходы логического модуля ЛМ и соединены выходом С''' с первым входом шестого элемента ИЛИ многоканального операционного блока, а другими выходами с входами соответствующих модулей сдвига разрядов МСР1, МСР2 и МСР3 в каждом логическом канале, причем модуль сдвига разрядов МСР1 находится во всех логических каналах, кроме первого и последнего и реализует логические функции У'1=(b'⊕b'')⋅C'', У'2=(b'⊕b'')⋅C', где У'1 и У'2 являются выходами модуля МСР1 и связаны с третьим и четвертым входами элемента ИЛИ данного и последующего логических каналов, переменные b', b'', С', С'' являются входными сигналами для МСР1, причем b', b'' поступают с выходов первых счетных триггеров данного и последующего логических каналов, С' и С'' поступают с выходов логического модуля ЛМ, модуль_МСР2 в первом логическом канале реализует логические функции

, У2=(b1⊕b2)⋅C'' и У3=(b1⊕b2)⋅С', где У1, У2 и У3 служат выходами модуля МСР2 и связаны с третьим и четвертым входами элемента ИЛИ первого логического канала и с четвертым входом первого элемента ИЛИ второго логического канала, b1, b2, bn, С', С', С⁰ являются входами модуля МСР2 и соединены с выходами первых счетных триггеров первого, второго, последнего логических каналов и тремя выходами логического модуля ЛМ, модуль МСР3 вычисляет логическую функцию

, где сигнал У1''' поступает с выхода модуля МСР3 на третий вход первого элемента ИЛИ последнего логического канала, сигналы b1, bn, C'', С15 поступают на входы модуля МСР3 соответственно с выходов первых счетных триггеров первого и последнего логических каналов, с выхода логического модуля ЛМ и определенного выхода модуля МРК, в многоканальном операционном блоке, где первый вход четвертого элемента И связан с определенным выходом модуля МРК, второй вход соединен с соответствующим выходом блока синхронизации, третий вход подключен к выходу элемента ИЛИ-НЕ, а четвертый вход связан с выходом шестого элемента И коммутационно-вычислительного блока, управляющий вход электронного выключателя связан с определенным выходом первого дешифратора, выход девятого элемента И соединен с первыми входами первых элементов И в каждом логическом канале, вторые входы первых элементов И каждого логического канала, вместе с информационными выходами электронного выключателя многоканального операционного блока связаны с общими шинами системы связи, а выходы первых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины также подключены к выходам первого и второго электронных ключей системы связи и к соответствующим входам блока оперативной памяти и выходного блока, входы первого и второго электронных ключей связаны с определенными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго электронных ключей, блока оперативной памяти и выходного блока соединены с соответствующими выходами дешифратора системы связи, три входа которого связаны с тремя соответствующими выходами a1, a2 и а3 программного блока, второй вход элемента И счетчика импульсов связан с соответствующим выходом блока синхронизации, а выход подключен к управляющему входу электронного ключа счетчика импульсов блока программ, прямые выходы всех первых счетных триггеров связаны с определенными входами модулей сдвига разрядов МСР1, МСР2 и МСР3 в соответствующих логических каналах, восьмой элемент ИЛИ первым и вторым входами связан с вторым и третьим выходами второго дешифратора, а выходом соединен с первым входом шестого элемента И, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к определенной командной шине модуля МРК и к первой Т1 шине из числа общих шин Т1…Tn системы связи, а выход связан с вторым входом пятого элемента ИЛИ, имеется «n» одинаковых схемных фрагментов Ф1…Фn по числу логических каналов, каждый схемный фрагмент связан с соответствующим логическим каналом и содержит логические элементы ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, причем второй и третий входы элемента ИЛИ связаны с выходом второго элемента И соответствующего логического канала и с соответствующим выходом модуля распределения команд МРК, а выход соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу первого счетного триггера соответствующего логического канала, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходами соответствующих схемных фрагментов и соединены с информационными входами электронного выключателя и управляемого элемента многоканального операционного блока, где первый и второй входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходом шестого элемента И и с определенным выходом модуля МРК, третий управляющий вход управляемого элемента связан с определенным выходом модуля МРК и с соответствующими входами второго элемента И и элемента НЕ дискретного модуля ДМ, блок триггеров БТ подключенный информационными и адресными входами к шинам Т1…Tn и выходам (шинам) C'1…C'j программного блока, а входом управления к выходу элемента И, соединенного входами с определенным выходом первого дешифратора многоканального операционного блока и соответствующим выходом блока синхронизации, а выходами с входами электронного ключа программного блока, вход управления электронным ключом программного блока связан с выходом элемента ИЛИ входы которого подключены к шине аварийного сигнала, к выходу модуля МРК и выходу блока синхронизации, коммутационно-вычислительном блок содержит элемент И-НЕ, второй счетный триггер, пятый, шестой, седьмой, восьмой и девятый элементы И, элемент ИЛИ и первый по четвертый элементы ИЛИ, последний связан входами с выходами шестого элемента И и модуля МРК а выходом S с дешифратором, третьем и двенадцатым элементами И, входы девятого элемента И связаны с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с выходом модуля МРК, а выход подключен к входу первого элемента ИЛИ, счетный вход второго счетного триггера соединен с выходом восьмого элемента И, а вход сброса в нуль связан с выходом седьмого элемента И, входы пятого элемента И подключены к выходам дешифратора и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входы элемента ИЛИ соединены с выходом модуля МРК и с шиной Ст передачи аварийного сигнала, а выход подключен к блокировочному входу дешифратора и к соответствующим входам третьего и двенадцатого элементов И, входы шестого элемента И связаны с выходом второго счетного триггера и с выходом элемента ИЛИ, а выход d' соединен с модулем ЛМ, с входом третьего элемента И всех логических каналов, с соответствующими входами четвертого, пятого и десятого элементов И, с блокировочными входами первого и второго дешифраторов многоканального операционного блока, а также с блокировочным входом дешифратора системы связи устройства, входы восьмого элемента И подключены к выходу блока синхронизации и к выходу первого элемента ИЛИ, входы которого соединены с определенным выходом модуля МРК и с выходом пятого элемента И, выход элемента И-НЕ подключен к третьему входу третьего элемента И, первый вход элемента И-НЕ соединен с соответствующим выходом модуля МРК, два входа первого элемента ИЛИ-НЕ связаны с соответствующим выходом модуля МРК и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход подключен к входу девятого элемента многоканального операционного блока, вход установки в «0» счетного триггера связан с выходом четвертого элемента И связанного входами с выходами S и d'', в многоканальном операционном блоке первые входы одиннадцатого и двенадцатого элементов И подключены к выходам модуля МРК, а вторые входы соединены с выходами первых счетных триггеров соответственно первого и последнего логических каналов, а выходы через третий элемент ИЛИ подключены к входу элемента ИЛИ-НЕ, второй вход десятого элемента И связан с выходом модуля МРК, а выход соединен с вторым входом шестого элемента ИЛИ, с определенным входом элемента ИЛИ-НЕ и с первыми входами вторых элементов И всех логических каналов, в каждом из них логический элемент И-НЕ своим первым входом подключен к выходу модуля МРК, а выходом соединенного с третьим входом третьего элемента И в каждом логическом канале, блок ускоренного переноса БУП имеет структуру определяемую логическими функциями (1А), дополнительно введены модуль преобразования информации МПИ, содержащий «n» модулей памяти МП, каждый из которых имеет счетный триггер, элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем в первом модуле памяти имеется еще и второй элемент И, входы сброса в «0» счетных триггеров всех модулей памяти связаны с выходом второго элемента И первого модуля памяти, входы второго элемента И соединены с определенными выходами первого дешифратора многоканального операционного блока и блока синхронизации, счетные входы счетных триггеров всех модулей памяти подключены к выходу элемента И соответствующего модуля памяти, три входа последнего связаны с соответствующими выходами блока синхронизации, первого дешифратора многоканального операционного блока и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого для всех модулей памяти кроме первого соединены соответственно с выходами счетных триггеров данного модуля памяти и предыдущего, а для первого модуля памяти второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является входам модуля МПИ и связан с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ коммутационно-вычислительного блока, третий электронный ключ, информационные входы которого связаны с выходами счетных триггеров всех модулей МП, а выходы подключены к общим шинам системы связи, управляющий вход третьего электронного ключа соединен с соответствующим выходом модуля МРК, в каждый логический канал многоканального операционного блока, связь между вторым входом элемента И-НЕ и выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соответствующего схемного фрагмента Ф из набора схемных фрагментов Ф1…Фn многоканального операционного блока, в каждый схемный фрагмент Ф введен элемент И входы которого подключены к соответствующему выходу модуля МРК и к выходу первого элемента ИЛИ многоканального операционного блока, а выход связан с первым входом элемента ИЛИ каждого логического фрагмента, коммутационно- вычислительный блок имеет третий триггер, десятый, одиннадцатый и двенадцатый элементы И, второй и третий элементы ИЛИ, элемент НЕ и второй элемент НЕ, причем выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с соответствующими входами элемента И-НЕ и одиннадцатого элемента И, а через элемент НЕ с определенным входом десятого элемента И, другие входы десятого и одиннадцатого элементов И подключены к выходам d'' и S, к прямому и инверсному выходам третьего триггера, к выходам модуля МРК и выходу блока синхронизации, а выходы связаны соответственно с входами установки в «0», через третий элемент ИЛИ, и непосредственно в «1» третьего триггера, инверсный выход третьего триггера соединен с четвертым входом третьего элемента И, входы двенадцатого элемента И подключены к определенному выходу модуля МРК, к прямому выходу третьего триггера и к выходу блока синхронизации, а выход связан с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, а выход подключен к счетному входу счетного триггера, первый и второй входы третьего элемента ИЛИ связаны с выходами четвертого и десятого элементов И, а выход соединен с входом сброса в «0» третьего триггера.To solve this problem, a device for building programmable digital microprocessor systems that contains an input block that receives signals from sensors and generates a specific binary code at its output, an output block for recording code values from a multichannel operational and switching-computing blocks in its memory cells and their transfer, through digital-to-analogue converters to electronic devices and electric drive mechanisms, a program block connected with certain outputs from a module IMS command distribution, memory block, synchronization block and switching-computing block consisting of an AND-OR element, an element and a second EXCLUSIVE OR element, eight AND elements, two counting triggers, a decoder connected by three inputs to specific outputs of the MRC module, the first inputs of the first two AND elements OR-OR are connected to the third and fourth outputs of the decoder, and the second inputs are connected to the output of the input unit connected by the first and second groups of inputs to the group of information outputs of the control object The output of the AND-OR element is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to a specific output of the RTD module, the output of the EXCLUSIVE OR element is connected to the input of the third element And connected by other inputs with outputs d 'and S, the output of the synchronization unit, the inputs of the fourth element And are connected to the output of the MRK module and to the corresponding output of the synchronization unit, and the output is connected to the input of the counting trigger in “0 , the output of the second element EXCLUSIVE OR is connected with the information inputs of the output block and the RAM block, the first inputs of the first and second elements AND are connected to the first and second outputs of the decoder, their second inputs are combined and connected to the outputs of the synchronization block, and the outputs are connected to the inputs of the output block and a block of RAM for managing the recording of information, a multichannel operation unit containing a controlled element, second, fourth, fifth, sixth, seventh through twelfth elements And, first, from third th on the sixth and eighth elements OR, the first and second decoders connected by their inputs to the corresponding outputs of the MRK module, a controlled memory cell, a controlled trigger, an electronic switch, an element NOT, an element and the first element EXCLUSIVE OR and “n” parallel logical channels, having a similar structure and each of which contains an EXCLUSIVE OR element, three AND elements, an OR element, two counting flip-flops, discharge shift modules, with each logical channel of a multichannel operational block one logical element EXCLUSIVE OR is connected to the first input of the OR element, the second input of which is connected to the output of the second element AND, the output of the element OR is connected to the first input of the third element AND, the output of the last is connected to the counting input of the first counting trigger, the output counting trigger, while in a multichannel operational unit the output of the first element OR is connected with the second inputs of the elements EXCLUSIVE OR logical channels, the first and second inputs of the first element OR are connected according to With the outputs of the second decoder and the seventh And elements, the first and second inputs of the second element And are connected to one of the outputs of the synchronization unit and to a certain output of the first decoder, and the output is connected to the control input of a controlled trigger, the inputs of the element OR are NOT connected to the corresponding output of the tenth AND element, the output of the first decoder and the output of the third element OR, the first input of the seventh element AND is connected to the corresponding output of the second decoder, the output of the OR element is NOT connected to the third input of the module L M, the second inputs of the sixth and seventh elements AND are associated respectively with the direct and inverse outputs of the controlled memory cell, the information input of which is connected to the output of the second element OR of the discrete module DM, containing the first and second logical elements AND, the element NOT, the third logical element AND and the element OR, and the inputs of the third logical element And are connected to the outputs of the first counting flip-flops of the penultimate and last channels, the inputs of the second element And are connected to the output of the third logical element And and with corresponding The current output of the MCA module, also connected to the input of the NOT element, the output of the latter is connected to the input of the first AND element, the other input of which is connected to one of the outputs of the BUP unit, and the output is connected to the first input of the OR element, the second input of which is connected to the output of the second AND element , the control input of the controlled memory cell is connected with the output of the fourth element I, in the multichannel operational unit the information input of the controlled trigger is connected with the direct output of the controlled memory cell, the inverse output of the controlled trigger n connected via one of the common buses of the communication system to the output unit; three control inputs of the controlled element are connected to three command buses of the RTD module and two of them are also connected to the first input of the fifth element OR and to the corresponding input of the first element EXCLUSIVE OR, output of the fifth element OR connected to the first input of the ninth element AND, in the switching and computing unit the first inputs of the third and fourth elements AND, the AND-OR element are connected to the corresponding two outputs of the decoder, and the second inputs are connected to the output L 1 of the managed element of the multichannel operational unit and with the L2 outputs of the discrete DM module, the inputs of the first and second decoders of the multichannel operational unit are connected to the corresponding command busses of the MRK module; the second element And the first logical channel is connected together with the corresponding input of the BUP unit to the output of the first element EXCLUSIVE OR of the multichannel operational unit, where The second input of the ninth AND element is connected to a specific output of the first decoder, the inputs of the eighth AND element are connected to the outputs of the synchronization unit and the sixth OR element, and the output is connected to the first input of the fourth OR element, the output of which is connected to the reset inputs of the “0” second counting triggers of all logical channels, the inputs of the fifth element And are connected to a specific output of the module MRK, output d 'and the output of the synchronization unit, and the output is connected to the second input of the fourth element OR and to the reset inputs to "0" of the first counting triggers all x logical channels, a communication system containing common buses, electronic keys, a decoder that generates control signals at its outputs, arriving at the corresponding inputs of the main memory unit, the output block and two electronic keys, the logical module LM which structure and its operation are determined by logical functions C ''' = (C24 + C22) ⋅b'⋅t1, C = C24⋅t1⋅b ',

, C ⁰ = C24⋅C22⋅t1 b ', where C24 and C22 are the inputs of the logic module LM and are connected to the corresponding outputs of the MRK module, t1 comes from the output of the NOT element of block 7, b' connected to the output of the sixth element AND of the switching-computing unit, and C ', C'', c ⁰ , C '''these are the outputs of the logic module LM and are connected by output C''' to the first input of the sixth element OR of the multichannel operational unit, and the other outputs to the inputs of the corresponding bit shift modules MCP1, MCP2 and MCP3 in each logical channel, with the bit shift module MCP1 is located in all logical channels except the first and last and implements the logical functions Y'1 = (b'⊕b '') ⋅C '', Y'2 = (b'⊕b '') C ', where Y '1 and Y'2 are the outputs of the module MCP1 and are connected to the third and fourth inputs of the OR element of this and subsequent logical channels, n belt b ', b'',C', C '' are input signals for MCP1, b ', b''coming from the outputs of the first counting triggers of this and subsequent logical channels, C' and C '' coming from the outputs of the logic module LM, module_MSP2 in the first logical channel implements logical functions

, U2 = (b1⊕b2) ⋅C '' and U3 = (b1⊕b2) ⋅C ', where U1, U2 and U3 serve as outputs of the MCP2 module and are connected to the third and fourth inputs of the OR element of the first logical channel and with the fourth input the first element OR the second logical channel, b1, b2, bn, С ', С', С ⁰ are the inputs of the module MSR2 and are connected to the outputs of the first counting triggers of the first, second, and last logical channels and three outputs of the logic module LM, the module MSR3 calculates the logic function

where the signal U1 "'comes from the output of the module MCP3 to the third input of the first element OR of the last logical channel, signals b1, bn, C", C15 are fed to the inputs of the module MCP3 from the outputs of the first counting triggers of the first and last logical channels, c the output of the logic module LM and a specific output of the module MRK, in a multi-channel operation unit, where the first input of the fourth element I is connected with a certain output of the module MRK, the second input is connected to the corresponding output of the synchronization unit, the third input is connected to the output of the element that is OR NOT, and the fourth input is connected to the output of the sixth element AND the switching and computing unit, the control input of the electronic switch is connected to a certain output of the first decoder, the output of the ninth element AND is connected to the first inputs of the first elements AND in each logical channel, the second inputs of the first elements And each logical channel, together with the information outputs of the electronic switch of the multichannel operational unit, are connected to the common buses of the communication system, and the outputs of the first AND elements in each logical channel They are connected to the first inputs of the EXCLUSIVE OR elements, the common buses are also connected to the outputs of the first and second electronic switches of the communication system and to the corresponding inputs of the RAM block and the output block, the inputs of the first and second electronic keys are connected to certain outputs of the input block and the RAM block, the control inputs of the first and second electronic keys, the memory block and the output block are connected to the corresponding outputs of the decoder of the communication system, three inputs of which are connected to three The corresponding outputs a1, a2 and a3 of the program block, the second input of the pulse counter element And are connected to the corresponding output of the synchronization block, and the output is connected to the control input of the electronic key of the pulse counter of the program block, the direct outputs of all the first counting triggers are MSR1 , MCP2 and MCP3 in the respective logical channels, the eighth element OR the first and second inputs are connected with the second and third outputs of the second decoder, and the output is connected to the first input of the sixth of the AND element, the inputs of the EXCLUSIVE OR element are connected to a specific command bus of the MRK module and to the first T1 bus from the common busbars T1 ... Tn of the communication system, and the output is connected to the second input of the fifth OR element, there are "n" identical circuit fragments F1 ... Fn the number of logical channels, each circuit fragment is associated with the corresponding logical channel and contains logical elements OR and EXCLUSIVE OR, the second and third inputs of the OR element are associated with the output of the second element AND of the corresponding logical channel and with the corresponding output ohm of the module of distribution of IRC commands, and the output is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to the output of the first counting trigger of the corresponding logical channel, and the outputs of the EXCLUSIVE OR elements are the outputs of the corresponding circuit fragments and connected to the information inputs of the electronic switch and controlled multi-channel element the operational unit, where the first and second inputs of the first element EXCLUSIVE OR are connected respectively to the output of the sixth element AND and to the defined the output of the MRK module, the third control input of the controlled element is associated with a specific output of the MRK module and with the corresponding inputs of the second element And the element of the non-discrete module DM, the block of BT triggers connected by information and address inputs to the buses T1 ... Tn and the outputs (buses) C ' 1 ... C'j of the program block, and the control input to the output of the element I, connected by inputs to a specific output of the first decoder of a multichannel operating unit and the corresponding output of the synchronization unit, and outputs to the inputs key of the program block, the control input of the electronic key of the program block is connected to the output of the element OR whose inputs are connected to the alarm bus, to the output of the MRK module and the output of the synchronization block, the switching-computational block contains the IS NOT element, the second counting trigger, the fifth, sixth , the seventh, eighth and ninth elements AND, the OR element and the first through the fourth elements OR, the last one is connected by inputs to the outputs of the sixth element AND and the MRK module and output S with the decoder, the third and twelfth elements And, the inputs of the ninth And are connected to the output of the EXCLUSIVE OR element and to the output of the MRK module, and the output is connected to the input of the first OR element, the counting input of the second counting trigger is connected to the output of the eighth AND element, and the reset input is zero with the output of the seventh And element, the fifth element inputs And they are connected to the outputs of the decoder and the second element EXCLUSIVE OR, the inputs of the element OR are connected to the output of the MRK module and to the alarm transmission bus, and the output is connected to the blocking input of the decoder and to the corresponding inputs of the third and two the twentieth And elements, the inputs of the sixth And element are connected to the output of the second counting trigger and the output of the OR element, and the output d 'is connected to the LM module, to the input of the third And element of all logical channels, with the corresponding inputs of the fourth, fifth and tenth elements And, interlocking inputs of the first and second decoders of the multichannel operational unit, as well as with the interlock input of the device communication system decoder, inputs of the eighth AND element are connected to the output of the synchronization unit and to the output of the first OR element, inputs to The op is connected to a specific output of the MRK module and to the output of the fifth AND element, the output of the AND-NOT element is connected to the third input of the third AND element, the first input of the AND-NO element is connected to the corresponding output of the MRK module, two inputs of the first OR element are NOT connected to the corresponding the output of the MRK module and with the output of the EXCLUSIVE OR element, and the output is connected to the input of the ninth element of the multichannel operational unit, the input of the set to “0” of the counting trigger is connected to the output of the fourth element AND connected to the inputs of the outputs S and d ", in In the first operational unit, the first inputs of the eleventh and twelfth elements I are connected to the outputs of the MRK module, and the second inputs are connected to the outputs of the first counting triggers of the first and last logical channels, respectively, and the outputs through the third element OR are connected to the input of the element OR NOT, the second input of the tenth element And it is connected with the output of the MRK module, and the output is connected with the second input of the sixth OR element, with a specific input of the OR-NOT element and with the first inputs of the second elements AND of all logical channels, in each of them logically The first AND input element of the NAND is connected to the output of the MRK module, and the output of the third element AND connected to the third input of the third AND element in each logical channel, the ACS accelerated transfer unit has a structure defined by logic functions (1A); n "MP memory modules, each of which has a counting trigger, an AND element, an EXCLUSIVE OR element, and there is also a second AND element in the first memory module, the reset inputs of the counting triggers of all memory modules to" 0 "are connected to the output m of the second element And the first memory module, the inputs of the second element And connected to specific outputs of the first decoder multichannel operating unit and the synchronization unit, the counting inputs of the counting triggers of all memory modules connected to the output element And the corresponding memory module, the three inputs of the latter connected to the corresponding outputs of the synchronization unit , the first decoder of the multichannel operational unit and the EXCLUSIVE OR element, the first and second inputs of which for all memory modules except the first connection respectively, with the outputs of the counting triggers of the memory module and the previous one, and for the first memory module, the second input of the EXCLUSIVE OR element is the inputs of the MPI module and is connected to the output of the EXCLUSIVE OR element of the switching and computing unit, the third electronic key, whose information inputs are connected to the outputs of the counting triggers all modules are MP, and the outputs are connected to the common buses of the communication system, the control input of the third electronic key is connected to the corresponding output of the MRK module, each logical channel has many the anal operational block, the connection between the second input of the NAND element and the output of the EXCLUSIVE OR element of the corresponding circuit fragment F from the set of circuit fragments F1 ... Fn of the multichannel operational block, into each circuit fragment Ф is entered the element AND of which inputs are connected to the corresponding output of the MRC module and to the output of the first element OR of the multichannel operational unit, and the output is connected with the first input of the element OR of each logical fragment, the switching and computing unit has a third trigger, the tenth, one the eleventh and twelfth elements are AND, the second and third elements are OR, the element is NOT and the second element is NOT, and the output of the second element is EXCLUSIVE OR is connected with the corresponding inputs of the AND-NO element and the eleventh AND element, and through the element is NOT with a specific input of the tenth element AND, others the inputs of the tenth and eleventh And elements are connected to the outputs d ″ and S, to the direct and inverse outputs of the third trigger, to the outputs of the MRK module and the output of the synchronization unit, and the outputs are connected respectively to the installation inputs to “0” through the third element OR, and n directly to “1” of the third trigger, the inverse output of the third trigger is connected to the fourth input of the third element I, the inputs of the twelfth element I are connected to a specific output of the MRK module, to the direct output of the third trigger and to the output of the synchronization unit, and the output is connected to the first input of the second element OR, the second input of which is connected to the output of the third element AND, and the output is connected to the counting input of the counting trigger, the first and second inputs of the third element OR are connected to the outputs of the fourth and tenth elements AND, and the output nen a reset input "0" of the third flip-flop.

Устройство состоит из изображенных на фиг. 1 входного блока 1, одна группа входов которого подключена к дискретным датчикам и источникам двоичного кода (на схеме не показаны) X1…X_R, а вторая группа входов соединена с адресными шинами C'1…C'j, связанного выходом i с входом коммутационно-вычислительным блока 2, подключенного к блоку оперативной памяти 3, выходному блоку 4, программному блоку 5, блоку синхронизации 6, многоканальному операционному блоку 7, содержащему «n» логических каналов, в многоканальном операционном блоке МОБ 7 первый и второй дешифраторы 8 и 9, второй элемент И 12, связанный первым входом с определенным выходом блока синхронизации,, первый элемента ИЛИ 15, выход которого связан с соответствующими входами всех логических каналов, управляемый элемент 16, управляемую ячейку памяти 17, шестой элемент И 18, седьмой элемент И 19, четвертый элемент И 20, пятый элемент И 21, четвертый элемент ИЛИ 22, девятый, десятый, одиннадцатый и двенадцатый элементы И 73, И 76, И135 и И75, третий и шестой элементы ИЛИ11 и ИЛИ 74, восьмой элемент И 72, соединенный одним входом с выходом Z элемента И63 блока 6, электронный выключатель 77, элемент и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 79 и 103, восьмой элемент ИЛИ 101, управляемый триггер 102, пятый элемент ИЛИ 107, элемент ИЛИ-НЕ 112 и изображенной на фиг. 10 системы связи, имеющей информационные общие шины 80, дешифратор 81 своими входами соединенный с выходами a1, а2, а3…аn ПЗУ60А программного блока 5, а выходами N1 и N2 подключенный к управляющим входам первого 82 и второго 83 электронных ключей, а также выходами N3 и N4 к двум соответствующим входам блока оперативно памяти и выходного блока, также состоит из программного блока 5, модуля распределения команд МРК, логического модуля ЛМ, модуля преобразования информации МПИ, блока ускоренного переноса БУП и дискретного модуля ДМ.The device consists of those shown in FIG. 1 input unit 1, one group of inputs of which is connected to discrete sensors and binary code sources (not shown) X1 ... X _R , and the second group of inputs is connected to address buses C'1 ... C'j, connected by output i with input switching - calculating block 2 connected to the RAM block 3, output block 4, program block 5, synchronization block 6, multi-channel operation unit 7 containing “n” logical channels, in the multi-channel operation unit MOB 7, first and second decoders 8 and 9, the second element And 12, are connected th first input with a specific output of the synchronization unit, the first element OR 15, the output of which is connected to the corresponding inputs of all logical channels, controlled element 16, controlled memory cell 17, sixth element AND 18, seventh element And 19, fourth element And 20, fifth element AND 21, the fourth element OR 22, the ninth, tenth, eleventh and twelfth elements AND 73, AND 76, I135 and I75, the third and sixth elements OR11 and OR 74, the eighth element And 72 connected by one input to the output Z of the element I63 of the block 6, electronic switch 77, element and first el the item is EXCLUSIVE OR 79 and 103, the eighth element OR 101, the controlled trigger 102, the fifth element OR 107, the element OR NOT 112 and shown in FIG. 10 communication systems having information common buses 80, a decoder 81 with their inputs connected to outputs a1, a2, a3 ... an PZU60A of program block 5, and outputs N1 and N2 connected to control inputs of the first 82 and second 83 electronic switches, as well as outputs N3 and N4 to the two corresponding inputs of the operative memory block and the output block, also consists of program block 5, the module of distribution of commands MRK, logic module LM, module of information conversion of MPI, block of accelerated transfer of BUP and discrete module DM.

Блок ускоренного переноса (БУП) имеет структуру определяемую нижеследующими логическими функциями:The accelerated transfer unit (BUP) has a structure defined by the following logical functions:

M1 - сигнал с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 103 многоканального операционного блока 7, поступающий на вход блока БУП;M1 is the signal from the output of the first element EXCLUSIVE OR 103 of the multichannel operational unit 7, arriving at the input of the BUP unit;

М2…Мn - сигналы переноса, поступающие с определенных выходов блока БУП на соответствующие входы вторых элементов И27 всех логических каналов, кроме первого в блоке 7;M2 ... Mn - transfer signals coming from certain outputs of the BUP unit to the corresponding inputs of the second elements I27 of all logical channels, except the first one in block 7;

Мn+1- сигнал переноса, поступающий с определенного выхода блока БУП на соответствующий входы модуля ДМ;Mn + 1 transfer signal from a certain output of the BUP unit to the corresponding inputs of the DM module;

В1…Вn - сигналы с выходов первых счетных триггеров 29 соответствующих логических каналов блока 7, поступающие на соответствующие входы блока БУП;B1 ... Bn - signals from the outputs of the first counting triggers 29 of the corresponding logical channels of block 7, arriving at the corresponding inputs of the BUP block;

П1…Пn-сигналы с выходов всех вторых счетных триггеров 30 логических каналов блока 7, поступающие на входы блока БУП. Знаки «точка» и «плюс» во всех функциях означают соответственно операции И и ИЛИ.P1 ... PN-signals from the outputs of all the second counting triggers 30 logical channels of block 7, coming to the inputs of the unit BUP. The signs “dot” and “plus” in all functions mean operations AND and OR, respectively.

Как следует из анализа функций 1А, блок БУП позволяет параллельно реализовать процесс переноса по всем каналам при арифметических операциях.As follows from the analysis of functions 1A, the BUP block allows you to simultaneously implement the transfer process on all channels during arithmetic operations.

Устройства работает по тактам, сформированным в блоке синхронизации 6, каждый такт поделен на четыре импульса по одной четверти такта, все триггеры меняют свое состояние по одному из этих импульсов, т.е. условно в первой, второй, третьей и четвертой четвертях такта (фиг. 9).The devices operate in clock cycles formed in synchronization unit 6, each clock cycle is divided into four pulses of one quarter of a clock cycle, all triggers change their state according to one of these pulses, i.e. conditionally in the first, second, third and fourth quarters of the bar (Fig. 9).

В блоке 7 выходы дешифраторов 8 и 9 обозначены соответственно e1…e7 и Д1…Д3. Слова логический элемент И (ИЛИ,НЕ и т.д.) и элемент с аналогичными обозначениями одно и тоже. При необходимости, дешифратор 81 по сигналам а4…аn с выхода ПЗУ60А может подключать и другие, не указанные в описании, внешние блоки к общим шинам 80.In block 7, the outputs of the decoders 8 and 9 are labeled respectively e1 ... e7 and D1 ... D3. The words logical element AND (OR, NOT, etc.) and an element with similar designations are the same. If necessary, the decoder 81 can also connect other external units not specified in the description to common buses 80 using the a4 ... an signals from the output of the PS6060A.

Система связи, в наших примерах, служит для организации обмена информационными сигналами Т1…Tn по одноименным шинам между блоками 1, 3, 4 и 7 по соответствующим сигналам с выходов программного блока 5. При активизации на выходах дешифратора 81 системы связи сигнала N1 первый ключ 82 пропускает значение кода Q1…Qn с выходов входного блока 1 на входы логических каналов в блоке 7 по общим шинам 80, каждая из которых обозначена через Т1…Тn. В случае активизации выхода N2 дешифратора 81 второй ключ 83 пропускает по общим шинам 80 код Р1…Рn с выходов блока 3 в виде Т1…Tn на входы элементов И 23 всех логических каналов. При активизации е3 на выходе дешифратора 8 в блоке 7 выключатель 77 пропускает значение кода В1…Вn с выходов логических каналов, через схемные фрагменты Ф1…Фn на общие шины 80 в виде информационных данных Т1…Tn и при активизации выходов N3 или N4 дешифратора 81, значения Т1…Tn поступают на соответствующие входы блока 3 или блока 4, при активизации выхода С31 на выходе модуля МРК, значения Т''1…Т'n с выхода модуля МПИ поступают через ключ 136 на общие шины 80 системы связи.The communication system, in our examples, serves to organize the exchange of information signals T1 ... Tn on buses of the same name between blocks 1, 3, 4 and 7 according to the corresponding signals from the outputs of program block 5. When the decoder 81 of the communication system of the N1 signal is first output at the outputs of the first key 82 passes the value of the Q1 ... Qn code from the outputs of the input block 1 to the inputs of the logical channels in block 7 via common buses 80, each of which is denoted by T1 ... Tn. In the case of activating the output N2 of the decoder 81, the second key 83 skips the common bus 80 with the code P1 ... Pn from the outputs of block 3 in the form of T1 ... Tn to the inputs of the And 23 elements of all logical channels. When activating e3 at the output of the decoder 8 in block 7, the switch 77 passes the value of code B1 ... Bn from the outputs of the logical channels, through the F1 ... Fn circuit fragments to the common bus 80 in the form of information data T1 ... Tn and when the outputs N3 or N4 of the decoder 81 are activated, the values of T1 ... Tn are fed to the corresponding inputs of block 3 or block 4, when activating output C31 at the output of the MRK module, the values of T''1 ... T'n from the output of the MPI module go through key 136 to the common buses 80 of the communication system.

Через С1…С33 обозначены командные шины (сигналы) на выходах модуля МРК, связанные с соответствующими входами дешифраторов 8,9.37 и логических элементов в блоках и модулях и управляющие их работой.Through C1 ... C33 designated command bus (signals) at the outputs of the module MRK associated with the corresponding inputs of the decoders 8,9.37 and logic elements in the blocks and modules and control their work.

Через C'1…C'j обозначены адресные шины (сигналы), определяющие адреса источников и приемников информации в блоках 1, 3 и 4 и поступающие с выходов программного блока 5.C'1 ... C'j denotes address buses (signals) defining the addresses of sources and receivers of information in blocks 1, 3 and 4 and coming from the outputs of program block 5.

X1…Хn, …, Хm…Хк - многоразрядные двоичные коды (сигналы), поступающие например на входы входного блока 1 с выходов аналого-цифровых преобразователей, где левые разряды являются младшими.X1 ... Xn, ..., Xm ... Xk - multi-bit binary codes (signals), for example, coming to the inputs of the input unit 1 from the outputs of analog-to-digital converters, where the left digits are low.

Хк+1…Xr - входные одноразрядные дискретные сигналы от датчиков (кнопки, путевые выключатели и т.д.), поступающие на входной блок 1HK + 1 ... Xr - input single-digit discrete signals from sensors (buttons, limit switches, etc.), arriving at the input unit 1

J, Т1…Тn+1 - одноразрядные J и много- разрядные информационные данные (сигналы) на входах и выходах соответствующих электронных ключей, выключателей, блоков, а также на общих шинах 80 системы связи (фиг. 10), поступающие в блоки 3 и 4.J, T1 ... Tn + 1 - single-digit J and multi-bit information data (signals) at the inputs and outputs of the corresponding electronic switches, switches, blocks, as well as on common buses 80 of the communication system (Fig. 10), entering blocks 3 and four.

Входы блоков, логических каналов, логических элементов (элементов) и т.д. указаны входящими стрелками, а выходы - исходящими стрелками.Inputs of blocks, logical channels, logical elements (elements), etc. indicated by incoming arrows, and outputs by outgoing arrows.

В закрытом состоянии все электронные ключи и выключатели имеют на выходах высокий импеданс сопротивления.In the closed state, all electronic switches and switches have high impedance resistance at the outputs.

Слова логический элемент и элемент в данном тексте и в формуле изобретения имеют одинаковый смысл.The words logical element and element in this text and in the claims have the same meaning.

На фиг. 2 изображена структура логических каналов. Каждый из «n» каналов состоит из первого элемента И 23, связанного выходом с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 24, выход которого соединен с первым входом первого элемента ИЛИ 25, выход этого элемента связан с входом третьего элемента И 28, выход которого подключен к счетному входу первого счетного триггера 29, выход которого соединен, через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 100 соответствующего схемного фрагмента Ф с входом элемента И-НЕ 26 и непосредственно со счетным входом второго счетного триггера 30, выходом соединенного с соответствующим входом блока ускоренного переноса БУП, из модуля сдвига разрядов двоичного кода МСР2 для первого канала, модуля сдвига разрядов МСР3 для последнего канала и модулей сдвига разрядов МСР1 для остальных каналов, с соответствующими связями, второго элемента И27, связанного выходом с входом элемента ИЛИ25.FIG. 2 shows the structure of logical channels. Each of the "n" channels consists of the first element AND 23, connected by an output to the first input of an EXCLUSIVE OR 24 element, the output of which is connected to the first input of the first element OR 25, the output of this element is connected to the input of the third element AND 28, the output of which is connected to the counting the input of the first counting flip-flop 29, the output of which is connected, through the EXCLUSIVE OR 100 element of the corresponding circuit fragment F with the input of the AND-NE element 26 and directly with the counting input of the second counting flip-flop 30, the output connected to the corresponding input an accelerated transfer unit BUP, from the bit shift module of the MSR2 binary code for the first channel, the MSP3 bit shift module for the last channel and the MSP1 bit shift modules for the remaining channels, with corresponding connections, of the second element I27, connected to the input of the element OR25.

Пример входного блока 1 представлен на фиг. 3 и содержит ряд электронных ключей 32 на входы которых поступают разряды двоичных кодов X1…Xn,…,Xm…Хк и которые поочередно, по сигналу первого дешифратора 33, пропускают двоичный код на выходы Q1…Qn в зависимости от значений адресных команд С'1…С'e поступающих с определенных выходов программного блока 5, элементы И 34 на первые входы которых поступают биты информационных сигналов Хк+1…Xr, вторые входы элементов И 34 подключены к выходам второго дешифратора 35 и в зависимости от значений адресных команд на соответствующих адресных шинах С'e+1…C'j из блока 5, при помощи активизации определенного выхода дешифратора 35, соответствующий бит информации появляется на выходе элемента ИЛИ 36, т.е. на выходе блока 1 для одноразрядных переменных.An example of an input unit 1 is shown in FIG. 3 and contains a series of electronic keys 32 to the inputs of which bits of the binary codes X1 ... Xn, ..., Xm ... Xk are received and which in turn, at the signal of the first decoder 33, pass the binary code to the outputs Q1 ... Qn, depending on the values of the address commands C'1 ... S'e coming from certain outputs of the program block 5, the elements And 34 on the first inputs of which the bits of the information signals XK + 1 ... Xr, the second inputs of the elements And 34 are connected to the outputs of the second decoder 35 and depending on the values of the address commands on the corresponding address tires C'e + 1 ... C'j from b eye 5 by means of activation of a particular output of decoder 35 corresponding to the information bits appear at the output of OR element 36, i.e., at the output of block 1 for single-bit variables.

Входящий в состав устройства коммутационно-вычислительный блок 2 реализующий логические операции с одноразрядными двоичными переменными поступающими через соответствующие элементы на вход счетного триггера 43 представлен на фиг.4 и содержит второй элемент НЕ 140, дешифратор 37, соединенный тремя входами с модулем МРК, а первыми двумя выходами с первыми входами первого и второго элементов И 38, И 39, а третьим и четвертым выходами подключен к входам двух элементов И элемента И-ИЛИ (2-2-2-2И-4ИЛИ) 40, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41, второй вход которого подключен к соответствующему выходу модуля МРК, а выход связан с первым входом девятого элемента И119 и с определенным входом третьего элемента И42, счетный триггер 43 с одним прямым выходом, вход сброса в «0» которого и вход третьего элемента ИЛИ 127 соединены с выходом четвертого элемента И45, первый вход последнего связан с соответствующим выходом модуля МРК, а второй вход подключен к выходу 62 блока синхронизации 6, выход С23 модуля МРК соединен с входами элементов НЕ 140 и И119, а выход последнего подключен к входу первого элемента ИЛИ 117, входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 связаны с выходом счетного триггера 43 и с выходом модуля МРК, а выход соединен с информационными входами ячеек памяти 57 выходного блока 4 и с соответствующим входом элемента 51 блока 3, второй счетный триггера 47, счетный вход которого связан с выходом восьмого элемента И116, входы последнего подключены к выходу первого элемента ИЛИ117 и к соответствующему выходу блока синхронизации 6, инверсный выход второго счетного триггера 47 и выход d'' элемента ИЛИ 108 соединены с двумя входами шестого элемента И106, выход которого связан с блокирующими входами дешифратора 81 системы связи, входами элемента И28 всех логических каналов и дешифраторов 8, 9, а также с входами элементов И20, И21 и И76 блока 7, где второй вход элемента И76 связан с соответствующей командной шиной модуля МРК, а выход подключен к определенному входу элементов И27 всех логических каналов блока 7, в коммутационно- вычислительном блоке соответствующие входы первого и второго элементов И логического элемента И-ИЛИ(2-2-2-2И-4ИЛИ)40 соединены с выходом i элемента 36 блока 1 и с выходом f элемента 54 блока 3, первые входы третьего и четвертого элементов И логического элемента 40 связаны соответственно с двумя выходами e'' и e'7 дешифратора 37, а вторые входы соединены с выходом управляемого элемента 16 блока 7 и выходом модуля ДМ, вторые входы первого и второго элементов ИЗ 8 и ИЗ 9 объединены и связаны с выходом d1 блока 6, а выходы подключены к входу F1 элементов 51 блока 3 и к входам F2 элементов 57 блока 4, определенные три входа третьего элемента И42 соединены соответственно с выходом элемента ИЛИ108, с выходом Z блока бис выходом элемента И-НЕ44, первый и второй входы которого связаны с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 и с командной шиной С2 на выходе модуля МРК, шестой выход е6 дешифратора 8 блока 7 соединен с первым входом элемента И111 блока триггеров БТ, второй вход элемента И111 подключен к определенному выходу блока синхронизации 6, второй вход элемента И106 вместе с блокирующим входом дешифратора 37 блока 2 соединен с выходом d'' элемента ИЛИ108, входы которого связаны с определенным выходом модуля МРК и с аварийным сигналом Ст из объекта управления, третий триггер 121 своим инверсным выходом Н 1 связан с четвертым входом третьего элемента И 42, а своими входами сброса в «1» и сброса в «0» подключен соответственно к выходу одиннадцатого элемента И123 и через третий элемент ИЛИ 127 к выходу десятого элемента И122, соответствующие входы элементов И123 и И122 соединены с выходами С30 и С28 модуля МРК, с выходом. d2 блока синхронизации 6, с инверсным и прямым выходами третьего триггера 121, с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 и с выходом элемента НЕ 128, вход которого связан с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120, двенадцатый элемент И 125 подключен входами к соответствующему выходу программного блока, к прямому выходу триггера 121 и к определенному выходу Z блока синхронизации 6, а выходом соединен с первым входом второго элемента ИЛИ124, второй вход которого связан с выходом третьего элемента И42, а выход подключен к счетному входу триггера 43, седьмой элемент И94 своими входами соединен с соответствующими выходами модуля МРК и блока синхронизации 6, а выходом связан с входом сброса в «0» триггера 47, пятый элемент И46 своими входами подключен к выходам дешифратора и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ120, а выходом соединен с определенным входом первого ИЛИ 117.The switching and computing unit 2, which is part of the device, implements logical operations with single-bit binary variables arriving through the corresponding elements at the input of the counting trigger 43 is represented in Fig. 4 and contains the second element HE 140, the decoder 37 connected by three inputs to the MCA module, and the first two outputs with the first inputs of the first and second elements And 38, And 39, and the third and fourth outputs connected to the inputs of two elements AND element AND-OR (2-2-2-2I-4ILI) 40, the output of which is connected to the first input of the IC element KEY OR 41, the second input of which is connected to the corresponding output of the MRK module, and the output is connected with the first input of the ninth element I119 and with a certain input of the third element I42, the counting trigger 43 with one direct output, the reset input at 0 OR 127 is connected to the output of the fourth element I45, the first input of the latter is connected to the corresponding output of the MRK module, and the second input is connected to the output 62 of the synchronization unit 6, the output C23 of the MRK module is connected to the inputs of the HE 140 and I119 elements, and the output of the latter is connected to I One of the first element OR 117, the inputs of the second element EXCLUSIVE OR 120 are connected to the output of the counting trigger 43 and the output of the MRK module, and the output is connected to the information inputs of the memory cells 57 of the output unit 4 and with the corresponding input of the element 51 of the unit 3, the second counting trigger 47, the counting input of which is connected to the output of the eighth element I116, the inputs of the latter are connected to the output of the first element OR117 and to the corresponding output of the synchronization unit 6, the inverse output of the second counting trigger 47 and the output d '' of the element 108 are connected to two inputs mi of the sixth element I106, the output of which is connected to the blocking inputs of the decoder 81 of the communication system, the inputs of the element I28 of all logical channels and decoders 8, 9, as well as the inputs of the elements I20, I21 and I76 of block 7, where the second input of element I76 is connected with the corresponding command bus module MRK, and the output is connected to a specific input of the elements I27 of all logical channels of block 7; in the switching and computing unit, the corresponding inputs of the first and second elements AND the logical element AND-OR (2-2-2-2И-4ИЛИ) 40 are connected to the output i element 36 of block 1 and with the output f of the element 54 of the block 3, the first inputs of the third and fourth elements AND the logic element 40 are connected respectively with two outputs e '' and e'7 of the decoder 37, and the second inputs are connected to the output of the controlled element 16 of the block 7 and the output of the DM module, the second the inputs of the first and second elements IZ 8 and IZ 9 are combined and connected to the output d1 of block 6, and the outputs are connected to input F1 of elements 51 of block 3 and to inputs F2 of elements 57 of block 4, the defined three inputs of the third element I42 are connected respectively to the output of element OR108 , with output Z block bis exit I-HE44 element, the first and second inputs of which are connected to the output of the second element EXCLUSIVE OR 120 and to the command bus C2 at the output of the MRK module, the sixth output e6 of the decoder 8 of block 7 is connected to the first input of the I111 element of the BT trigger block, the second input of the I111 element is connected to a certain output of the synchronization unit 6, the second input of the element I106, together with the blocking input of the decoder 37 of the block 2, is connected to the output d "of the OR108 element, whose inputs are connected to a specific output of the MCA module and to the alarm signal St from the control object, the third three Ger 121 with its inverse output H 1 is connected to the fourth input of the third element And 42, and its reset inputs to “1” and reset to “0” are connected respectively to the output of the eleventh element I123 and through the third element OR 127 to the output of the tenth element I122 corresponding to the inputs of the elements I123 and I122 are connected to the outputs C30 and C28 of the MRK module, with the output. d2 of the synchronization unit 6, with inverse and direct outputs of the third trigger 121, with the output of the EXCLUSIVE OR 120 element and with the output of the NO 128 element, whose input is connected to the output of the EXCLUSIVE OR 120 element, the twelfth element AND 125 is connected by inputs to the corresponding output of the program block, to direct output trigger 121 and to a certain output Z of the synchronization unit 6, and the output is connected to the first input of the second element OR124, the second input of which is connected to the output of the third element I42, and the output is connected to the counting input of the trigger 43, the seventh element I94 by its inputs is connected to the corresponding outputs of the MRK module and synchronization unit 6, and the output is connected to the reset input to “0” of the trigger 47, the fifth element I46 by its inputs is connected to the outputs of the decoder and the second element EXCLUSIVE OR120, and the output is connected to a specific input of the first OR 117.

Пример блока оперативной памяти (БОП) 3 представлен на фиг. 5 и содержит ряды ячеек памяти 48, в одни из которых записывается информационный код (данные) Т1…Tn из общих шин 80 по команде N3 и импульсу d1 поступающих на входы первого элемента И 70 с выхода дешифратора 81 системы связи и блока 6, адрес ряда ячеек памяти формируется на адресных шинах С'1…С'e программного блока 5 и выходах дешифратора 49, Считывание двоичного кода с выхода одного из рядов ячеек памяти 48 осуществляется электронным ключом 50 по сигналам с выхода дешифратора 49, в зависимости от значений сигналов на адресных шинах С'1…С'e и по команде N2 считанный код поступает на общие шины 80, через ключ 83 системы связи, ряд однобитовых ячеек памяти 51 куда записываются результаты вычислений булевых функций с выхода элемента 120 по команде с выхода элемента И 38 блока 2 и в соответствии с сигналами на адресных шинах С'e+1…C'j программного блока 5 и выходах второго дешифратора 52, который определяет также ячейку памяти 51 откуда происходит считывание бита информации через элементы И 53 и ИЛИ 54, запись и считывание происходит на разных тактах работы устройства.An example of a RAM block (BOP) 3 is shown in FIG. 5 and contains rows of memory cells 48, one of which records the information code (data) T1 ... Tn from the common buses 80 by the command N3 and the pulse d1 arriving at the inputs of the first element I 70 from the output of the decoder 81 of the communication system and block 6, the row address memory cells are formed on address buses C'1 ... C'e of software block 5 and outputs of the decoder 49. Reading the binary code from the output of one of the rows of memory cells 48 is performed by the electronic key 50 according to the signals from the output of the decoder 49, depending on the values of the signals on the address tires S'1 ... S'e and on command N2 midrange The code goes to the common buses 80, through the key 83 of the communication system, a series of single-bit memory cells 51 where the results of the calculations of Boolean functions from the output of element 120 are written by the command from the output of the And 38 element of block 2 and in accordance with the signals on the address buses C'e + 1 ... C'j of the software block 5 and the outputs of the second decoder 52, which also determines the memory cell 51, from where the information bit is read through the elements AND 53 and OR 54, the writing and reading occur at different device operation cycles.

Пример структуры выходного блока 4 представлен на фиг. 6, он состоит из рядов ячеек памяти 55, куда записываются значения двоичных кодов Т1…Tn с общих шин 80, которые формируются на выходах логических каналов, через схемные фрагменты Ф1…Фn и выключатель 77 блока 7, по команде с выхода элемента И 71, на вход которого поступают сигналы N4 и d1 соответственно с выхода дешифратора 81 и из блока 6, адреса рядов ячеек памяти определяются сигналами на адресных шинах С'1…С'e, поступающих с выхода программного блока 5 и активизацией соответствующего выхода первого дешифратора 56, с выходов ячеек памяти 55 двоичный код может поступать, например, в информационные системы, цифро-аналоговые преобразователи и т.д., однобитовые ячейки памяти 57 служат для записи результатов вычисления булевых функций поступающих с выхода элемента 120 блока 2 по команде с выхода элемента И 39 блока 2, адрес ячейки памяти 57 определяется сигналами на адресных шинах С'е+1…C'j и активизацией соответствующего выхода дешифратора 58. Переменные с выходов ячеек 57 могут поступать на электроприводы, сигнализацию и т.д.An example of the structure of the output unit 4 is shown in FIG. 6, it consists of rows of memory cells 55, where the values of binary codes T1 ... Tn from common buses 80 are written, which are formed at the outputs of logical channels, through circuit fragments F1 ... Fn and switch 77 of block 7, at the command from the output of And 71, the input of which receives signals N4 and d1, respectively, from the output of the decoder 81 and from block 6, the addresses of rows of memory cells are determined by the signals on the address buses C'1 ... C'e coming from the output of program block 5 and activating the corresponding output of the first decoder 56, s outputs of memory cells 55 binary code can enter, for example, information systems, digital-to-analog converters, etc., single-bit memory cells 57 serve to record the results of the calculation of Boolean functions from the output of element 120 of block 2 by the command from the output of element 39 of block 2, the address of the memory cell 57 is determined by the signals on the address buses C'e + 1 ... C'j and the activation of the corresponding output of the decoder 58. Variables from the outputs of the cells 57 can be supplied to the actuators, alarms, etc.

Пример схемы программного блока 5 представлен на фиг. 7, он содержит три постоянных запоминающих устройства ПЗУ60А, ПЗУ60В и ПЗУ60С, где хранится программа реализации поставленной задачи, счетчик импульсов 59 (фиг. 11), имеющий элемент И 109, соединенный входами с определенной шиной модуля МРК, с шиной передачи аварийного сигнала Ст и с выходом элемента И 64 блока 6, электронный ключ 85, управляющий и информационные входы которого связаны с выходом элемента 109 и с информационными выходами Т'1…Т'm блока триггеров БТ а выходы соединены с установочными входами счетных триггеров 84, реализующих счет импульсов, поступающих на счетный вход первого счетного триггера 84 с выхода первого элемента И 63 блока синхронизации 6, сигналы с выходов счетных триггеров 84 поступают на адресные входы трех программируемых запоминающих устройств ПЗУ60А, ПЗУ60С и ПЗУ60В и на каждом такте считывается значение ранее записанного по этим адресам программного кода, с выходов ПЗУ60В считывается программный командный код У1…Ук, связанный с входами модуля распределения команд МРК на выходных шинах которого образуются, в соответствии с программным кодом У1…Ук, распределенные командные сигналы (команды) С1…С33, поступающие в блоки и модули устройства и управляющие их работой, с выходов ПЗУ60С считываются адресные сигналы (команды) CT1…C'j, связанные с соответствующими входами блока оперативной памяти 3, входного и выходного блоков 1, 4 и определяют адреса по которым хранятся выбранные на данном такте двоичные переменные Т1…Tn в блоках 1, 3, и 4 для передачи их в другие блоки. Двоичные сигналы N1, N2, N3, N4, N5…Nm с выходов дешифратора 81 системы связи, подключенного входами к выходам a1,a2,a3…an ПЗУ60А определяют и поочередно по тактам подключают внешние блоки из множества «m», в нашем примере блоки 1, 3, 4 к общим шинам 80 системы связи (Фиг. 10), входной блок 1 подключается сигналом N1, выходной блок 4 сигналом N4, блок оперативной памяти 3 подключается сигналом на запись N3 и сигналом на считывания N2, ППЗУ блока БТ сигналом N5. Модуль МРК, устройства ПЗУ60А, ПЗУ60В и ПЗУ60С являются стандартными ПЗУ или ППЗУ с соответствующим задаче программированием.An example of a program block 5 is shown in FIG. 7, it contains three permanent storage devices PZU60A, PZU60V and PZU60S, where the program for the implementation of the task is stored, pulse counter 59 (Fig. 11), which has an AND 109 element connected by inputs to a specific bus of the MCA module, and an alarm signal transmission bus St and with the output element And 64 block 6, the electronic key 85, the control and information inputs of which are connected with the output of the element 109 and information outputs T'1 ... T'm block triggers BT and the outputs are connected to the installation inputs of the counting triggers 84, implementing the counting pulses, arriving at the counting input of the first counting trigger 84 from the output of the first element And 63 of the synchronization unit 6, the signals from the outputs of the counting trigger 84 arrive at the address inputs of three programmable memory devices PZU60A, PZU60S and PZU60V and at each clock cycle the value of the program code recorded earlier , from the outputs of the PZU60V, the program command code U1 ... Uk is read, which is connected to the inputs of the module for distributing commands to the MRCs on whose output buses are formed, in accordance with the program code U1 ... Uk, distributed command signals (commands) C1 ... C33, arriving in blocks and device modules and controlling their operation, the address signals (commands) CT1 ... C'j associated with the corresponding inputs of the RAM 3, input and output blocks 1 are read from the outputs of the PS60S, 4 and determine the addresses by which the binary variables T1 ... Tn selected in this cycle are stored in blocks 1, 3, and 4 for transferring them to other blocks. Binary signals N1, N2, N3, N4, N5 ... Nm from the outputs of the decoder 81 of the communication system connected by the inputs to the outputs a1, a2, a3 ... an PZU60A determine and alternately connect external blocks from the set “m” in turn, in our example the blocks 1, 3, 4 to the common buses 80 of the communication system (Fig. 10), the input unit 1 is connected with the signal N1, the output unit 4 with the signal N4, the memory unit 3 is connected with the write signal N3 and the read signal N2, the EPROM of the BT unit with the signal N5 . Module MRK, devices ROM60A, ROM60V and ROM60S are standard ROMs or PROMs with the corresponding programming task.

Функциональная взаимосвязь между выходами и входами электронного ключа 85 представлена ниже при Ст=1 иС14=1The functional relationship between the outputs and the inputs of the electronic key 85 is presented below with St = 1 and C14 = 1

Где R'1…R'm и S4…S'm - выходы электронного ключа 85.Where R'1 ... R'm and S4 ... S'm are the outputs of the electronic key 85.

Т1…Тm - значение кода на выходе блока БТ и входе электронного ключа 85.T1 ... Tm - the code value at the output of the BT unit and the input of the electronic key 85.

С1…C'j - значения кодов на адресных входах ППЗУ блока БТ, поступающих с выходов ПЗУ60С.C1 ... C'j - code values at the address inputs of the EPROM of the BT unit, coming from the outputs of the PS60S.

Т'1…T'm - значения кодов на выходе ППЗУ блока триггеров БТ.T'1 ... T'm - code values at the output of the EPROM of the BT trigger block.

Двоичная переменная

является инверсией С, знаки «точка» и «плюс» в логических функциях означают логические умножение и сложение, ⊕ знак означающий логическую операцию ИСКЛЮЧАЮЩЕЕ ИЛИ.Binary variable

is an inversion of C, the signs “dot” and “plus” in logical functions mean logical multiplication and addition, sign meaning logical operation EXCLUSIVE OR.

Пример схемы и принцип работы блока синхронизации 6 представлены на фиг. 8 и фиг. 9, он постоянно вырабатывает синхроимпульсы (импульсы) Z1, d2, d1, Z в каждой четверти всех тактов и содержит первый счетный триггер 62, подключенный прямым выходом к входу элемента И63, а инверсным выходом к первым входам элементов И64 И115 и И65, второй вход последнего подключен к выходу четвертого элемента И 66, три входа которого связаны с прямым выходом счетного триггера 62, вместе с входом элемента И64 с прямым выходом счетного триггера 67 и с выходом инвертора 68, вход последнего вместе с счетным входом триггера 62, входами элементов И63 и И64 подключены к генератору импульсов 69, выход элемента И65 связан с входом сброса в «0» триггера 67, еще один вход элемента И63 соединен с инверсным выходом триггера 67, элемент И115 вторым и третьем входами подключен к инверсному выходу счетного триггера 67 и к выходу инвертора 68, также соединенному выходом с счетным входом триггера 67, выход Z1 элемента И115 связан с определенными входами элемента И94 блока 2 и элемента И21 блока 7, выход Z элемента И63 соединен с соответствующими входами элемента 84 блока 5, элемента 72 блока 7 и элементов И42, И125 блока 2, выход d2 элемента И64 связан с соответствующими входами элементов И45, И122, И123 блока 2, выход d1 элемента И66 связан с входами элементов 28 всех логических каналов, элементов ИЗ8, И39, И116 блока 2, элементов И70 и И71 блоков 3 и 4, элемента И12 и элемента И20 блока 7, Связь синхроимпульсов с логическими элементами устройства определяет возможную последовательность операций при реализации алгоритма на каждом такте его работы в соответствии с фиг. 9, сброс в нуль триггера 67 производится единичным сигналом с выхода элемента И65.An example of the circuit and the principle of operation of the synchronization unit 6 are presented in FIG. 8 and FIG. 9, it constantly produces sync pulses (pulses) Z1, d2, d1, Z in each quarter of all cycles and contains the first counting trigger 62 connected by a direct output to the input of the I63 element, and the inverse output to the first inputs of the I64 I115 and I65 elements, the second input the latter is connected to the output of the fourth element And 66, three inputs of which are connected to the direct output of the counting trigger 62, together with the input of the element I64 with the direct output of the counting trigger 67 and with the output of the inverter 68, the input of the latter together with the counting input of the trigger 62, inputs of the elements I63 and I64 connected pulse generator 69, the output of the element I65 is connected to the reset input to “0” of the trigger 67, another input of the element I63 is connected to the inverse output of the trigger 67, the element I115 is connected to the inverse output of the counting trigger 67 and to the output of the inverter 68 by the second and third inputs connected to the output with the counting trigger input 67, the output Z1 of the element I115 is connected to certain inputs of the element I94 of block 2 and element I21 of block 7, the output Z of element I63 is connected to the corresponding inputs of element 84 of block 5, element 72 of block 7 and elements I42, I125 of block 2 output d2 of element I64 connected to the corresponding inputs of elements I45, I122, I123 of block 2, the output d1 of element I66 is connected with the inputs of elements 28 of all logical channels, elements I8, I39, I116 of block 2, elements I70 and I71 of blocks 3 and 4, element I12 and element I20 of the block 7, the relationship of the clock pulses with the logical elements of the device determines the possible sequence of operations for the implementation of the algorithm at each clock cycle in accordance with FIG. 9, the flip-flop 67 is reset to zero with a single signal from the output of element I65.

Допустим, что все другие триггеры (ячейки памяти) срабатывают по заднему фронту импульсов, поступающих на их управляющие, сбрасывающие и счетные входы. Перед началом работы все триггеры и ячейки памяти установлены в «0».Suppose that all other triggers (memory cells) are triggered by the falling edge of the pulses arriving at their control, drop and count inputs. Before starting, all the triggers and memory cells are set to "0".

Принцип работы блока 2 (Фиг. 4) состоит в последовательной по тактам реализации булевых функций в базисе И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ условно представленных в виде дизъюнкции конъюнкций или конъюнкции дизъюнкций, за меньшее, по сравнению с аналогом и прототипом, количеством тактов без обращения в процессе вычисления к ячейкам памяти блока 3 для хранения и считывания промежуточных результатов, а также в управлении процессами в блоках 3, 4, 5 и 7, соответствующими сигналами с выхода дешифратора 37.The principle of operation of block 2 (Fig. 4) consists in sequential execution of Boolean functions in the basis AND, OR, EXCLUSIVE OR, NOT, AND-NOT, OR-NOT conditionally presented as disjunctions of conjunctions or conjunctions of disjunctions, for less than with analogue and prototype, the number of cycles without recourse to the memory process of the block 3 for storing and reading intermediate results, as well as in the management of processes in blocks 3, 4, 5 and 7, the corresponding signals from the output of the decoder 37.

Перед вычислении булевых функций счетный триггер 43, сигналом с выхода элемента И45, устанавливается в нулевое состояние, т.е. его выход Тр аналогичен по наименованию с сигналом на его выходе, равен «0» и третий триггер 121 этим же сигналом устанавливается в нулевое состояние и его инверсный выход Н1=1. Триггер 43 переключается при подаче с выхода элемента И42 единичного сигнала, проходящего через элемент ИЛИ 124 на его счетный вход по окончанию импульса Z, который подается в четвертой четверти каждого такта, третий триггер 121 устанавливается в единичное состояние т.е.на его прямом выходе Н=1 при единичных значениях на входах элемента И123 в конце второй четверти такта по импульсу d2, поступающему на каждом такте и в нулевое состояние, т.е. на его инверсном выходе Н1=1 во второй четверти такта при единичных значениях на входах элемента И122 или при единичном импульсе на выходе элемента И45 (Фиг. 9). Вычисление логических функций в коммутационно-вычислительном блоке 2 поясним на примере вычисления скобочной функции У 1, содержащей функции И, ИЛИ. НЕ, И-НЕ, ИЛИ-НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ:Before calculating the Boolean functions, the counting trigger 43, by the signal from the output of the element I45, is set to the zero state, i.e. its output Tp is similar in name to the signal at its output, equal to "0" and the third trigger 121 with the same signal is set to the zero state and its inverse output H1 = 1. The trigger 43 switches when a single signal passes through the output of element I42 passing through the element OR 124 to its counting input at the end of the pulse Z, which is supplied in the fourth quarter of each clock cycle, the third trigger 121 is set to one state, that is, its direct output H = 1 with single values at the inputs of the element I123 at the end of the second quarter of the clock cycle, according to the pulse d2, arriving at each clock cycle and to the zero state, i.e. at its inverse output H1 = 1 in the second quarter of the cycle with single values at the inputs of the element I122 or with a single pulse at the output of the element I45 (Fig. 9). The calculation of the logical functions in the switching-computing unit 2 will be explained by the example of the calculation of the bracket function Y 1, containing AND, OR. NOT, AND-NOT, OR-NOT, EXCLUSIVE OR:

, где

where

X1…Х9 - двоичные переменные поочередно подаваемые на каждом такте в соответствии со значениями команд С4…C6, С9…C11, С2 и адресных сигналов С'1…С'e, из одного из блоков 1, 3, 7 или БУП, например из входного блока 1, на вход элемента И-ИЛИ40 блока 2 и далее, при определенном значении команд C1, С2, С29, С25 и сигнала Н1=1, очередная входная переменная из X1…Х9 или ее инверсия, через элементы И41 и И42 поступает на счетный вход триггера 43 в виде импульса Z (Фиг. 1, Фиг 4). Причем в случае С1=1 соответствующая переменная из X1…Х9 инвертируется в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 41. Обозначим:X1 ... X9 - binary variables alternately supplied on each clock cycle in accordance with the values of commands C4 ... C6, C9 ... C11, C2 and address signals C'1 ... C'e, from one of blocks 1, 3, 7 or BUP, for example from input block 1, to the input of the AND-OR40 element of block 2 and further, at a certain value of commands C1, C2, C29, C25 and signal H1 = 1, the next input variable from X1 ... X9 or its inversion, through elements I41 and I42 enters the counting input of the trigger 43 in the form of a pulse Z (Fig. 1, Fig. 4). Moreover, in the case of C1 = 1, the corresponding variable from X1 ... X9 is inverted in the EXCLUSIVE OR 41 element. We denote:

, тогда

then

На первом такте при С1=0, С2=1, С3=1, С28=0, С29=0, С30=1, С25=0At the first cycle at С1 = 0, С2 = 1, С3 = 1, С28 = 0, С29 = 0, С30 = 1, С25 = 0

Значение X1 поступает через элементы И-ИЛИ 40, И41 и И42 на счетный вход триггера 43 и если Х1=1 то, после окончания импульса Z, на выходе Тр триггера 43 появляется «1». Очевидно, что при этом подфункция

равна нулю при любом значении Х2 и продолжать ее вычисление на следующем такте нет смысла. Для этого следует блокировать работу триггера 43 на втором такте работы устройства. Если Х1=0 триггер 43 не изменит своего состояния и Тр=0, а значение функции Х1+Х2 не известно и следует продолжить вычисление функции

на следующем такте. Этот выбор автоматически осуществляется установкой С29=0 на втором такте работы в соответствии со значениями сигнала Тр на выходе триггера 43 и определенных командных сигналов. Выход элемента НЕ140 связан с входом элемента И42.The value of X1 goes through the elements AND-OR 40, I41 and I42 to the counting input of the trigger 43 and if X1 = 1 then, after the end of the Z pulse, the output of Tr of the trigger 43 appears "1". Obviously, in this case, the subfunction

equals zero for any value of X2 and there is no point in continuing to calculate it at the next clock. To do this, block the operation of the trigger 43 on the second cycle of the device. If X1 = 0 trigger 43 does not change its state and Tr = 0, and the value of the function X1 + X2 is not known and the calculation of the function should be continued

on the next bar. This choice is automatically made by setting C29 = 0 on the second cycle of operation in accordance with the values of the signal Tp at the output of the trigger 43 and certain command signals. The output element HE140 is connected to the input element I42.

На втором такте работы устанавливаются командные сигналы С1=0, С2=1, С3=0, С28=0, С29=0, С30=0, С25=0 и при Тр=1 (Х1=1) работа счетного входа триггера 43 блокируется нулевыми сигналами с выходов элементов И-НЕ44 и И42, а если Тр=0 (Х1=0) блокировки триггера 43 нет и соответствующая переменная Х2 поступает с выхода элемента И-ИЛИ40, через элементы И41 и И42 на счетный вход триггера 43 и при Х2=1 триггер 43 изменит свое состояние, т.е.Тр=1и результат вычисления функции

, а если Х2=0, то триггер 43 не изменит своего состояния, а результат вычисления функции

и на выходе Тр триггера 43 в любом случае будет находиться инверсия результата вычисления функции

и если Тр=0, т.е. функция

, при этом вычислять функцию У2 нет смысла т.к. функция У2=1. При этих условиях работу счетного входа триггера 43 следует заблокировать с третьего такта и до конца четвертого такта, исключая поступление переменных Х3 и Х4 на счетный вход триггера 43, а также инвертировать значение сигнала на выходе Тр, чтобы он прямо соответствовал результату вычисления функции

и функции У2. При необходимости такой принцип блокировки работы триггера 43 будет осуществляться и на других тактах. Если по окончанию второго такта Тр=1

, то следует продолжить вычисление функции У2, т.к результат вычисления функции У2 не известен.On the second cycle of operation, the command signals C1 = 0, C2 = 1, C3 = 0, C28 = 0, C29 = 0, C30 = 0, C25 = 0 are set, and when Tr = 1 (X1 = 1), the operation of the counting input of the trigger 43 is blocked zero signals from the outputs of the AND-HE44 and I42 elements, and if Tr = 0 (X1 = 0) there is no blocking of the trigger 43 and the corresponding variable X2 comes from the output of the AND-OR40 element, through the elements I41 and I42 to the counting input of the trigger 43 and at X2 = 1 trigger 43 will change its state, i.e. Tr = 1 and the result of the function calculation

and if X2 = 0, then the trigger 43 will not change its state, and the result of calculating the function

and at the output of Tr of the trigger 43 in any case there will be an inversion of the result of calculating the function

and if Tp = 0, i.e. function

, at the same time, it makes no sense to calculate the function V2, since function Y2 = 1. Under these conditions, the operation of the counting input of the trigger 43 should be blocked from the third cycle until the end of the fourth cycle, excluding the receipt of variables X3 and X4 to the counting input of the trigger 43, and also invert the value of the signal at the output of Tr so that it directly corresponds to the result of calculating the function

and functions of U2. If necessary, this principle of blocking the operation of the trigger 43 will be carried out on other cycles. If at the end of the second bar Tr = 1

, then the calculation of the function U2 should be continued, since the result of the calculation of the function U2 is not known.

На третьем такте устанавливаются командные сигналы С1=1, С2=1, С3=0, С28=0, С29=1, С30=1,С25=1 и если после второго такта Тр=0 (У2=1), то выход J элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 равен «1» и третий триггер 121, во второй четверти третьего такта, меняет свое состояние на единичное (Н=1, Н1=0)) и происходит блокировка работы триггера 43 нулевыми выходами элементов И42 и И45 и до конца выполнения команд по вычислению функции У2. т.е. значения переменных Х3 и Х4 не смогут поступать на счетный вход триггера 43 и менять его состояние, при этом в четвертой четверти третьего такта единичный импульс Z, с выхода элемента И125, через элемент ИЛИ124 переключит триггер 43 в единичное состояние т.е. Тр=1 и на выходе триггера 43 присутствует результат вычисления функции У2=1, который сохраняется до конца выполнения команд на вычисление функции У2. А если после второго такта Тр=1, то на выходе J элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 в начале третьего такта имеется «0» и триггер 121 не переключится в единичное состояние, блокировки триггера 43 нет и продолжится вычисление функции У2 т. к.

, при этом инверсия переменной Х3 с выхода элемента И-ИЛИ40 поступит через элементы И41 и И42 на счетный вход триггера 43 и если Х3=1 то триггер 43 не изменит свое состояние и Тр=1, при этом результат вычисления функции Х3-Х4 не определен и вычисление надо продолжить на четвертом такте, а если Х3=0, то триггер 43 переключится и Тр=0 и результат вычисления функции Х3-Х4 известен и равен нулю. В этом случае результат вычисления всей функции У2 равен нулю т. к.

и Х3⋅Х4=0. При этом работу счетного триггера 43 следует блокировать на следующем четвертом такте работы.In the third cycle, command signals C1 = 1, C2 = 1, C3 = 0, C28 = 0, C29 = 1, C30 = 1, C25 = 1 are set, and if after the second cycle Tr = 0 (Y2 = 1), then output J the EXCLUSIVE OR 120 element is equal to “1” and the third trigger 121, in the second quarter of the third cycle, changes its state to one (H = 1, H1 = 0)) and the trigger 43 operation is blocked by zero outputs of the I42 and I45 elements and until the end of execution teams to calculate the function of U2. those. the values of the variables X3 and X4 will not be able to flow to the counting input of the trigger 43 and change its state, while in the fourth quarter of the third cycle a single impulse Z, from the output of the element I125, through the element OR124 will switch the trigger 43 to the unit state i.e. Tr = 1 and at the output of the trigger 43 there is a result of the calculation of the function U2 = 1, which is kept until the end of the execution of commands for the calculation of the function U2. And if after the second clock cycle Tr = 1, then at the output J of the EXCLUSIVE OR 120 element at the beginning of the third clock cycle there is a “0” and the trigger 121 does not switch to the one state, there is no blocking of the trigger 43 and the calculation of the function Y2 will continue.

, while the inversion of the variable X3 from the output of the element AND-OR40 goes through the elements I41 and I42 to the counting input of the trigger 43 and if X3 = 1 then the trigger 43 will not change its state and Tr = 1, while the result of the calculation of the function X3-X4 is not defined and the calculation must be continued at the fourth clock cycle, and if X3 = 0, then the trigger 43 switches and Tr = 0 and the result of the calculation of the function X3-X4 is known and is equal to zero. In this case, the result of the calculation of the entire function Y2 is equal to zero, since

and X3⋅X4 = 0. In this case, the operation of the counting trigger 43 should be blocked on the next fourth cycle of operation.

На четвертом такте при С1=1, С2=1, С3=0, С28=0, С29=1, С30=0, С25=0, в случае Тр=0 счетный вход триггера 43 блокируется нулевыми сигналами с выходов элемента И-НЕ44, элемента И42 и И125 сохраняя на выходе триггера 43 значение всей функции У2=0, а при Тр=1 и нулевом состоянии триггера 121 (Н1=1) блокировки работы триггера 43 нет и инверсия переменной Х4 поступает с выхода элемента И-ИЛИ40, через элементы И41 и И42 на счетный вход триггера 43 и если Х4=0, то триггер 43 переключится и Тр=0, а это означает, что функция Х3⋅X4=0 и результат вычисления всей функции У2=0, т.к.

и Х3⋅Х4=0. Из этого следует, что если в конце четвертого такта значение на выходе триггера 43 равно «0», т.е. если Тр=0, то значение функции У2=0, а если Тр=1, то значение функции У2=1, а это значит, что при Тр=0(У2=0) вычислять функцию У3 нет смысла, т.к. при этом известно значение логического произведения двух функций У2⋅У3=0 и работу триггера 43 надо заблокировать до конца вычисления функции У3, а при Тр=1 (У2=1) следует продолжить вычисление функцию У3 т.к. значение У2⋅У3 не известно.In the fourth cycle with C1 = 1, C2 = 1, C3 = 0, C28 = 0, C29 = 1, C30 = 0, C25 = 0, in the case of Tr = 0 the counting input of the trigger 43 is blocked by zero signals from the outputs of the AND-HE44 element element I42 and I125 retaining at the output of the trigger 43 the value of the whole function U2 = 0, and at Tr = 1 and the zero state of the trigger 121 (H1 = 1) there is no blocking of the operation of the trigger 43 and the inversion of the variable X4 comes from the output of the element AND-OR40, through the elements I41 and I42 to the counting input of the trigger 43 and if X4 = 0, then the trigger 43 will switch and Tr = 0, which means that the function X3⋅X4 = 0 and the result of the calculation of the whole function U2 = 0, since

and X3⋅X4 = 0. From this it follows that if at the end of the fourth cycle the value at the output of the trigger 43 is equal to "0", i.e. if Tp = 0, then the value of the function U2 = 0, and if Tp = 1, then the value of the function U2 = 1, which means that when Tp = 0 (Y2 = 0), it does not make sense to calculate the function Y3, since at the same time, the value of the logical product of the two functions U2 известноU3 = 0 is known and the operation of the flip-flop 43 must be blocked until the end of the calculation of the function U3, and for Tp = 1 (U2 = 1), the calculation should be continued The value of Y2⋅Y3 is not known.

На пятом такте при С1=1, С2=0, С3=0, С28=1, С29=1, С30=1, С25=0, если в начале такта Тр=0, то сигнал J=1 и в случае нулевого состояния триггера 121 (Н1=1) на входах элемента И123 находятся только единичные сигналы и единичный выход элемента И123 переключит по импульсу 62, во второй четверти такта, триггер 121 в единичное состояние (Н1=0), при этом сигналом Н1=0 работа триггера 43 заблокируется нулевыми сигналами с выходов элементов И42 и И45 до конца выполнения команд по вычислению функции У3, т.к. в этом случае У2⋅У3=0, если Тр=1. то J=0, на выходе элемента НЕ128 единичный сигнал и если третий триггер 121 находился в единичном состоянии с начала третьего такта, то на входах элемента И122 находятся только единичные сигналы и единичный сигнал с выхода элемента И122 через элемент ИЛИ127 переключит триггер 121 в нулевое состояние (Н1=1), при этом снимается блокировка работы триггера 43. А если триггер 121 находился в нулевом состоянии при Тр=1 и J=0, то он не меняет своего состояния (Н1=1) и блокировки триггера 43 нет и через элементы И41 и И42 инверсия переменной Х5 с выхода элемента И-ИЛИ40 поступает на счетный вход триггера 43 и если Х5=0, то триггер 43 в четвертой четверти такта по импульсу d1 изменит свое состояние, т.е. выход Тр=0, а если Х5=1, то триггер 43 не изменит своего состояния, т.е выход Тр=1 и в любом случае вычисление функции Х5⊕Х6 продолжается.On the fifth cycle with C1 = 1, C2 = 0, C3 = 0, C28 = 1, C29 = 1, C30 = 1, C25 = 0, if at the beginning of the cycle Tr = 0, then the signal J = 1 and in the case of the zero state trigger 121 (H1 = 1) at the inputs of the element I123 there are only single signals and the single output of the element I123 will switch on a pulse 62, in the second quarter of the clock, the trigger 121 into a single state (H1 = 0), while the signal H1 = 0 triggering 43 It will be blocked by zero signals from the outputs of elements I42 and I45 until the end of the execution of commands for calculating the function U3, since in this case, У2⋅У3 = 0, if Tp = 1. then J = 0, a single signal is output from the HE128 element, and if the third trigger 121 was in the single state from the beginning of the third clock cycle, then only single signals are present at the inputs of the I122 element and the single signal from the output of the I122 element switches the zero state to the zero state (H1 = 1), while blocking the operation of the trigger 43 is released. And if trigger 121 was in the zero state with Tr = 1 and J = 0, then it does not change its state (H1 = 1) and there is no blocking of the trigger 43 and through the elements I41 and I42 inversion of variable X5 from the output of the element AND-OR40 post Paet to the count input flip-flop 43 and if X5 = 0, the flip-flop 43 in the fourth quarter cycle of pulse d1 changes its state, ie, output Tr = 0, and if X5 = 1, then the trigger 43 does not change its state, that is, the output Tr = 1 and in any case, the calculation of the function X5⊕X6 continues.

На шестом такте при любом значении С29 и при С1=0, С2=0, С3=0, С28=0, С30=0, С25=0 значение переменной Х6 поступает с выхода элемента И-ИЛИ40 через элементы И41 и И42 на счетный вход триггера 43 и если Х6=0, то состояние триггера 43 не изменится, а если Х6=1, то триггер 43 переключится и в любом случае на выходе триггера 43 будет присутствовать результат вычисления функции Х5⊕Х6, т.е. при одинаковых значениях переменных Х5 и Х6 на выходе Тр имеется «0» а при разных значениях Х5 и Х6 на выходе Тр находится «1». Очевидно, что при Х5⊕Х6=1 (Тр=1) функция У3=1 и продолжать ее вычисления нет смысла, поэтому следует блокировать по соответствующим тактам работу триггера 43 до конца вычисления функции У3, а если Х5⊕Х6=0 (Тр=0) то вычисление функции У3 следует продолжить т.к. в этом случае результат ее вычисления не известен.At the sixth cycle, at any value of C29 and at C1 = 0, C2 = 0, C3 = 0, C28 = 0, C30 = 0, C25 = 0, the value of the variable X6 comes from the output of the AND-OR element through the elements I41 and I42 to the counting input trigger 43 and if X6 = 0, then the state of the trigger 43 does not change, and if X6 = 1, then the trigger 43 switches and in any case, the output of the trigger 43 will have the result of calculating the function X5⊕X6, i.e. for the same values of the variables X5 and X6, the output of Tr is “0”, and for different values of X5 and X6, the output of Tr is “1.” Obviously, when X5⊕Х6 = 1 (Тр = 1), the function У3 = 1 and there is no point in continuing to calculate it, therefore you should block the work of the trigger 43 until the end of the calculation of the function Y3, and if X5⊕Х6 = 0 (Tr = 0) then the calculation of the function V3 should be continued since in this case, the result of its calculation is not known.

На седьмом такте работы при С1=1, С2=1, С3=0, С28=0, С29=0, С30=1, С25=0 и если после шестого такта Тр=1 (Х5⊕Х6=Т), J=1 и в случае нулевого состояния триггера 121 (Н1=1) во второй четверти седьмого такта по импульсу d2 следует его переключение в единичное состояние (Н1=0) и до конца вычисления функции У3 происходит блокировка работы триггера 43 сигналом Н1=0 и соответственно нулевыми выходами элементов И42 и И45, при этом на выходе Тр триггера 43 сохраняется единичный результат вычисления функции У3=1. А если после шестого такта Тр=0 (Х5⊕Х6=0), J=0,\ и триггер 121 находится в нулевом состоянии (Н1=1), то блокировки триггера 43 нет и инверсное значение переменной Х7 поступит на счетный вход триггера 43 и если Х7=0, то триггер 43 переключится и его выход Тр=1, при этом функция

, а значит функция У3=1 и функция

не зависимо от значения Х9 и этот результат имеется на выходе Тр триггера 43. В этом случае следует блокировать работу триггера 43 до конца вычисления функции У1, а если Х7=1 то триггер 43 не изменит своего состояния и Тр=0, результат вычисления функции

не известен и работу по ее вычислению следует продолжить на следующем такте.On the seventh cycle of operation with C1 = 1, C2 = 1, C3 = 0, C28 = 0, C29 = 0, C30 = 1, C25 = 0 and if after the sixth cycle Tr = 1 (X5⊕X6 = T), J = 1 and in the case of the zero state of the trigger 121 (H1 = 1) in the second quarter of the seventh cycle, the pulse d2 is followed by its switching to one state (H1 = 0) and until the end of the calculation of the function U3, the trigger 43 is blocked by the signal H1 = 0 and accordingly zero the outputs of the elements I42 and I45, while at the output of Tr of the flip-flop 43 a single result of the calculation of the function U3 = 1 is saved. And if after the sixth cycle Tr = 0 (X5⊕X6 = 0), J = 0, \ and the trigger 121 is in the zero state (H1 = 1), then there is no trigger 43 blocking and the inverse value of the variable X7 will go to the trigger input 43 and if X7 = 0, then the trigger 43 switches and its output Tr = 1, while the function

so the function V3 = 1 and the function

regardless of the value of X9 and this result is available at the output of Tr of the trigger 43. In this case, block the operation of the trigger 43 until the end of the calculation of the function Y1, and if X7 = 1, the trigger 43 will not change its state and Tr = 0, the result of the calculation of the function

is not known and the work on its calculation should be continued at the next cycle.

На восьмом такте при С 1=1, С2=1, С3=0, С28=0, С29=0, С30=1, С25=0 и если после седьмого такта Тр=1, J=1 и триггер 121 находится в нулевом состоянии (Н1=1), то триггер 121 во второй четверти такта по импульсу 62 переключается в единичное состояние и сигнал с его инверсного выхода Н1=0 блокирует работу триггера 43 нулевыми сигналами с выходов элементов И42, И45 и И125, а если после седьмого такта Тр=0 и триггер 121 находится в нулевом состоянии (Н1=1), то блокировки триггера 43 нет и инверсия переменной Х8 поступает через элементы И-ИЛИ 40, И41 и И42 на счетный вход триггера 43. Если Х8=0, то триггер 43 переключится в единичное состояние, т.е. Тр=1 и при этом функция

, а функция У3=1 и функция

независимо от значения Х9 и этот единичный результат находится на выходе Тр триггера 43, при этом следует блокировать работу триггера 43 на следующем такте т.к. значение функции У1 определено, а если Х8=1, то триггер 43 не переключится и на его выходе Тр будет находиться нулевой результат вычисления функции У3 т.е. У3=0 и при Тр=0 вычисление функции У1 следует продолжить с учетом переменной Х9.On the eighth cycle with С 1 = 1, С2 = 1, С3 = 0, С28 = 0, С29 = 0, С30 = 1, С25 = 0 and if after the seventh cycle Tr = 1, J = 1 and the trigger 121 is at zero state (H1 = 1), then the trigger 121 in the second quarter of the clock pulse 62 switches to one state and the signal from its inverse output H1 = 0 blocks the trigger 43 operation with zero signals from the outputs of the I42, I45 and I125 elements, and if after the seventh clock cycle Tr = 0 and the trigger 121 is in the zero state (H1 = 1), then there is no blocking of the trigger 43 and the inversion of the variable X8 comes through the elements AND-OR 40, I41 and I42 to the counting input of the trigger 43. If X8 = 0, a trigger switch 43 in one state, ie, Tr = 1 and the function

, and the function V3 = 1 and the function

regardless of the value of X9 and this single result is at the output of Tp of the trigger 43, in this case it is necessary to block the operation of the trigger 43 on the next clock because the value of the function U1 is determined, and if X8 = 1, then the trigger 43 will not switch and at its output Tr will be the zero result of the calculation of the function Y3 ie Y3 = 0 and for Tp = 0 the calculation of the function Y1 should be continued taking into account the variable X9.

В продолжении описания вышеизложенного процесса на восьмом такте, в начале девятого такта при С1=1, С2=1, С3=0, С28=1, С29=0, С30=1, С25=0 на весь период девятого такта и в случае Тр=0 и при нулевом состояния триггера 121 (Н1=1) блокировки работы счетного входа триггера 43 нет и следует подача инверсии переменной Х9 с выхода элемента И-ИЛИ40, через элементы И41, И42 и ИЛИ125 на счетный вход триггера 43 и если Х9=0, то триггер 43 меняет свое состояние по окончанию импульса Z в четвертой четверти такта (Тр=1) и на его выходе устанавливается единичный результат вычисления всей функции У1=1, а если Х9=1, то триггер 43 не меняет своего состояния, т.к. переменная Х9 инвертируется в «0» в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ41 и на выходе триггера 43 имеется нулевой результат вычисления функции У1=0.In the continuation of the description of the above process at the eighth cycle, at the beginning of the ninth cycle at C1 = 1, C2 = 1, C3 = 0, C28 = 1, C29 = 0, C30 = 1, C25 = 0 for the entire period of the ninth cycle and in the case of Tr = 0 and at zero state of trigger 121 (H1 = 1), the operation of the counting input of trigger 43 is not blocked and the inversion of variable X9 from the output of the AND-OR40 element follows, through the elements I41, I42 and ORI125 to the counting input of trigger 43 and if X9 = 0 , then the trigger 43 changes its state at the end of the Z pulse in the fourth quarter of the clock (Tr = 1) and a single result of calculating the whole is set at its output function U1 = 1, and if X9 = 1, then the trigger 43 does not change its state, because The variable X9 is inverted to “0” in the EXCLUSIVE OR41 element, and the output of the trigger 43 has the zero result of the calculation of the function Y1 = 0.

А если в конце восьмого такта устанавливается Тр=1, то в начале девятого такта при H1=1, J=1 триггер 121 устанавливается в единичное состояние, блокируя работу триггера 43 нулевым сигналом на инверсном выходе H1 триггера 121 и значение переменной Х9 не поступает на счетный вход триггера 43 при нулевых сигналах на выходах элементов И42 и И125, а на выходе Тр триггера 43 имеется единичный результат вычисления функции У1=1.And if Tr = 1 is set at the end of the eighth cycle, then at the beginning of the ninth cycle, when H1 = 1, J = 1, the trigger 121 is set to one state, blocking the operation of the trigger 43 by the zero signal on the inverse output H1 of the trigger 121 and the value of the variable X9 does not arrive at the counting input of the trigger 43 with zero signals at the outputs of the elements I42 and I125, and the output Tp of the trigger 43 has a single result of calculating the function U1 = 1.

В случае, когда на пятом такте при Тр=0 (У2=0) работа триггера 43 была заблокирована сигналом Н1=0, с инверсного выхода триггера 121, до конца вычисления функции У3, на девятом такте следует, при единичном выходе элемента НЕ128 и при С28=1, Н=1, переключение триггера 121 в нулевое состояние во второй четверти девятого такта по импульсу 62 и снятие единичным сигналом H1 блокировки работы триггера 43 и затем поступление инверсии переменной Х9 на счетный вход триггера 43 и если Х9=0, то триггер 43 в четвертой четверти девятого такта по импульсу Z изменит свое состояние (Тр=1) и на выходе триггера 43 будет находиться единичный результат вычисления функции У1, а если Х9=1, то триггер 43 не изменит своего состояния (Тр=0) и на его выходе получим нулевой результат вычисления функции У1. При С23=1 элемент НЕ 140 блокирует работу триггера 43.In the case when at the fifth clock cycle at Tr = 0 (Y2 = 0), the operation of the trigger 43 was blocked by the signal H1 = 0, from the inverse output of the trigger 121, until the end of the calculation of the function U3, at the ninth clock cycle it follows C28 = 1, H = 1, switching the trigger 121 to the zero state in the second quarter of the ninth clock pulse 62 and removing the trigger lock 43 with the single signal H1 and then entering the inversion of the variable X9 on the counting input of the trigger 43 43 in the fourth quarter of the ninth clock cycle, Z will change its state not (Tr = 1) and at the output of the trigger 43 there will be a single result of the calculation of the function Y1, and if X9 = 1, then the trigger 43 will not change its state (Tr = 0) and at its output we get the zero result of the calculation of the function Y1. When C23 = 1, the element NOT 140 blocks the operation of the trigger 43.

В случае, как описано выше при работе на седьмом такте, установки триггера 121 в единичное состояние (Н1=0) во второй четверти седьмого такта и до конца вычисления функции У1 и соответствующей блокировки триггера 43 на седьмом такте при Тр=1 и Н1=0, единичное состояние триггера 121 и блокировка триггера 43 сохранятся и на девятом такте, т.к на девятом такте с выхода элемента НЕ 128 на вход элемента 122 поступает нулевой сигнал, а на выходе Тр триггера 43 будет находиться единичный результат вычисления функции У1. Как видно из примера, выбор того или иного продолжения в процессе вычисления заданной функции Буля на каждом такте реализуется автоматически в зависимости от состояния триггеров 43 и 121 на предыдущем такте, значений соответствующей переменной X и командных сигналов «С» на данном такте. Итак при любых значениях переменных X1…Х9 в конце девятого такта работы блока 2 на выходе триггера 43 будет находиться результат вычисления функции У1. Как видно из приведенного примера схема блока 2 позволяет вычислять логическую функцию новым способом исходя из анализа результата вычисления первой же конъюнкции равной «1» в дизъюнкции конъюнкций и затем фиксировать этот результат до конца вычисления всей дизъюнкции, справедливо считая, что этот результат известен и равен «1», а при вычислении конъюнкции дизъюнкций в случае нулевого результата первой же дизъюнкции этот результат фиксируется до конца вычисления всей конъюнкции дизъюнкций, справедливо полагая, что и значение всей конъюнкции дизъюнкций, куда входит указанная дизъюнкция, равна «0». Такой подход позволяет существенно сократить число тактов при вычислении логических функций. Командные сигналы «С» формируются на стадии программирования процесса вычисления заданной логической функции.In the case as described above when working on the seventh cycle, setting trigger 121 to one state (H1 = 0) in the second quarter of the seventh cycle and until the end of the calculation of the function U1 and the corresponding trigger lock 43 on the seventh cycle with Tr = 1 and H1 = 0 , the unit state of the trigger 121 and the blocking of the trigger unit 43 remain on the ninth clock cycle, because on the ninth clock cycle from the output of the NOT 128 element the input of the element 122 receives a zero signal, and the output Tp of the trigger 43 will contain a single result of the calculation of the function U1. As can be seen from the example, the choice of one or another continuation in the process of calculating a given Boolean function at each clock cycle is automatically implemented depending on the state of the flip-flops 43 and 121 at the previous clock cycle, the values of the corresponding variable X and the command signals “C” at the clock cycle. So for any values of the variables X1 ... X9 at the end of the ninth cycle of operation of block 2, the output of the trigger 43 will be the result of the calculation of the function Y1. As can be seen from the above example, the block 2 scheme allows calculating a logical function in a new way based on the analysis of the result of calculating the first conjunction equal to “1” in the conjunction disjunction and then fixing this result until the end of the calculation of the whole disjunction, rightly believing that this result is known and equal to “ 1 ”, and when calculating a conjunction of disjunctions in the case of a zero result of the first disjunction, this result is fixed until the end of the calculation of the entire conjunction of disjunctions, rightly assuming that the value of the entire conjunction nktsii disjunctions where said disjunction comes equals "0". This approach can significantly reduce the number of cycles when calculating logical functions. Command signals "C" are formed at the stage of programming the process of calculating a given logical function.

Таким образом в блоке 2, при любых значениях переменных X1…Х9, происходит вычисление функций алгебры Буля, содержащих вышеперечисленный набор логических функций, за минимальное количество тактов равное количеству переменных входящих в булеву функцию, без обращения в ячейки памяти блока оперативной памяти 3 для хранения промежуточных результатов вычислений и их использования в процессе вычисления всей функции Буля, как это требуется в аналоге и прототипе. Например при вычислении функции У1 в прототипе после вычисления функции

необходим дополнительный такт для записи Z1 в блок оперативной памяти 3 и еще один дополнительный такт для записи результата вычисления функции X3⋅X4=Z2 в блок 3, затем еще 3 дополнительных такта для считывания переменных Z1 и Z2 из блока 3, вычисления функции Z1+Z2=y2 и запись результата У2 в блок 3. Еще два дополнительных такта требуется для записи в блок 3 результатов промежуточных вычисления функций Х5⊕X6=Z3 и

и затем еще три дополнительных такта для считывания переменных Z3 и Z4 из блока 3, вычисления функции Z3+Z4=У3 и запись У3 в блок 3, затем еще три дополнительных такта для считывания из блока 3 значений У2 и У3, вычисления функции У2⋅У3 и запись результата вычисления У2⋅У3 в блок 3 и еще один дополнительный такт для считывания функции У2⋅У3 и вычисление функции

. Итого для вычисления в прототипе функции У1 понадобилось четырнадцать дополнительных тактов, т.е для вычисления функции У1 в прототипе всего потребовалось 23 такта работы, что существенно выше, чем в предлагаемом устройстве.Thus, in block 2, for any values of the variables X1 ... X9, the Boolean algebra functions containing the above set of logical functions are calculated for the minimum number of ticks equal to the number of variables included in the boolean function, without recourse to the memory cells of the RAM block 3 to store intermediate the results of calculations and their use in the process of calculating the entire Boolean function, as required in the analogue and the prototype. For example, when calculating the function U1 in the prototype after calculating the function

you need an extra clock to write Z1 to the RAM block 3 and another extra clock to write the result of calculating the function X3⋅X4 = Z2 to block 3, then another 3 extra clock to read the variables Z1 and Z2 from block 3, calculating the function Z1 + Z2 = y2 and the recording of the result of U2 in block 3. Two additional cycles are required for recording in block 3 the results of intermediate calculations of the functions X5⊕X6 = Z3 and

and then three more clocks for reading the variables Z3 and Z4 from block 3, calculating the function Z3 + Z4 = U3 and writing U3 to block 3, then three more clocks for reading from block 3 the values of U2 and U3, calculating the function U2⋅U3 and writing the result of calculating У2⋅У3 to block 3 and one more additional clock for reading the function У2⋅У3 and calculating the function

. In total, for calculating the function U1 in the prototype, it took fourteen additional cycles, that is, to calculate the function U1 in the prototype it took 23 work cycles, which is significantly higher than in the proposed device.

В блоке 7, при С15=1 и С20=0 на управляющих входах управляемого элемента 16, последний реализует логическую функцию ИЛИ, если С20=0 и С15=0, то элемент 16 реализует логическую функцию ИСКЛЮЧАЮЩЕЕ ИЛИ, если С15=1 и С20=1, то элемент 16 реализует функцию ИСКЛЮЧАЮЩЕЕ ИЛИ двух последних разрядов двоичного кода на выходах схемных фрагментов Ф1…Фn, а при С15=0 и С20=1 на выходе элемента 16 появляется сигнал с выхода последнего логического канала, при С15=0, С20=0 и С19=1 на выходе элемента 16 блока 7 появляется значение первого разряда двоичного кода, записанного в триггеры 29 логических каналов блока 7.In block 7, with C15 = 1 and C20 = 0 on the control inputs of the controlled element 16, the latter implements a logical function OR, if C20 = 0 and C15 = 0, then element 16 implements the logical function EXCLUSIVE OR, if C15 = 1 and C20 = 1, element 16 implements the EXCLUSIVE OR function of the last two bits of the binary code at the outputs of the F1 ... Fn circuit fragments, and at C15 = 0 and C20 = 1, at the output of element 16, a signal appears from the output of the last logical channel, at C15 = 0, C20 = 0 and C19 = 1 at the output of the element 16 of block 7 appears the value of the first digit of the binary code recorded in the triggers 29 ogicheskih unit 7 channels.

Работа устройства состоит в вычислении логических функций в блоке 2 с одновременной реализацией операций над многоразрядными двоичными кодами в блоке 7 и при необходимости устройство обеспечивает совместную работу блоков 2 и 7, например в случае исследования заданных и полученных (принятых) двоичных кодов и принятия решений по результатам логического анализа полученных результатов. Устройство работает по тактам, сформированным в блоке 6. Работу устройства поясним на нескольких примерах. Допустим, что С15=1 и работа дешифраторов 8, 9, 81 и 37 не блокируется входными сигналами d' и d''.The operation of the device consists in calculating logical functions in block 2 with simultaneous implementation of operations on multi-bit binary codes in block 7 and, if necessary, the device ensures the joint operation of blocks 2 and 7, for example, in the case of examining specified and received (accepted) binary codes and making decisions logical analysis of the results. The device operates according to the cycles formed in block 6. We will explain the device operation with a few examples. Suppose that C15 = 1 and the operation of decoders 8, 9, 81 and 37 is not blocked by the input signals d 'and d' '.

Сравним два двоичных числа А1 и А2 и допустим, что А1=А2 и оба выражены двоичным кодом 11001011. Здесь и далее старшие разряды справа. Допустим число А1 находится в блоке 1 в виде X1…Хn и n=8, а число А2 хранится в блоке оперативной памяти 3 в значениях Р1…Рn и n=8, т.е. блок 7 имеет восемь логических каналов. Равенство чисел определим методом алгебраического сложения чисел А1 и -А2, везде отрицательное число представлено в обратном коде, примем, что С22=1 и С24=0. На первом такте значения X1…Х8, при соответствующих значениях С'1…С'е, С13=1, С24=0, С15=1 и N1=1, поступят из блока 1, через ключ 82 на общие шины 80 системы связи и затем на входы четвертых элементов И 23 всех логических каналов блока 7, где по командам С9…С11 активизируется выход e1 дешифратора 8 и число А1 при единичном выходе элемента И 73, через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 24, ИЛИ 25, И 28 и d1=1, запишется в счетные триггеры 29. На втором такте, при соответствующих сигналах С'1…С'е и N2=1 в блоке 3 активизируется соответствующий выход дешифратора 49 и с выхода ключа 50 число А2, через ключ 83 и общие шины 80 системы связи поступит на входы элементов И 23 всех логических каналов и при Д1=1 по сигналу с выходов элементов ИЛИ 15 и ИСКЛЮЧАЮЩЕЕ ИЛИ 24, ИЛИ 25 и И 28 инверсия числа А2 поступит на счетные входы счетных триггеров 29 всех логических каналов и при d1=1 реализуется по разрядно функция ИСКЛЮЧАЮЩЕЕ ИЛИ для чисел А1 и -А2, при этом на выходах счетных триггеров 29 всех логических каналов устанавливаются единичные значения, счетный триггер 43 блока 2 устанавливается в состояние «0» по сигналу С3=1.Let us compare two binary numbers A1 and A2 and assume that A1 = A2 and both are expressed by the binary code 11001011. Here and below, the high-order digits on the right. Suppose the number A1 is in block 1 as X1 ... Xn and n = 8, and the number A2 is stored in the memory block 3 in the values of P1 ... Pn and n = 8, i.e. block 7 has eight logical channels. Equality of numbers is defined by the method of algebraic addition of the numbers A1 and -A2, everywhere the negative number is represented in the reverse code, we assume that C22 = 1 and C24 = 0. In the first cycle, the values X1 ... X8, with the corresponding values С'1 ... С'е, С13 = 1, С24 = 0, С15 = 1 and N1 = 1, come from block 1, through the key 82 to the common buses 80 of the communication system and then to the inputs of the fourth elements AND 23 of all logical channels of block 7, where, by commands C9 ... C11, the output e1 of the decoder 8 and the number A1 are activated at a single output of the element AND 73, through the elements EXCLUSIVE OR 24, OR 25, AND 28 and d1 = 1, written in the counting triggers 29. At the second cycle, with the corresponding signals C'1 ... S'e and N2 = 1 in block 3, the corresponding output of the decoder 49 is activated and from the output of the key 50 numbers o A2, through the key 83 and the common bus 80 of the communication system arrive at the inputs of the elements AND 23 of all logical channels and with D1 = 1, the signal from the outputs of the elements OR 15 and EXCLUSIVE OR 24, OR 25 and AND 28 inversion of the number A2 will arrive at the counting inputs counting triggers 29 of all logical channels and when d1 = 1 is digitally implemented the EXCLUSIVE OR function for the numbers A1 and -A2, while the outputs of the counting triggers 29 of all logical channels are set to single values, the counting trigger 43 of block 2 is set to the state "0" by signal C3 = 1.

На третьем такте, при С19=1 С21=1, C18=1, d'=1 логическая «1» с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ103 и И27 первого канала поступит на соответствующие входы элементов ИЛИ 25 и блока БУП и логическая «1» с выхода М2 блока БУП появится на входе элемента И 27 второго логического канала и далее в соответствии с функциями (1А) по единичным сигналам М3…Mn из блока БУП, через элементы И 27, ИЛИ 25 и И 28 последующих каналов, при импульсе d1=1, все счетные триггеры 29 переключатся в состояние «нуля» т.е. появился результат разности двух равных чисел А1 и А2, а все триггеры 30 переключатся в состояние «1» и произойдет запись единичной информации с выхода Мn+1 блока БУП при С20=0, через модуль ДМ в ячейку памяти 17 по сигналу «1» с выхода элемента И 20 блока 7.At the third cycle, at C19 = 1, C21 = 1, C18 = 1, d '= 1 logical "1" from the output of the EXCLUSIVE OR103 and I27 element of the first channel goes to the corresponding inputs of the OR elements 25 and the BUP block and logical "1" from the output M2 block BUP appears at the input of the element And 27 of the second logical channel and then in accordance with the functions (1A) for single signals M3 ... Mn from the block BUP, through the elements And 27, OR 25 and And 28 subsequent channels, with pulse d1 = 1, all counting triggers 29 will switch to the "zero" state, i.e. the result of the difference of two equal numbers A1 and A2 appeared, and all the triggers 30 will switch to state “1” and single information will be recorded from the output of Мn + 1 of the BUP unit at C20 = 0, through the DM module to memory cell 17 by the signal “1” output element And 20 block 7.

На том же третьем такте при С15=1 логические «0» с выходов схемных фрагментов Ф1…Фn, через элемент ИЛИ 16 в виде логического «0» на выходе L1, при соответствующих сигналах С4…С6 по команде е'' с выхода дешифратора 37 блока 2 поступает, через элемент 40 на вход элемента 41 блока 2 и при С1=1, С2=0, d1=1 и С3=0 логическая «1» поступает на счетный вход триггера 43 и после импульса Z=1 появляется единичное значение сигнала на выходе счетного триггера 43 и это значит, что А1=А2.At the same third clock cycle at C15 = 1, logical “0” from the outputs of the F1 ... Fn circuit fragments, through the OR 16 element as a logical "0" at the output of L1, with the corresponding C4 ... C6 signals on the command e "from the decoder 37 unit 2 enters through element 40 to the input of element 41 of unit 2 and when C1 = 1, C2 = 0, d1 = 1 and C3 = 0 logical “1” is fed to the counting input of the trigger 43 and after the pulse Z = 1, the unit signal value appears at the output of the counting trigger 43 and this means that A1 = A2.

На четвертом такте логическая «1» с выхода счетного триггера 43, при определенных командах С4…С6 и активизации соответствующего выхода дешифратора 37 блока 2 и выхода элемента И 39 при импульсе d1=1, поступающим с выхода элемента И 66 блока 6, запишется в определенную значениями Се…Cj ячейку памяти 57 выходного блока 4, как информация о том, что А1=А2.In the fourth cycle, logical “1” from the output of the counting trigger 43, with certain commands C4 ... C6 and activating the corresponding output of the decoder 37 of block 2 and the output of the element AND 39 with a pulse d1 = 1, coming from the output of the element And 66 of block 6, will be written the values of Ce… Cj memory cell 57 of the output block 4, as the information that A1 = A2.

Рассмотрим второй пример сравнения двух двоичных чисел, когда А1<А2 и А1=11001011, а А2 равно 10011011, триггеры 29, 30 и 43 установлены в нулевое состояние, триггеры 29 и 30 во всех логических каналах переводятся в нулевые состояния при импульсах q1l и q2, а триггер 43 устанавливается в нулевое состояние при С3=1.Consider the second example of comparing two binary numbers, when A1 <A2 and A1 = 11001011, and A2 is 10011011, the triggers 29, 30 and 43 are set to the zero state, the triggers 29 and 30 in all logical channels are transferred to the zero states at the pulses q1l and q2 , and the trigger 43 is set to the zero state when C3 = 1.

На первом такте по аналогии с первым примером, при соответствующих командных и адресных сигналах, число А1 записывается в счетные триггеры 29 по разрядам в каждый логический канал блока 7.At the first cycle, by analogy with the first example, with the appropriate command and address signals, the number A1 is recorded in the counting triggers 29 by bits in each logical channel of block 7.

На втором такте при N2=1 аналогично первому примеру, когда Д1=1, инверсия числа А2 поступает на входы элементов И 28 и при d1=1 единичные значения разрядов числа А2 меняют состояние счетных триггеров 29 на противоположное и на выходе триггеров 29 будет результат А1⊕ (-А2) т.е. 10101111, при этом во втором логическом канале триггер 29 за два такта дважды поменял свое состояние, что привело к изменению состояния второго счетного триггера 30 на этом канале с нулевого в единичное и произошла фиксация факта переноса из второго разряда в третий или из второго логического канала в третий в блоке БУП, что происходит при аналогичных ситуациях во всех логических каналах блока 7.In the second cycle, when N2 = 1, similarly to the first example, when D1 = 1, the inversion of the number A2 goes to the inputs of the And 28 elements and when d1 = 1, the unit values of the digits of the number A2 change the state of the counting flip-flops 29 to the opposite and the output of the flip-flops 29 will result ⊕ (-A2) i.e. 10101111, while in the second logical channel trigger 29 for two cycles changed its state twice, which led to a change in the state of the second counting trigger 30 on this channel from zero to one and there was a fixation of the transfer from the second digit to the third or from the second logical channel to the third in the BUP block, which happens under similar situations in all logical channels of block 7.

На третьем такте при Д2=0, Д3=0, С19=0, C18=1, d'=1 логический нуль, с выхода элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 103 поступает на соответствующе входы элемента И27 первого логического канала и блока БУП и далее в соответствии с функциями (1А) блока БУП происходит процесс переноса в соответствующие логические каналы по сигналам с выхода блока БУП, поступающим одновременно на входы элементов И27 определенных логических каналов и на выходах триггеров 29 всех логических каналов устанавливается изображение алгебраической суммы А1+(-А2), кодом 10011111, в третьей четверти такта при d1=1, одновременно по сигналу с выхода элемента И 20 при С21=1 произойдет запись нулевого переноса Мn+1 с выхода модуля ДМ, при С20=0, в ячейку памяти 17 блока 7, при этом нулевое значение на выходе Мn+1 блока БУП показывает, что по абсолютному значению А1<А2 и получен результат алгебраической суммы в обратном коде. На третьем же такте в четвертой его четверти по сигналу е'7=1 с выхода дешифратора 37 блока 2, значение Мn+1=0 с выхода блока БУП через модуль ДМ, при С20=0, поступает на выход элемента И-ИЛИ 40 блока 2 и при С1=0 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41 образуется логическая «0» и на выходе счетного триггера 43 сохранится логический «0».On the third cycle with D2 = 0, D3 = 0, C19 = 0, C18 = 1, d '= 1 logical zero, the output is EXCLUSIVE OR 103 is output to the corresponding inputs of the element I27 of the first logical channel and the BUP block and further in accordance with functions (1A) of the BUP unit are transferred to the corresponding logical channels by signals from the output of the BUP unit, simultaneously arriving at the inputs of the I27 elements of certain logical channels and at the outputs of the flip-flops 29 of all logical channels, an image of the algebraic sum A1 + (- A2) is set, code 10011111, in the third quarter ta when d1 = 1, the signal from the output of the element 20 at C21 = 1 will simultaneously record the zero transfer Mn + 1 from the output of the DM module, at C20 = 0, to the memory 17 of block 7, while the zero value at the output of Mn + 1 unit BUP shows that the absolute value of A1 <A2 and the result is an algebraic sum in the opposite code. In the third cycle in its fourth quarter, the signal e'7 = 1 from the output of the decoder 37 of block 2, the value of Mn + 1 = 0 from the output of the block of BUP through the module DM, at C20 = 0, goes to the output of the element AND-OR 40 of the block 2 and when C1 = 0, a logical “0” is formed at the output of the EXCLUSIVE OR 41 element and a logical “0” is saved at the output of the counting trigger 43.

На четвертом такте при С15=1, С20=0 и е''=1 значение L1=1 с выхода элемента ИЛИ 16 блока 7 поступит, через элемент И-ИЛИ 40 на вход элемента И 41 и при С1=1 на выходе последнего образуется «0», значение триггера 43 не меняется и результат логической суммы

, что подтверждает, что А1<А2.On the fourth clock cycle at C15 = 1, C20 = 0 and e '' = 1, the value of L1 = 1 from the output of the element OR 16 of block 7 will go through the element AND-OR 40 to the input of the element AND 41 and at C1 = 1 at the output of the last "0", the value of the trigger 43 does not change and the result of the logical sum

that confirms that A1 <A2.

На пятом такте полученный выше результат с выхода счетного триггера 43 блока 2 при соответствующей команде дешифратора 37 и d1=1, в соответствии с сигналом на выходе элемента И 39 запишется в блок 3 или 4 в одну из ячеек памяти по соответствующему адресу С'е…С'j.In the fifth cycle, the result obtained above from the output of the counting trigger 43 of block 2 with the corresponding command of the decoder 37 and d1 = 1, in accordance with the signal at the output of the element And 39 will be recorded in block 3 or 4 in one of the memory cells at the corresponding address C'e ... S'j.

Если описанным выше способом, вычислить в блоке 2, при С1=0, логическую функцию L1⋅(Мn+1) и если функция L1⋅(Мn+1)=1, то А1>А2.If, using the method described above, calculate in block 2, with C1 = 0, the logical function L1⋅ (Мn + 1) and if the function L1⋅ (Мn + 1) = 1, then A1> A2.

Вернемся к третьему такту, когда был получено изображение алгебраической суммы двух чисел А1 и -А2 и продолжим решение задачи по определению результата вычисления алгебраической суммы A1+(-А2).Let us return to the third cycle, when the image of the algebraic sum of two numbers A1 and -A2 was obtained and continue the solution of the problem of determining the result of calculating the algebraic sum A1 + (- A2).

На третьем такте при С''18=1 завершится процесс переноса, образовавшийся на выходах триггеров 30 и затем в блоке БУП, при этом через элементы И 27, ИЛИ 25, И 28 логических каналов, значения переносов поступят на счетные входы триггеров 29 и при импульсе d1=1 на их выходах появится изображение алгебраического сложения чисел А1 и -А2, если по абсолютному значению число А1 больше числа А2 т.е. /А1/>/А2/, то на четвертом такте следует прибавить к значению А1+(-А2) единицу и получим искомый результат A1+(-А2), а если /А1/</А2/ следует инвертировать результат сложения А1+(-А2) и тогда получим искомый результат сложения А1+(-А2) в прямом коде с указанием его знака.At the third cycle, when C''18 = 1, the transfer process, formed at the outputs of the flip-flops 30 and then in the control unit, will be completed, and through the elements AND 27, OR 25, and 28 logical channels, the values of the transfers will be received at the impulse d1 = 1 at their outputs will appear an image of the algebraic addition of the numbers A1 and -A2, if by absolute value the number A1 is greater than the number A2, i.e. / A1 /> / A2 /, then on the fourth cycle one should add one to the value of A1 + (- A2) and get the desired result A1 + (- A2), and if / A1 / </ A2 / you should invert the result of the addition of A1 + (- A2) and then we obtain the desired result of the addition of A1 + (- A2) in the direct code, indicating its sign.

С целью реализации выше приведенного алгоритма в многоканальный операционный блок 7 имеется восьмой элемент ИЛИ 101 и соответствующие связи. Входы элемента ИЛИ 101 соединены с выходами Д2 и Д3 дешифратора 9, а выход подключен к определенному входу элемента И 18, другой вход которого связан с прямым выходом управляемой ячейки памяти 17, а выход элемента И18 соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 103 выход К2 которого подключен к входу второго элемента И27 первого логического канала и к определенному входу блока БУП, а выход К1 элемента И 19 связан с одним из входов первого элемента ИЛИ 15, два входа элемента И19 подключены к инверсному выходу ячейки памяти 17 и входу Д2 дешифратора 9 блока 7.In order to implement the above algorithm, the multichannel operational unit 7 has the eighth element OR 101 and the corresponding links. The inputs of the element OR 101 are connected to the outputs D2 and D3 of the decoder 9, and the output is connected to a specific input of the element AND 18, the other input of which is connected to the direct output of the controlled memory cell 17, and the output of the element I18 is connected to the first input of the first element EXCLUSIVE OR 103 output K2 which is connected to the input of the second element I27 of the first logical channel and to a specific input of the block BUP, and the output K1 of the element AND 19 is connected to one of the inputs of the first element OR 15, the two inputs of the element I19 are connected to the inverse output of the memory cell 17 and the input D2 decrypt 9 torus section 7.

Предложенная схема работает следующим образом. Если /А1/>/А2/, то на третьем такте работы в ячейку памяти 17 блока 7 при, С21=1 по сигналу с выхода элемента И 20 и при импульсе d1, запишется единичный перенос из старшего разряда т.е. с выхода Мn+1 блока БУП через модуль ДМ при С20=0,а при импульсе Z=1 произойдет сброс всех триггеров 30 т.к. O1=1.The proposed scheme works as follows. If / A1 /> / A2 /, then in the third cycle of operation in the memory cell 17 of block 7 with, C21 = 1, the signal from the output of the AND 20 element and with pulse d1 will be recorded as a single transfer from the high bit, from the output of Мn + 1 of the BUP unit through the DM module at C20 = 0, and at the impulse Z = 1 all triggers 30 will be reset, since O1 = 1.

На четвертом такте, при С19=0, Д2=1, С18=1, К1=0 и К2=1, в число А1+(-А2), при d1=1 прибавится единичный перенос через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 103, И 27, ИЛИ 25, И 28 и на выходах триггеров 29 образуется значение искомой суммы А1+(-А2) с минусом в знаковом разряде (Мn+1=1)On the fourth cycle, with C19 = 0, D2 = 1, C18 = 1, K1 = 0 and K2 = 1, the number A1 + (- A2), with d1 = 1, will be added a single transfer through the elements EXCLUSIVE OR 103, AND 27, OR 25, And 28 and at the outputs of the flip-flops 29 the value of the required sum A1 + (- A2) is formed with a minus in the sign bit (Мn + 1 = 1)

В нашем примере, если /А1/</А2/, то на третьем такте значение Мn+1=0 с выхода БУП, через модуль ДМ при С20=0 и С21=1 запишется в ячейку памяти 17.In our example, if / A1 / </ A2 /, then on the third clock cycle the value of Mn + 1 = 0 from the output of the PCB, through the DM module at C20 = 0 and C21 = 1 will be recorded in memory cell 17.

На четвертом такте, после сброса триггеров 30 на предыдущем такте при Z=1, при С24=0, Д2=1, К1=1 и К2=0 по сигналу с выхода элемента ИЛИ 15 после импульса d1=1, в третьей четверти такта, произойдет инвертирование изображения кода А1+(-А2) и на выходах триггеров 29 появится результат алгебраической суммы А1+(-А2) с минусом в знаковом разряде (Мn+1=0).On the fourth clock cycle, after resetting the flip-flops 30 in the previous clock when Z = 1, when C24 = 0, D2 = 1, K1 = 1 and K2 = 0 by the signal from the output of the element OR 15 after the pulse d1 = 1, in the third quarter of the clock, the image of the A1 + (- A2) image will be inverted and the outputs of the flip-flops 29 will display the result of the algebraic sum A1 + (- A2) with a minus in the sign bit (Mn + 1 = 0).

Далее полученный результат можно записать в блок оперативной памяти 3 при е3=1 и N3=1 или в выходной блок 4 при е3=1 и N4=1 на следующем пятом такте. Предлагаемый ниже алгоритм и соответствующая схема позволяют это сделать на том же четвертом такте, сокращая общее число тактов на реализацию алгебраического сложения и записи результата в блоки 3 или 4, при С27=1.Further, the result obtained can be written into a block of RAM 3 with e3 = 1 and N3 = 1 or into output block 4 with e3 = 1 and N4 = 1 at the next fifth cycle. The algorithm and the corresponding scheme proposed below allow us to do this on the same fourth cycle, reducing the total number of cycles for implementing algebraic addition and writing the result into blocks 3 or 4, with C27 = 1.

Для этого в блоке 7 имеется «n» одинаковых схемных фрагментов Ф1…Фn по числу логических каналов, каждый из которых (фиг. 13) содержит два элемента: ИЛИ 99 и ИСКЛЮЧАЮЩЕЕ ИЛИ 100, в каждом схемном фрагменте три входа элемента ИЛИ 99 связаны соответственно с выходом введенного элемента И126, с выходом элемента И 27 соответствующего логического канала и выходом модуля распределения команд МРК, входы элемента И126 подключены к соответствующему выходу модуля МРК и к выходу элемента ИЛИ 15 блока 7, а выход элемента ИЛИ 99 соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 100. второй вход которого подключен к выходу триггера 29 соответствующего логического канала, а выход связан с определенными информационными входами электронного выключателя 77 и управляемого элемента 16 блока 7. Схемные фрагменты Ф1…Фn позволяют записать полученный результат или его инверсию (С33=1) при импульсе d1=1в блоки 3 или 4 на четвертом такте вычисления при определенных значениях адресных и командных сигналов, а также сократить число тактов при поразрядной взаимосвязанной реализации функций И, ИЛИ.For this, in block 7 there are “n” identical circuit fragments F1 ... Fn according to the number of logical channels, each of which (Fig. 13) contains two elements: OR 99 and EXCLUSIVE OR 100; in each circuit fragment, three inputs of the element OR 99 are connected respectively with the output of the input element I126, with the output of the element AND 27 of the corresponding logical channel and the output of the distribution module of the MRK commands, the inputs of the element I126 are connected to the corresponding output of the MRK module and to the output of the OR element 15 of block 7, and the output of the OR element 99 is connected to the first input of the SPAR element THE ORDER OR 100. The second input of which is connected to the output of the trigger 29 of the corresponding logical channel, and the output is connected to certain information inputs of the electronic switch 77 and the controlled element 16 of block 7. The circuit fragments F1 ... Fn allow you to record the result or its inversion (C33 = 1) with impulse d1 = 1c, blocks 3 or 4 on the fourth calculation cycle with certain values of the address and command signals, as well as reduce the number of cycles with the bitwise interconnected implementation of AND, OR functions.

Вернемся к четвертому такту вычисления алгебраической суммы А1+(-А2). Если /А1/>/А2/ то Мn+1=1 и при С19=0, Э1=1, Д2=1, и К2=1 в блоке 7 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 103 на вход элемента И 27 первого логического канала поступит логическая «1» и путем переноса через блок БУП, она поступит на входы элементов И 27 определенных логических каналов, а затем с выходов соответствующих элементов И27 на входы и выходы элементов ИЛИ 99 соответствующих схемных фрагментов и с учетом сигналов на выходах триггеров 29, на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 100 всех схемных фрагментов Ф1…Фn появится искомое значение суммы А1+(-А2), которое можно записать по определенным адресным сигналам C'1…C'j, например в блок оперативной памяти 3 на этом же такте при сигнале N3=1 с выхода дешифратора 81 системы связи. При /А1/</А2/ и Д2=1, К1=1 на выходе элемента ИЛИ 15 блока 7 появится логическая «1», которая поступит при С27=1 на входы элементов ИЛИ 99 и затем на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 100 всех схемных фрагментов, при этом на выходах последних элементов появится результат суммы А1+(-А2), который через выключатель 77 при N3=1 можно записать в блок оперативной памяти 3. Введение схемных фрагментов повысило быстродействие устройства и за счет того, что при С33=1 на выходе модуля МРК, используя схемные фрагменты Ф1…Фn, можно на том же такте произвести инверсию кода на выходах триггеров 29 и при N3=1, С27=1 записать эту инверсию по определенным адресным сигналам C'1…C'j и N3=1, например в блок оперативной памяти 3, что очевидно следует из анализа работы схемных фрагментов Ф1…Фn.Let us return to the fourth cycle of calculating the algebraic sum A1 + (- A2). If / A1 /> / A2 / then Mn + 1 = 1 and at C19 = 0, E1 = 1, D2 = 1, and K2 = 1 in block 7 from the output of the EXCLUSIVE OR 103 element to the input of the And 27 element of the first logical channel logical "1" and by transferring through the BUP block, it goes to the inputs of AND elements 27 of certain logical channels, and then from the outputs of the corresponding I27 elements to the inputs and outputs of the OR 99 elements of the corresponding circuit fragments and taking into account the signals at the outputs of the flip-flops 29, at the outputs elements EXCLUSIVE OR 100 of all circuit fragments F1 ... Fn the desired value of the sum A1 + (- A2) appears, which can be write according to certain address signals C'1 ... C'j, for example, in the RAM block 3 on the same clock with the signal N3 = 1 from the output of the decoder 81 of the communication system. When / A1 / </ A2 / and D2 = 1, K1 = 1 at the output of the element OR 15 of block 7, a logical "1" appears, which will arrive at C27 = 1 at the inputs of the elements OR 99 and then at the inputs of the elements EXCLUSIVE OR 100 of all circuit fragments, while the output of the last elements will result in the sum of A1 + (- A2), which through the switch 77 with N3 = 1 can be written into the RAM block 3. The introduction of circuit fragments increased the speed of the device due to the fact that with C33 = 1 the output of the module MRK, using the circuit fragments F1 ... Fn, it is possible on the same cycle to make the code inversion on you triggers moves 29 and at N3 = 1, C27 = 1, write this inversion on certain address signals C'1 ... C'j and N3 = 1, for example, in the RAM block 3, which obviously follows from the analysis of the operation of the F1 ... Fn circuit fragments.

Управляемый триггер 102 блока 7 соединенный входом управления с выходом элемента И 12 и информационным входом с прямым выходом ячейки памяти 17, а выходом с шиной Тn+1, которая определяет знак разности двух чисел и позволяет сохранить этот знак на протяжении любого количества тактов работы устройства, когда состояние ячейки памяти 17 может меняться.. Входы элемента И 12 связаны с определенным выходом дешифратора 8 блока 7 и с выходом элемента 66 блока синхронизации 6. Шина Тn+1 подключена к соответствующему входу выходного блока 4. Единичная команда Д1 с выхода второго дешифратора 9 блока 7 позволяет на дополнительном такте инвертировать значение кода, записанного в триггеры 29.A controlled trigger 102 of block 7 connected by a control input with an output of an element 12 and an information input with a direct output of a memory cell 17, and an output with a bus Tn + 1, which determines the sign of the difference of two numbers and allows you to save this sign for any number of device cycles, when the state of the memory cell 17 can change .. The inputs of the And 12 element are connected with a specific output of the decoder 8 of the block 7 and with the output of the element 66 of the synchronization block 6. The bus Tn + 1 is connected to the corresponding input of the output block 4. Unit command D 1 from the output of the second decoder 9 block 7 allows for an additional cycle to invert the value of the code recorded in the trigger 29.

Модуль сдвига разрядов МСР1 для каждого логического канала в блоке 7 кроме первого и последнего имеет два выхода У'1 и У'2 и четыре входа С', С'', b', b'', его работа определяется булевыми функциями:The MSP1 shift module for each logical channel in block 7 except the first and last has two outputs Y'1 and Y'2 and four inputs C ', C' ', b', b '', its operation is determined by Boolean functions:

где первый выход У'1 соединен с третьим входом первого элемента ИЛИ 25 данного логического канала, второй выход У'2 связан с четвертым входом элемента ИЛИ 25 последующего канала, вход b' подключен к выходу счетного триггера 29 данного логического канала, вход b'' соединен с выходом первого счетного триггера 29 последующего логического канала, входы С' и С'' связаны с соответствующими выходами логического модуля ЛМ.where the first output Y'1 is connected to the third input of the first element OR 25 of this logical channel, the second output Y'2 is connected to the fourth input of the element OR 25 of the subsequent channel, input b 'is connected to the output of the counting trigger 29 of this logical channel, input b " connected to the output of the first counting flip-flop 29 of the subsequent logical channel, the inputs C 'and C' 'are connected to the corresponding outputs of the logic module LM.

Модуль сдвига разрядов МСР2 первого логического канала имеет три выхода У1, У2, У3 и шесть входов b1, b2, bn, С', С'', С⁰ и его работа определяется булевыми функциями:The shift module of the MSP2 digits of the first logical channel has three outputs U1, U2, U3 and six inputs b1, b2, bn, С ', С'', С ⁰ and its operation is determined by Boolean functions:

где первый выход У1 соединен с четвертым входом элемента ИЛИ 25 первого логического канала, второй выход У2 связан с третьим входом элемента ИЛИ 25 того же канала, третий выход У3 подключен к четвертому входу элемента ИЛИ 25 второго логического канала, вход b1 связан с выходом первого счетного триггера 29 первого логического канала, входы b2, bn подключены к выходам счетных триггеров 29 второго и последнего логических каналов, входы С', С'' С⁰ соединены с соответствующими выходами логического модуля ЛМ, в котором выходы определяются логическими функциями С'=С24⋅t1⋅d',

, С⁰=C24⋅C22⋅t1⋅d', С'''=(C24+C22)⋅t1⋅d' где С24, С22 являются входными командными сигналами для логического модуля ЛМ и поступают на его входы с выходов модуля МРК, t1 является выходом элемента ИЛИ-НЕ 112 блока 7, a d'' является выходом элемента И106 блока 2.where the first output U1 is connected to the fourth input of the element OR 25 of the first logical channel, the second output U2 is connected to the third input of the element OR 25 of the same channel, the third output U3 is connected to the fourth input of the element OR 25 of the second logical channel, input b1 is connected to the output of the first counting the trigger 29 of the first logical channel, inputs b2, bn are connected to the outputs of the counting triggers 29 of the second and last logical channels, inputs C ', C''C ^{0 are} connected to the corresponding outputs of the logic module LM, in which the outputs are defined by logic functions iami C '= C24⋅t1⋅d',

, C ⁰ = C24⋅C22⋅t1⋅d ', C''' = (C24 + C22) ⋅t1⋅d 'where C24, C22 are the input command signals for the logic module LM and arrive at its inputs from the outputs of the MRK module, t1 is the output of the element OR NOT 112 of block 7, a d "is the output of the element I106 of block 2.

Модуль сдвига разрядов МСР3 последнего логического канала имеет один выход У1'', пять входов bn, С'',

, b1, С15 и функционирует в соответствии с булевой функцией:The shift module of the MSP3 bits of the last logical channel has one output U1 ", five inputs bn, C",

, b1, C15 and functions in accordance with the Boolean function:

где выход У1''' соединен с определенным входом элемента ИЛИ 25 последнего логического канала, входы b1, bn связаны соответственно с выходами триггеров 29 первого и последнего логических каналов, вход С'' подключен к соответствующему выходу логического модуля ЛМ, С15 соединен с определенным выходом модуля МРК. Перед сдвигом разрядов происходит установка триггеров 30 в «0».where the output U1 "" is connected to a specific input of the element OR 25 of the last logical channel, inputs b1, bn are connected respectively to the outputs of the flip-flops 29 of the first and last logical channels, input C "is connected to the corresponding output of the logic module LM, C15 connected to a specific output module IRA. Before the shift of the discharges, the trigger 30 is set to “0”.

Сдвиг разрядов кода вниз от первого до последнего логического канала осуществляется по команде С'=1, при С''=0, t1=1, С⁰=0. В этом случае для модуля МСР2, если b1=1, и на выходе триггера 29 второго логического канала имеется логический «0», то в соответствии с функциями (3) и (5) на выходе У1 установится логическая единица и она так же появится на выходе элемента ИЛИ 25, поступит на вход элемента И 28 и при d1=1 триггер 29 первого канала изменит свое состояние на нулевое. Одновременно при неравенстве сигналов на входах b1, d2 выход У3 активизируется и логическая «1» поступит на вход элемента И 28 и по окончанию импульса d1 выход триггера 29 второго канала примет противоположное значение, т.е. значение которое было на выходе триггера 29 первого логического канала. Одновременно в модулях МСР1 в соответствии с функцией (2) при неравенстве сигналов на выходах триггеров 29 данного и последующих логических каналов активизируется выход У'2 во всех модулях МСР1 и логическая «1» через соответствующие элементы ИЛИ 25 поступят на входы элементов И 28 соответствующих логических каналов и на выходе триггера 29 каждого последующего канала появится значение выхода триггера 29 данного логического канала т.е. произойдет сдвиг вниз разрядов кода, ранее записанного в триггеры 29.The shift of the code bits down from the first to the last logical channel is carried out by the command C '= 1, with C''= 0, t1 = 1, C ⁰ = 0. In this case, for the module MSP2, if b1 = 1, and at the output of the trigger 29 of the second logical channel there is a logical "0", then in accordance with functions (3) and (5), the logical unit will be installed at the output of U1 and it will also appear on output element OR 25, will go to the input element And 28 and when d1 = 1 trigger 29 of the first channel will change its state to zero. At the same time, when the signals at the inputs b1 and d2 are unequal, the output V3 is activated and the logical “1” will go to the input of the And 28 element and at the end of the pulse d1 the output of the second channel trigger 29 will take the opposite value, i.e. the value that was at the output of the trigger 29 of the first logical channel. At the same time, in modules MCP1, in accordance with function (2), when the signals at the outputs of the flip-flops 29 of this and subsequent logical channels are unequal, the output Y'2 is activated in all the modules MCP1 and logical "1" through the corresponding elements OR 25 will arrive at the inputs of the AND elements 28 of the corresponding logical channels and the output of the trigger 29 of each subsequent channel will display the output value of the trigger 29 of this logical channel i.e. there will be a downward shift of the bits of the code previously recorded in the triggers 29.

Сдвиг разрядов кода вверх имеет место при наличии команды С''=1, когда С'=0, С⁰=0, t1=1 и С15=0. Тогда в соответствии с функциями (1)…(6) могут активизироваться выходы У2 в модуле МСР2, У'1 в модуле МСР1 и выход У1''' в модуле МСР3, при этом выход У2 активизируется, если входные сигналы b1, b2 на входах модуля МСР2 не равны и в этом случае, через элемент ИЛИ 25 на вход элемента И 28 первого логического канала поступит логическая «1» и триггер 29 первого канала примет значение триггера 29 второго логического канала. Одновременно для любого модуля МСР1 при неравенстве сигналов b', b'' активизируется выход У1' и логическая «1», через элемент ИЛИ 25 поступит на вход элемента И 28 данного канала, где находится соответствующий модуль МСР1 и на выходе триггера 29 данного логического канала установится значение выхода триггера 29 последующего логического канала. Одновременно при b n=1 активизируется выход У1''' модуля МСР3 и на выходе элемента И 28 появится логическая «1» и триггер 29 последнего логического канала перейдет в состояние «0». Таким образом произойдет сдвиг снизу-вверх разрядов кода записанного в триггеры 29.The shift of the bits of the code up takes place in the presence of the command C '' = 1, when C '= 0, C ⁰ = 0, t1 = 1 and C15 = 0. Then, in accordance with functions (1) ... (6), outputs U2 in module MCP2, Y'1 in module MCP1 and output U1 ″ in module MCP3 can be activated, and output U2 is activated if the input signals b1, b2 at the inputs module MCP2 is not equal in this case, through the element OR 25 at the input of the element And 28 of the first logical channel will receive a logical "1" and the trigger 29 of the first channel will take the trigger value 29 of the second logical channel. At the same time, for any MCP1 module with unequal signals b ', b', the output U1 'and logical "1" are activated, through the OR 25 element it enters the input of the AND 28 element of this channel, where the corresponding MCP1 module is located and at the output of the trigger 29 of this logical channel the trigger output value 29 of the subsequent logical channel is set. At the same time, when bn = 1, the output U1 "" of the module MSP3 is activated, and a logical "1" will appear at the output of the And 28 element and the trigger 29 of the last logical channel will go to the state "0". Thus, there will be a shift from the bottom-up of the bits of the code recorded in the triggers 29.

Наличие логического модуля ЛМ в устройстве позволило организовать циклический сдвиг двоичных кодов вверх с переносом младшего разряда в старший при С15=1, что следует из анализа логической формулы (6) для модуля МСР3 и вниз с переносом старшего разряда в младший разряд при значении С⁰=1, что непосредственно следует из анализа формулы (3), определяющей значение У1 в модуле МСР2.The presence of the logic module LM in the device allowed us to organize a cyclic shift of binary codes upward with transfer of the low-order bit to the high one at C15 = 1, which follows from the analysis of the logical formula (6) for the MCP3 module and downward with the transfer of the high-order bit to the lower digit at C ⁰ = 1, which directly follows from the analysis of formula (3), which determines the value of V1 in the module MCP2.

Единичное значение прямого выхода управляемой ячейки памяти 17 в блоке 7 означает наличие переноса, например после арифметического сложения n разрядов двух двоичных чисел значение переноса в следующий n+1 разряд активизируется при Д3=1 на выходе дешифратора 9 блока 7 и поступит, через элементы И18, ИСКЛЮЧАЮЩЕЕ ИЛИ103 и ИЛИ13 на вход элемента И 27 первого логического канала блока 7.The unit value of the direct output of the controlled memory cell 17 in block 7 indicates the presence of transfer, for example, after arithmetic addition of n digits of two binary numbers, the transfer value to the next n + 1 digit is activated when D3 = 1 at the output of the decoder 9 of block 7 and goes through elements I18, EXCLUSIVE OR103 and OR13 at the input of the element And 27 of the first logical channel of block 7.

Для определения четных или нечетных чисел в блок 7 введен элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 79 входы которого подключены к первой шине Т1 и командной шине С21 блока 5, а выход связан с входом элемента ИЛИ 107 блока 7, что сократило число тактов при определении четного числа или нечетного и записи его в логические каналы при С21=1 или С21=0.To determine even or odd numbers, block 7 introduces an EXCLUSIVE element OR 79 whose inputs are connected to the first bus T1 and the command bus C21 of block 5, and the output is connected to the input of the element OR 107 block 7, which reduced the number of cycles when determining an even number or odd and write it to logical channels with C21 = 1 or C21 = 0.

Входящий в устройство коммутационно-вычислительный блок 2 реализующий логические операции с одноразрядными переменными, поступающими через соответствующие логические элементы на вход счетного триггера 43 содержит в своем составе логический элемент И-НЕ44, имеющий непосредственную связь своими входами с соответствующим выходом модуля МРК и выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120, а выходом с третьим входом третьего элемента И42, блокирующий работу счетного триггера 43 при единичном выходе элемента 120 и при С2=1. В блоке 2 второй счетный триггер 47 подключен счетным входом к выходу восьмого элемента И116, входом сброса в «0» соединен с выходом седьмого элемента И94, а инверсным выходом через элемент И106 подключен к блокирующим входам дешифраторов 8 и 9, также к входам десятого элемента И76 и четвертого и пятого элементов И20 и И21 блока 7 и дешифратору 81, что позволяет блокировать работу блоков 3, 4 и 7 с многоразрядными двоичными кодами, при этом блок 2 может продолжать работать с одноразрядными двоичными кодами по своей заданной программе при С32=1.Included in the switching unit 2 that implements logical operations with single-bit variables coming through the corresponding logic elements to the input of the counting trigger 43 contains in its composition the logical element AND-HE44, which has a direct connection with its inputs to the corresponding output of the MRK module and the output of the second element EXCLUSIVE OR 120, and the output with the third input of the third element I42, blocking the operation of the counting trigger 43 at the unit output of the element 120 and at C2 = 1. In block 2, the second counting trigger 47 is connected by a counting input to the output of the eighth element I116, the reset input to “0” is connected to the output of the seventh element I94, and the inverse output through the element I106 is connected to the blocking inputs of decoders 8 and 9, also to the inputs of the tenth element I76 and the fourth and fifth elements I20 and I21 of block 7 and decoder 81, which allows blocking work of blocks 3, 4 and 7 with multi-digit binary codes, while block 2 can continue to work with single-digit binary codes according to its given program at C32 = 1.

Дискретный модуль ДМ (Фиг. 14) содержит первый второй и третий элементы И110, И113 и И104, элементы НЕ114 и ИЛИ105, причем входы элемента И104 связаны с выходами первых счетных триггеров 29 предпоследнего и последнего логических каналов, а выход подключен вместе с выходом С20 МРК к входам элемента И113, а С20 поступает на вход элемента НЕ 114, выход которого связан с первым входом элемента И110. С выхода L2 элемента ИЛИ 105 в ячейку памяти 17 записывается значение Мn+1 из блока БУП, поступающий на второй вход элемента И110 при С21=1 и С20=0 для определения отрицательного знака или определения переполнения при арифметических операциях, а при С21=1 и С20=1 записывается, через элементы И113 и ИЛИ 105, значение функции логического И двух последних разрядов двоичного кода, записанного в триггерах 29 соответствующих логических каналов блока 7. В блоке 7 первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 103 позволяет инвертировать сигнал на выходе элемента И 18 по команде С19 и пересылать его в выходной блок.Discrete module DM (Fig. 14) contains the first second and third elements I110, I113 and I104, elements HE114 and OR105, and the inputs of element I104 are connected to the outputs of the first counting triggers 29 of the last but one and the last logical channels, and the output is connected together with the output C20 MRK to the inputs of the element I113, and C20 enters the input of the element NOT 114, the output of which is connected with the first input of the element I110. From the output of the L2 element OR 105, the value of Mn + 1 from the BUP block is written to the memory cell 17, arriving at the second input of the I110 element at C21 = 1 and C20 = 0 to determine the negative sign or overflow during arithmetic operations, and at C21 = 1 and C20 = 1 is written, through the elements И113 and OR 105, the value of the logical AND function of the last two bits of the binary code recorded in the triggers 29 of the corresponding logical channels of block 7. In block 7, the first element EXCLUSIVE OR 103 allows the signal at the output of the element 18 to be inverted by command C19 and p Transfer it to the output block.

Сигнал L2 с выход модуля ДМ, по команде е'7=1 с выхода дешифратора 37 блока 2, может быть записан в счетный триггер 43 при значении С23=0 или во второй счетный триггер 47 по командам С23=1 в блоке 2 для дальнейшего использования в логических операциях.The signal L2 from the output of the DM module, by the command e'7 = 1 from the output of the decoder 37 of block 2, can be written into the counting trigger 43 with the value C23 = 0 or into the second counting trigger 47 according to the commands C23 = 1 in block 2 for further use in logical operations.

Включение в каждом схемном фрагменте Ф1…Фn связи между выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 100 являющимся выходом каждого схемного фрагмента Ф и входом элемента И26 блока 7, а также введение элемента И, связанного входами с соответствующими выходами программного блока 5 и элемента ИЛИ 15 блока 7, а выходом соединенного с входом элемента ИЛИ99 каждого схемного фрагмента Ф1…Фn, позволяет вести или заблокировать вычислительный процесс в логических каналах в зависимости от состояния выходов соответствующих триггеров 29 и значений сигналов на входах элемента И-НЕ26, что приводит к сокращению числа тактов при поразрядном взаимосвязанном вычислении функций ИЛИ и И или наоборот И и ИЛИ. С учетом этого покажем на примерах взаимосвязанную поразрядную реализацию функций ИЛИ и И или И ИЛИ в логических каналах, когда после поразрядной реализации функции ИЛИ следует поразрядно вычислить функцию И с учетом результата поразрядного ИЛИ или наоборот. Аналитически можно записать для первого случая (A1+A2+…+An)⋅An+1⋅Аn+2⋅…⋅An+m, для второго случая А1⋅А2⋅An+An+An+2+…+An+m, где А - многоразрядные двоичные переменные (двоичные коды). В процессе вычисления на выходах МСР1, МСР2, МСР3 и элемента И27 находятся нули. Покажем процесс вычисления на примере поразрядного вычисления функции (А1+А2)⋅А3⋅А4, где A1, А2, A3, и А4 - многоразрядные двоичные коды хранящиеся в блоке оперативной памяти 3.Inclusion in each circuit fragment F1 ... Fn of the connection between the output of the EXCLUSIVE OR 100 element which is the output of each circuit fragment F and the input of the element I26 of block 7, as well as the introduction of the AND element connected by the inputs to the corresponding outputs of the program block 5 and the OR element 15 of block 7, and the output connected to the input of the element OR99 of each circuit fragment F1 ... Fn, allows you to conduct or block the computational process in logical channels depending on the state of the outputs of the corresponding triggers 29 and the values of the signals at the inputs And lementa-NE26, which leads to a reduction in the number of cycles at a bitwise interconnected computing functions OR and AND, or vice versa AND and OR. With this in mind, let us show by examples the interconnected bitwise implementation of the functions OR and AND or AND OR in logical channels, when, after the bitwise implementation of the function OR, the AND function should be calculated bitwise taking into account the result of the bitwise OR or vice versa. Analytically, we can write for the first case (A1 + A2 + ... + An) ⋅An + 1⋅An + 2⋅ ... An + m, for the second case A1⋅A2⋅An + An + An + 2 + ... + An + m, where A is multi-bit binary variables (binary codes). In the process of calculation, the outputs MCP1, MCP2, MCP3 and element I27 are zeros. Let us show the calculation process using the example of the bitwise calculation of the function (A1 + A2) ⋅A3⋅A4, where A1, A2, A3, and A4 are multi-bit binary codes stored in the RAM block 3.

На первом такте в каждом логическом канале при соответствующих командах и единичном импульсе все триггеры 29 устанавливаются в «0».In the first cycle in each logical channel, with the appropriate commands and a single pulse, all the triggers 29 are set to “0”.

На втором такте, при С26=0, Д1=0 и N2=1 с нулевым выходом элемента ИЛИ 15 блока 7 и соответствующих адресных и командных сигналах, подается значение многоразрядной переменной А1 из блока оперативной памяти 3, через элементы И23, ИСКЛЮЧАЮЩЕЕ ИЛИ24, ИЛИ 25 и И28 на счетный вход триггера 29 и на его выходах появляется значение кода А1 после импульса d1. При нулевых значениях на выходах триггера 29 соответствующих разрядов вычисление следует продолжить, т.к. результат поразрядного вычисления функции А1+А2 еще не известен, а если в соответствующих разрядах на выходах триггеров 29 имеются логические единицы то результат вычисления функции А1+А2 в этих разрядах известен и равен «1» и работу этих триггеров следует заблокировать.At the second cycle, with C26 = 0, D1 = 0 and N2 = 1 with zero output of the element OR 15 block 7 and the corresponding address and command signals, the value of the multi-digit variable A1 is supplied from the RAM block 3, through the elements I23, EXCLUSIVE OR 24, OR 25 and И28 on the counting input of the trigger 29 and on its outputs appears the value of the A1 code after the pulse d1. At zero values at the outputs of the trigger 29 of the corresponding bits, the calculation should be continued, since the result of the bitwise calculation of the A1 + A2 function is not yet known, and if there are logical units in the corresponding digits at the outputs of the flip-flops 29, then the result of the calculation of the A1 + A2 function in these digits is known and equals “1” and the operation of these triggers should be blocked.

На третьем такте при соответствующих адресных и командных сигналах и при С26=1, С27=0, N2=1 и Д1=0, код А2 поступит из блока 3 на входы элемента И28 и триггеры 29 с единичными выходами блокируются нулевым выходом элемента И-НЕ26 и не меняют своего состояния, а триггеры 29 с нулевым выходом не блокируются и при появлении единичного сигнала в соответствующем разряде триггер 29 меняет значение выхода на единичное. При этом на выходах триггеров 29 всех разрядов имеются результаты поразрядного вычисления функции А1+А2. Далее те триггеры 29 у которых на выходах имеются «О» должны бить заблокированы, т.к. результат вычисления всей функции (А1+А2)⋅А3⋅А4 в этих разрядах уже известен и равен «0» и сохраняется до конца вычисления.On the third cycle with the corresponding address and command signals and with C26 = 1, C27 = 0, N2 = 1 and D1 = 0, the A2 code will go from block 3 to the inputs of element I28 and the triggers 29 with single outputs are blocked by zero output of the element AND-HE26 and do not change their state, and the triggers 29 with zero output are not blocked, and when a single signal appears in the corresponding bit, the trigger 29 changes the output value to one. At the same time, at the outputs of the flip-flops of 29 all digits there are results of the bitwise calculation of the function A1 + A2. Further, those triggers 29 in which there are “O” at the outputs must be blocked, because the result of calculating the entire function (A1 + A2) ⋅A3⋅A4 in these digits is already known and is equal to "0" and is stored until the end of the calculation.

На четвертом такте при соответствующих адресных и командных сигналах и при С26=1, С27=0, N2=1 и Д1=1 с единичным выходом элемента ИЛИ15, инверсия кода A3 поступит через элементы И23, ИСКЛЮЧАЮЩЕЕ ИЛИ24 и ИЛИ25 на входы элементов И28 и триггеры 29, имеющие нулевой выход блокируются нулевыми выходами элементов И-НЕ26 и на их счетные входы соответствующие разряды кода A3 не поступают, а на счетные входы триггеров 29, имеющих единичные выходы, поступают инверсии соответствующих разрядов кода A3 и в случае их единичного значения и соответственно нулевого значения в коде A3,, триггеры 29 меняют свой выход на нулевой и на выходах триггеров 29 присутствует результат поразрядного вычисления функции (А1+А2)⋅А3.On the fourth cycle with the corresponding address and command signals and with C26 = 1, C27 = 0, N2 = 1 and D1 = 1 with a single output of the element IL15, the inversion of the code A3 will go through elements I23, EXCLUSIVE OR 24 and OR 25 at the inputs of the elements I28 and triggers 29 having a zero output are blocked by zero outputs of the AND-HE26 elements and the corresponding bits of the A3 code do not arrive at their counting inputs, and the inversions of the corresponding bits of the A3 code arrive at the counting inputs of the flip-flops 29 having single outputs and in the case of their single value and therefore zero values A3 ,, code triggers 29 changing its output to zero and the outputs of flip-flops 29 present the result of bitwise arithmetic function (A1 + A2) ⋅A3.

На пятом такте при соответствующих адресных и командных сигналах и при С26=1, С27=0, N2=1, Д1=1 инверсия кода А4 из блока 3 поступит через элементы И23, ИСКЛЮЧАЮЩЕЕ ИЛИ24, ИЛИ25 не вход элемента И28 и при единичных выходах триггеров 29 соответствующих разрядов, инверсия разрядов кода А4 поступят на счетные входы указанных триггеров и в случае единичных значений указанных инверсий триггеры 29 переключатся в нулевое состояние на выходе, а в тех логических каналах (разрядах), где на выходах триггеров 29 имеются логические нули происходит или продолжается блокировка этих триггеров, а на выходе триггеров 29 в конце пятого такта имеется результат поразрядного вычисления функции (А1+А2)⋅А3⋅А4. На это потребовалось пять тактов работы многоканального операционного блока. В случае поразрядной реализации этой функции в прототипе и аналоге потребуются дополнительно 1 такт для записи результата поразрядного вычисления А1+А2=В1 в блок оперативной памяти 3, после этого еще 1 такт на установку всех триггеров 29 в состояние «0» перед поразрядном вычислении функции А3⋅А4, еще 1 такт для пересылки результата реализации функции A3⋅А4=В2 в блок 3, еще 1 такт на установку всех триггеров 29 в «0» перед вычислением функции А3⋅А4, еще 2 такта для считывания из блока 3 полученных промежуточных результатов В1 и В2 и поразрядного вычисления функции В1⋅В2 и на выходах триггеров 29 появится результат поразрядного вычисления функции (А1+А2)⋅A3⋅А4 за 5+6=11 тактов работы устройства, что существенно больше, чем в предлагаемом устройстве.On the fifth clock cycle with the corresponding address and command signals and with C26 = 1, C27 = 0, N2 = 1, D1 = 1, the inversion of the A4 code from block 3 will go through elements I23, EXCLUSIVE OR24, OR25 not the input of element I28 and with single outputs of the trigger 29 corresponding bits, inversion of bits of the A4 code will go to the counting inputs of the specified triggers and in the case of single values of the specified inversions triggers 29 will switch to the zero state at the output, and in those logical channels (bits) where the outputs of the flip-flops 29 have logical zeros occur or continue block The identification of these triggers, and at the output of the triggers 29 at the end of the fifth cycle, there is the result of the bitwise calculation of the function (A1 + A2) ⋅A3 ⋅A4. It took five cycles of operation of the multi-channel operating unit. In the case of the bit-wise implementation of this function, in the prototype and analogue, an additional 1 clock cycle will be required to record the result of the one-by-one calculation A1 + A2 = B1 into the RAM block 3, then another 1 clock to set all triggers 29 to “0” before calculating the A3 function ⋅А4, 1 more cycle for transferring the result of the implementation of the function A3⋅A4 = B2 to block 3, 1 more cycle for setting all the triggers 29 to "0" before calculating the function A3⋅A4, 2 more cycles for reading from block 3 the obtained intermediate results B1 and B2 and bitwise calculation the function B1⋅B2 and the outputs of the triggers 29 will result in the bitwise calculation of the function (A1 + A2) ⋅A3⋅A4 for 5 + 6 = 11 device operation cycles, which is significantly more than in the proposed device.

Аналогично рассмотрим пример поразрядного вычисления обратной функции А1⋅А2+А3+А4 в логических каналах блока 7. В начале, при нулевых выходах элементов И 27 и всех модулей МСР и при Я=0, Д1=1, С26=1, С27=0 и N2=0 установим все триггеры 29 в единичное состояние. Долее на втором и третьем тактах, по соответствующим адресным и командным сигналам и при Я=1, Д1=1, C26=1, С27=0, N2=1 из блока оперативной памяти 3 поступают поочередно соответствующие разряды двоичных кодов А1 и А2 на счетные входы тех триггеров 29 на выходах которых находятся логические «1», остальные триггеры 29 блокированы нулевыми сигналами с выхода элемента И26, и в конце третьего такта, по окончанию импульса d1, на выходах триггеров 29 появится результат поразрядного вычисления функции А1⋅А2. Далее при соответствующих адресных и командных сигналах и при Д1=0, Я=1, С26=1, С27=0, N2=1 из блока 3 на четвертом и пятом тактах поочередно поступают коды A3 и А4 на счетные входы тех триггеров 29 у которых на выходах имеются логические «0», а триггеры 29 с единичными выходами блокируются нулевыми выходами элемента И26 и после окончания пятого такта на выходах триггеров 29 будет находится результат поразрядного вычисления функции А1⋅А2+А3+А4. При поразрядном вычислении этой функции в аналоге или прототипе потребуются дополнительно 1 такт для передачи промежуточной функции А1⋅А2=В2 в блок оперативной памяти 3, еще 1 такт на установку в «0» триггеров 29 перед поразрядном вычислением функции А3+А4, еще 1 такт для передачи результата вычисления А3+А4=В1 в блок 3, еще 1 такт для установки триггеров 29 в нулевое состояние перед поразрядном вычислении функции В2+В1 и еще 2 такта для поразрядной реализации функции В2+В1. Итого потребовалось 11 тактов для реализации функции А1⋅А2+А3+А4, что существенно больше чем в предполагаемом изобретении. Это связано с тем что в аналоге и прототипе нет возможности блокировать работу триггера 29 сигналом с выхода элемента И 26 при нулевом значении на выходе триггера 29, а также нельзя менять состояние триггера 29 при единичном состоянии не его выходе и при С26=1. Предлагаемая реализация поразрядного вычисления функций И и ИЛИ одним счетным триггером 29 позволяет в каждом логическом канале блока 7 сократить число логических элементов и линий связи, что упрощает их структуру при сохранении их функциональных возможностей.Similarly, we consider an example of the bitwise calculation of the inverse function A1⋅A2 + A3 + A4 in the logical channels of block 7. At the beginning, with zero outputs of the elements And 27 and all the MCP modules and with X = 0, D1 = 1, C26 = 1, C27 = 0 and N2 = 0 set all triggers 29 to one state. After the second and third clock cycles, the corresponding bits of the A1 and A2 binary codes are counted for the corresponding address and command signals and when R = 1, D1 = 1, C26 = 1, C27 = 0, N2 = 1 from the block of RAM 3, alternately corresponding bits of the binary codes A1 and A2 the inputs of those triggers 29 on the outputs of which are logical "1", the remaining triggers 29 are blocked by zero signals from the output of element I26, and at the end of the third cycle, at the end of the pulse d1, the outputs of the triggers 29 will have the result of the bitwise calculation of the A1⋅A2 function. Further, with the corresponding address and command signals and with D1 = 0, I = 1, C26 = 1, C27 = 0, N2 = 1, from block 3, codes A3 and A4 alternately arrive at the fourth and fifth clock cycles at the counting inputs of those triggers 29 in which the outputs have logical “0”, and the triggers 29 with single outputs are blocked by zero outputs of the element I26 and after the end of the fifth cycle the outputs of the triggers 29 will be the result of the bitwise calculation of the A1⋅A2 + A3 + A4 function. In the bitwise calculation of this function, an analog or prototype will require an additional 1 clock cycle to transfer the intermediate function A1⋅A2 = B2 to the RAM block 3, another 1 clock to set the trigger 0 to "0" before the bitwise calculation of the function A3 + A4, another 1 clock to transfer the result of the calculation of A3 + A4 = B1 to block 3, another 1 clock to set the triggers 29 to the zero state before the bitwise calculation of the function B2 + B1 and another 2 cycles for the bitwise implementation of the function B2 + B1. In total, it took 11 clocks to implement the A1⋅A2 + A3 + A4 function, which is significantly more than in the proposed invention. This is due to the fact that in the analog and the prototype there is no possibility to block the operation of trigger 29 by the signal from the output of the element 26 at zero output of the trigger 29, and it is also impossible to change the state of the trigger 29 at single state not at its output and at C26 = 1. The proposed implementation of the bitwise calculation of the functions AND and OR by one counting trigger 29 allows in each logical channel of block 7 to reduce the number of logical elements and communication lines, which simplifies their structure while preserving their functionality.

Элементы И75, И135 первыми входами подключенные к соответствующим выходам С19 и С20 модуля МРК, а вторыми входами к выходам первых триггеров соответственно первого В1 и последнего Вn логических каналов блока 7 и элемент ИЛИ11 связанный входами с выходами элементов И75 и И135, а выходом с одним из входов элемента ИЛИ-НЕ112 блока7 позволяют заблокировать сдвиг разрядов в логических каналах при С19=1 и В1=1 или при С20=1, Вn=1. Наличие в предлагаемом устройстве блока триггеров БТ, содержащего "m" управляемых триггеров, программируемое постоянное запоминающее устройство ППЗУ и управляющий элемент И111 (фиг. 12) позволяет организовать ускоренную реакцию устройства на появление, например аварийного сигнала Ст, поступающего па вход устройства из объекта управления. При этом в блоке БТ, информационные входы управляемых триггеров подключены к информационным выходам Т'1…T'm ППЗУ, а входы управления управляемых триггеров связаны с выходом управляющего элемента И111, входы которого соединены с выходом d1 блока 6 и вместе с вторым управляющим входом ППЗУ с шестым выходом е6 первого дешифратора многоканального операционного блока 7, выходы управляемых триггеров связаны с входами Т1…Т'm электронного ключа 85 блока 5, а адресные входы ППЗУ подключены к выходам С'1…C'j из ПЗУ60С блока 5.Elements I75, I135 are the first inputs connected to the corresponding outputs C19 and C20 of the MRK module, and the second inputs to the outputs of the first triggers of the first B1 and the last Bn logical channels of block 7 and the element IL11 connected by inputs to the outputs of I75 and I135, and the output from one of the the inputs of the element OR-HE112 of block 7 allow blocking the shift of bits in logical channels with C19 = 1 and B1 = 1 or with C20 = 1, Bn = 1. The presence in the proposed device of the BT trigger block containing controlled triggers "m", the programmable permanent memory of the EPROM and the control element I111 (Fig. 12) allows organizing an accelerated response of the device to the appearance of, for example, an alarm signal St, arriving on the device input from the control object. At the same time, in the BT block, the information inputs of the controlled triggers are connected to the information outputs T'1 ... T'm of the EPROM, and the control inputs of the controlled triggers are connected to the output of the control element I111, the inputs of which are connected to the output d1 of the unit 6 and together with the second control input of the EPROM with the sixth output e6 of the first decoder of the multichannel operation unit 7, the outputs of the controlled triggers are connected to the inputs T1 ... T'm of the electronic key 85 of the block 5, and the address inputs of the EPROM are connected to the outputs C'1 ... C'j from the PZU60S of the block 5.

Предварительно в стандартное ППЗУ блока БТ по адресу из C'1…C'j, через шины Т1…Тn, по команде N5 с выхода дешифратора 81 системы связи поступающей на первый управляющий вход ППЗУ, записывается начальный код Т'1…T'm для выполнения аварийной подпрограммы.Preliminary, the initial code T'1 ... T'm for run an emergency routine.

В начале выполнения программы в управляемые триггеры блока триггеров БТ, по сигналу с выхода элемента И111 при е6=1 и d1=1 записывается двоичный код T'1…T'm с выходов ППЗУ по соответствующему адресу С'1….C'j, который (код Т'1…Т'm) соответствует адресу первого такта выполнения аварийной подпрограммы, хранящейся в программном блоке 5. При появлении аварийного сигнала Ст и соответствующего командного сигнала С14=1 при d2=1 через элемент И109 происходит включение ключа 85 и установка счетных триггеров 84 блока 5 в соответствующее положение для выполнения аварийной подпрограммы, предотвращающей развитие аварийной ситуации на объекте управления при этом блокировка дешифраторов в блоках 2 и 7 снимается логическими операциями в элементах ИЛИ 108 и И106. Сигнал С14 обеспечивает внеочередное включение в работу аварийной подпрограммы в нужный момент работы устройства, когда Ст=1. Командный сигнал С16 поступающий с выхода модуля МРК на вход элемента ИЛИ 108 всегда равен «1» при выполнении основной программы и равен «0» при выполнении аварийной программы. При Ст=0 на выходах элементов ИЛИ108 и И106 обозначенных соответственно d'' и d' в блоке 2 появляются сигнал d'=«0» и блокируется работа дешифраторов 8, 9 и элемента И76 в блоке 7, а так же дешифратора 81 системы связи устройства и сигнал d''=0, поступающий на блокировочный вход дешифратора 37 и на входы элементов И42, И45, И122, И123 и И125, при этом блокируется работа дешифратора 37 и всех триггеров кроме 47 в блоке 2 и аварийная подпрограмма не выполняется. После прохождения всех тактов работы аварийной программы при С16=1 работа устройства продолжается. Роль аварийного сигнала Ст на входе элемента И109 в блоке 5 может выполнять и другой сигнал, поступающий из другого блока, если это потребует конкретный алгоритм управления объектом.At the beginning of the program, the binary trigger code T'1 ... T'm from the outputs of the EPROM at the corresponding address C'1 .... C'j is written to the controlled triggers of the BT trigger block, by the signal from the output of the I111 element at е6 = 1 and d1 = 1. which code T'1 ... T'm corresponds to the address of the first cycle of the emergency subprogram, stored in program block 5. When the alarm signal St and the corresponding command signal C14 = 1, when d2 = 1, the key 85 comes up, the key 85 is turned on and set counting triggers 84 block 5 in the appropriate position to perform avars ynoy subroutine which prevents the development of an emergency the control object while blocking decoders in the blocks 2 and 7 is removed in the logic operations OR elements 108 and I106. The signal C14 provides an extraordinary inclusion in the work of the emergency subroutine at the right time of the device, when Art = 1. The command signal C16 coming from the output of the MRK module to the input of the element OR 108 is always equal to “1” when executing the main program and equal to “0” when executing the emergency program. At St = 0 at the outputs of the elements OR108 and I106 designated respectively d "and d 'in block 2, the signal d' =" 0 "appears and the operation of decoders 8, 9 and element I76 in block 7, as well as the decoder 81 of the communication system is blocked device and the signal d '' = 0, arriving at the blocking input of the decoder 37 and the inputs of the elements I42, I45, I122, I123 and I125, while blocking the work of the decoder 37 and all the triggers except 47 in block 2 and the emergency subroutine is not executed. After passing all the cycles of the emergency program when C16 = 1, the operation of the device continues. The role of the alarm signal St at the input of element I109 in block 5 can also perform another signal coming from another block, if this is required by a specific object control algorithm.

Использование блока БТ элементов ИЛИ108 и шестого элемента И106 с соответствующими связями в блоке 2 позволяет ускорить реакцию устройства при появлении аварийной ситуации на объекте управления, что сокращает время выхода из аварийного положения.The use of the block of BT elements OR108 and the sixth element I106 with the corresponding connections in block 2 allows speeding up the device’s response when an emergency situation occurs at the control object, which reduces the time to exit the emergency position.

Наличие в блоке 2 второго счетного триггера 47, восьмого элемента И116, первого элемента ИЛИ117 и пятого элемента И46 позволяет записать во второй счетный триггер 47 определенный результат анализа (вычисления) двоичных чисел в блоках 2 и 7, который поступает на его счетный вход, по соответствующим командам, через управляемый элемент 16 блока 7 или из блоков 1, 3, БУП в блок 2 и через элементы И-ИЛИ 40, ИСКЛЮЧАЮЩЕЕ ИЛИ 41, девятый элемент И119 или с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120, через элемент И46 и затем через элементы ИЛИ117, И116 и который может при единичном состоянии переключить триггер 47 в состояние «0» на его инверсном выходе и блокировать сигналом d' работу блока 7 и дешифратора 81 на определенное число тактов до прихода сигналов С12=1 или С17=1 на входы элементов ИЛИ117 или И 94. Аналогично элементу И119 функционирует элемент И46 соединенный входами с выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 и дешифратора 37, а выходом подключенный к соответствующему входу элемента И117. Вышеописанный процесс позволяет делать выбор между выполнением двух подпрограмм в зависимости от полученных ранее результатов вычисления путем блокировки сигналом d' работы всех блоков устройства для многоразрядных данных всех тактов не выбранной подпрограммы, при этом блок 2 может продолжать работу с одноразрядными переменными только при С32=1 на выходе модуля МРК и на входе четвертого элемента ИЛИ 137, другой вход которого связан с выходом элемента И106, а выход соединен с первым блокировочным входом дешифратора 37 и входами элементов И42, И45, И122, И123 и И125, что расширяет рабочие функции устройства, пятый элемент И115 в блоке 6 связанный двумя входами с инверсным выходом первого счетного триггера 62 и выходом элемента НЕ68, а выходом подключенный к входам пятого элемента И21 и восьмого элемента И72 блока 7 и к определенным входам четвертого и седьмого элементов И45 и И94 коммутационно-вычислительного блока 2, элемент И115 позволяет подавать импульсы сброса триггера в первой четверти тактов работы устройства. В качестве модуля МРК может использоваться например стандартное ППЗУ преобразующее код программ с количеством разрядов У1…Ук в код команд с другой разрядностью С1…С33.The presence in block 2 of the second counting trigger 47, the eighth element I116, the first element OR117, and the fifth element I46 allows you to write to the second counting trigger 47 a certain result of the analysis (calculation) of binary numbers in blocks 2 and 7, which goes to its counting input, by the corresponding commands, through controlled element 16 of block 7 or from blocks 1, 3, BUP into block 2 and through elements AND-OR 40, EXCLUSIVE OR 41, ninth element I119 or from the output of element Exclusive OR 120, through element I46 and then through elements OR117 , I116 and which can when It is possible to switch the trigger 47 to the state “0” at its inverse output and block the operation of block 7 and decoder 81 for a certain number of clock cycles before the arrival of signals C12 = 1 or C17 = 1 at the inputs of the elements IL117 or AND 94. the element I46 is connected by inputs with the outputs of the EXCLUSIVE OR 120 element and the decoder 37, and the output is connected to the corresponding input of the I117 element. The above process allows you to make a choice between executing two subroutines depending on the previously obtained calculation results by blocking the operation of all blocks of the device for multi-bit data of all clock cycles of the non-selected subroutine, while block 2 can continue working with single-digit variables only when C32 = 1 on the output of the module MRK and at the input of the fourth element OR 137, the other input of which is connected to the output of the element I106, and the output is connected to the first blocking input of the decoder 37 and the inputs of the elements I42 and I 45, I122, I123 and I125, which expands the working functions of the device, the fifth element I115 in block 6 is connected by two inputs with the inverse output of the first counting trigger 62 and the output of the element HE68, and the output connected to the inputs of the fifth element I21 and the eighth element I72 of block 7 and to certain inputs of the fourth and seventh elements I45 and I94 of the switching-computing unit 2, the element I115 allows the triggering pulses to be given in the first quarter of the device operation cycles. As an MRK module, for example, a standard EPROM can be used to convert the program code with the number of bits U1 ... Uk to a command code with a different digit capacity of C1 ... C33.

Модуль преобразования информации МПИ (Фиг. 15) содержит «n» модулей памяти МП1…МПn, в каждом модуле памяти имеются счетный триггер 130, элемент И131 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ133, а в первом модуле памяти содержится еще второй элемент И132, причем выходы Т'''1…Т'''n счетных триггеров 130 всех модулей памяти связаны с информационными входами третьего электронного выключателя 136, выходы которого Т1…Tn подключены к общим шинам 80 системы связи, в каждом, кроме первого, модуле памяти первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ133 подключены соответственно к выходам счетных триггеров 130 данного модуля памяти и предыдущего модуля памяти, а в первом модуле памяти второй вход элемента 133 является входом модуля МПИ и связан с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41 блока 2, входы второго элемента И132 первого модуля памяти связаны с определенным выходом дешифратора 8 блока 7 и с выходом Z1 блока синхронизации 6, а выход соединен с входами сброса в «0» счетных триггеров 130 всех модулей памяти, входы элемента И131 всех модулей памяти подключены к соответствующему выходу дешифратора 8 блока 7 и выходу d1 блока синхронизации 6, управляющий вход третьего ключа 136 соединен с выходом С31 модуля МРК. Перед началом работы все триггеры 130 сбрасываются в «0» импульсом с выхода элемента И132 первого модуля памяти МП1. Модуль МПИ позволяет при последовательной, по тактам, подачи битов информации на его вход, на выходах счетных триггеров 130 получить параллельный двоичный код. Например, биты информации последовательно по тактам поступают с выхода i входного блока 1 и при соответствующих значениях команд С4, С5 и С6 через элементы И-ИЛИ40 и ИСКЛЮЧАЮЩЕЕ ИЛИ 41 подаются на вход модуля МПИ и на выходах триггеров 130 устанавливается параллельный код Т''1…Т''n из «n» последовательно поступивших битов, который при команде С31=1 поступит на общие шины 80 системы связи Т1…Tn и может быть использован для дальнейших операций.The MPI information conversion module (Fig. 15) contains “n” memory modules MP1 ... MPn, each memory module has a counting trigger 130, an I131 element and an EXCLUSIVE OR133 element, and the second memory module also contains a second I132 element, with outputs T ' "1 ... T" "n counting triggers 130 of all memory modules are connected to the information inputs of the third electronic switch 136, the outputs of which T1 ... Tn are connected to the common buses 80 of the communication system, in each but the first memory module the first and second inputs of the element EXCLUSIVE OR133 are connected respectively to the outputs of the counting triggers 130 of this memory module and the previous memory module, and in the first memory module the second input of the element 133 is the input of the MPI module and is connected to the output of the EXCLUSIVE OR element 41 of block 2, the inputs of the second I132 element of the first memory module are connected to a specific output of the decoder 8 block 7 and with the output of Z1 of the synchronization unit 6, and the output is connected to the reset inputs to “0” of the counting triggers 130 of all memory modules, the inputs of the I131 element of all memory modules are connected to the corresponding output of the decoder 8 of block 7 and the output of d1 of the sync onizatsii 6, the control input of the third switch 136 is connected to output C31 MRC module. Before starting, all the triggers 130 are reset to “0” by a pulse from the output of element I132 of the first memory module MP1. Module MPI allows for sequential, at the clock, filing bits of information at its input, at the outputs of the counting trigger 130 to obtain a parallel binary code. For example, the information bits are sequentially received from the output i of input block 1 and at the corresponding values of the C4, C5 and C6 commands through the AND-OR40 and EXCLUSIVE OR 41 elements are fed to the input of the MPI module and the parallel code T'1 is set at the outputs of the trigger 130 ... T''n from "n" consecutively received bits, which, with the command C31 = 1, goes to the common buses 80 of the T1 ... Tn communication system and can be used for further operations.

Введение в каждый логический канал блока 7 связи между входом элемента И-НЕ26 и выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ100 соответствующего логического фрагмента из Ф1…Фn позволило сократить количество тактов при последовательном поразрядном взаимозависимом вычислении функций ИЛИ или И. Элемент И126 в схемных фрагментах Ф1…Фn позволяет блокировать сигнал на выходе элемента И15 блока 7 при взаимосвязанном поразрядном вычислении функций И, ИЛИ в блоке 7.Introduction to each logical channel of the communication block 7 between the input of the AND-HE26 element and the output of the EXCLUSIVE OR100 element of the corresponding logical fragment from F1 ... Fn reduced the number of cycles for sequential bitwise interdependent calculation of the OR or I. the signal at the output of the element I15 of block 7 with the interconnected bitwise calculation of the functions AND, OR in block 7.

Использование в блоке 2 элемента И-НЕ44, связанного с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ120 расширило функциональные возможности триггера 43 и упростило процесс вычисления логических функций в блоке 2.The use of element I-HE44 in block 2, associated with the output of the element EXCLUSIVE OR120, expanded the functionality of trigger 43 and simplified the process of calculating logical functions in block 2.

Использование в блоке 2 счетного триггера 47 и связанных с ним элементов позволило существенно упростить процесс управления выполнением программы в зависимости от результатов предыдущих вычислений, исключив операции по записи и считыванию внеочередных двоичных кодов из элементов памяти и установки их в многоразрядный счетчик программного блока при переходе от одной подпрограммы к другой, сохранив возможность реализации нелинейных алгоритмов без изменения непрерывной последовательности считывания программных кодов и без нарушения последовательности реализации операций с двоичными переменными. Применение в устройстве блока БТ и соответствующих логических элементов в блоке 2 дало возможность сократить время реакции устройства на появление сигнала Ст об аварийной ситуации.The use in block 2 of a counting trigger 47 and its related elements made it possible to significantly simplify the process of managing the program execution depending on the results of previous calculations, eliminating the operations of writing and reading extraordinary binary codes from memory elements and installing them into a multi-bit program block during the transition subroutines to another, while retaining the possibility of implementing nonlinear algorithms without changing the continuous sequence of reading program codes and without violating sequence of implementation of operations with binary variables. The use in the device of the BT unit and the corresponding logic elements in unit 2 made it possible to reduce the response time of the device to the appearance of a signal St about an emergency.

Ниже приводится пример частичного ускоренного переноса блоком БУК с учетам функции (1А) для шести разрядов, первая группа из трех разрядов имеет параллельный перенос и вторая группа из трех разрядов так же имеет параллельный перенос, а между этими группами происходит последовательный перенос. Из функции (1А) следует:Below is an example of partial accelerated transfer by the BEECH unit with accounting for the function (1A) for six bits, the first group of three bits has parallel transfer and the second group of three bits also has parallel transfer, and sequential transfer occurs between these groups. From function (1A) follows:

формула переноса для первой группы из трех разрядов имеет вид:the transfer formula for the first group of three digits is:

формула переноса для второй группы из трех разрядов имеет вид:the transfer formula for the second group of three digits is:

Значения цифр, букв и знаков в функциях (1В), (1С) и (1А) аналогичны.The values of numbers, letters and symbols in functions (1B), (1C) and (1A) are similar.

Технико-экономический эффект от использования предлагаемого устройства по сравнению с аналогом и прототипом заключается в возможности перевода последовательного кода в параллельный, существенном сокращении числа тактов при вычисление логических функций в коммутационно вычислительном блоке и при взаимосвязанной реализации поразрядных функций И или ИЛИ в многоканальном операционном блоке, что расширяет функциональные возможности устройства, повышает его логическое быстродействие, сокращает процесс программирования и уменьшает количество элементов памяти в программном блоке и блоке оперативной памяти при вычислении булевых функций.Technical and economic effect from the use of the proposed device compared to the analog and the prototype is the ability to translate the serial code into parallel, a significant reduction in the number of cycles when calculating logical functions in the switching-computing unit and the interrelated implementation of bitwise functions AND or OR in a multichannel operating unit, which expands the functionality of the device, increases its logical speed, shortens the programming process and reduces the Number of memory elements in the program block and the block of RAM when calculating Boolean functions.

1. Патент РФ на изобретение № 2319192, Бюл. №9 за 2008 г. (аналог)1. RF patent for the invention № 2319192, bull. №9 for 2008 (equivalent)

2. Патент РФ на изобретение № 2616153, Бюл. №11 за 2017 г. (прототип)2. RF patent for the invention № 2616153, bull. №11 for 2017 (prototype)

Claims

Устройство для построения программируемых цифровых микропроцессорных систем, содержащее в себе входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи значений кодов, поступающих из всех логических каналов многоканального операционного блока и из коммутационно-вычислительного блока в соответствующие ячейки памяти, и передачи их через цифроаналоговые преобразователи на электронные устройства, электроприводные механизмы и сигнализацию, программный блок, модуль распределения команд МРК, связанный входами с определенными выходами программного блока, а выходами - с входами соответствующих блоков и модулей, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элементов И-ИЛИ, элемента и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, девяти элементов И, двух счетных триггеров, дешифратора, при этом соответствующие входы дешифратора связаны с тремя определенными выходами модуля МРК, первые входы двух первых И элемента И-ИЛИ соединены с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а так же к выходу блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом модуля МРК, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного вторым входом с выходом блока синхронизации, первый вход четвертого элемента И подключен к соответствующему выходу модуля МРК, второй вход соединен с выходом блока синхронизации, а выход связан с входом установки в «0» счетного триггера, входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к выходу счетного триггера и к одному из выходов модуля МРК, а выход связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с соответствующим выходом блока синхронизации, а выходы соединены с соответствующими входами выходного блока и блока оперативной памяти для управления записью информации, многоканальный операционный блок, содержащий управляемый элемент, второй и с четвертого по двенадцатый элементы И, первый, с третьего по шестой и восьмой элементы ИЛИ, первый и второй дешифраторы, управляющие работой логических элементов устройства, управляемую ячейку памяти, управляемый триггер, электронный выключатель, элемент ИЛИ-НЕ, элемент и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и «n» параллельно работающих логических каналов, имеющих аналогичную структуру и каждый из которых содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента И, элемент ИЛИ, два счетных триггера, модули сдвига разрядов, при этом в каждом логическом канале многоканального операционного блока выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход элемента ИЛИ и соответствующий выход блока синхронизации соединены с соответствующими входами третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к счетному входу второго счетного триггера, при этом в многоканальном операционном блоке выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами второго дешифратора и седьмого элемента И, первый и второй входы второго элемента И связаны с одним из выходов блока синхронизации и с определенным выходом первого дешифратора, а выход соединен с управляющим входом управляемого триггера, выход элемента ИЛИ-НЕ подключен к третьему входу логического модуля ЛМ, входы элемента ИЛИ-НЕ связаны с выходом десятого элемента И, с выходом первого дешифратора и с выходом третьего элемента ИЛИ, входы которого соединены с выходами одиннадцатого и двенадцатого элементов И, первые входы последних элементов связаны с определенными выходами модуля МРК, а вторые входы подключены к выходам первых счетных триггеров первого и последнего каналов многоканального операционного блока, первый вход седьмого элемента И подключен к соответствующему выходу второго дешифратора, а вторые входы шестого и седьмого элементов И связаны соответственно с прямым и инверсным выходами управляемой ячейки памяти, информационный вход которой соединен с выходом элемента ИЛИ дискретного модуля ДМ, содержащего первый и второй элементы И, элемент НЕ, элемент ИЛИ и третий логический элемент И, причем входы третьего логического элемента И соединены с выходами первых счетных триггеров предпоследнего и последнего каналов, входы второго элемента И соединены с выходом третьего элемента И и с соответствующим выходом модуля МРК, который также подключен к входу элемента НЕ, выход последнего соединен с входом первого элемента И, другой вход которого связан с одним из выходов блока БУП, а выход подключен к соответствующему входу элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, в многоканальном операционном блоке управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И, информационный вход управляемого триггера связан с прямым выходом управляемой ячейки памяти, инверсный выход управляемого триггера подключен через одну из общих шин системы связи к выходному блоку, три управляющих входа управляемого элемента соединены с определенными тремя выходами модуля МРК, один из которых связан так же с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а другой - с первым входом пятого элемента ИЛИ, выход последнего подключен к первому входу девятого элемента И, в устройстве, в коммутационно-вычислительном блоке, вычисляющим логические функции, содержащие одноразрядные входные логические переменные, поступающие через соответствующие логические элементы на счетный вход счетного триггера, первые входы третьего и четвертого элементов И входящих в элемент И-ИЛИ подключены к соответствующим двум выходам дешифратора, а вторые входы связаны с выходом управляемого элемента многоканального операционного блока и с выходом дискретного модуля ДМ, входы первого и второго дешифраторов в многоканальном операционном блоке подключены к соответствующим выходам модуля МРК, определенные выходы блока управления переносами БУП, обеспечивающего арифметические операции сложения и вычитания, соединены с соответствующими входами вторых элементов И всех логических каналов кроме первого, второй вход второго элемента И первого логического канала подключен вместе с соответствующим входом блока БУП к выходу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ многоканального операционного блока, где соответствующий выход первого дешифратора связан с вторым входом девятого элемента И, входы восьмого элемента И соединены с выходами блока синхронизации и шестого элемента ИЛИ, а выход связан с первым входом четвертого элемента ИЛИ, выход которого подключен к входам сброса в «0» вторых счетных триггеров всех логических каналов, входы пятого элемента И соединены с определенным выходом модуля МРК и соответствующим выходом блока синхронизации, а выход связан с вторым входом четвертого элемента ИЛИ и с входами сброса в «0» первых счетных триггеров всех логических каналов, логический модуль ЛМ, структура которого и его функционирование определяется логическими функциями

,

где С24, С22 являются входами логического модуля ЛМ и связаны с соответствующими выходами модуля МРК, t1 поступает с выхода элемента ИЛИ-НЕ многоканального операционного блока, d' связан с выходом шестого элемента И коммутационно-вычислительного блока, а С', С'', С⁰, С''' - выходы логического модуля ЛМ и соединены выходом С''' с первым входом шестого элемента ИЛИ многоканального операционного блока, другими выходами модуль ЛМ связан с соответствующими входами модулей сдвига разрядов МСР1, МСР2 и МСР3 в соответствующих логических каналах, причем модуль сдвига разрядов МСР1 находится во всех логических каналах, кроме первого и последнего и реализует логические функции

где У'1 и У'2 являются выходами модуля МСР1 и связаны с соответствующими входами элемента ИЛИ данного и последующего логических каналов, переменные b', b'', С', С'' являются входными сигналами для МСР1, причем b', b'' поступают с выходов первых счетных триггеров данного и последующего логических каналов, С' и С'' поступают с выходов логического модуля ЛМ, модуль МСР2 в первом логическом канале реализует логические функции

и

где У1, У2 и У3 служат выходами модуля МСР2 и связаны соответственно с третьим и четвертым входами элемента ИЛИ первого логического канала, а также с третьем входом элемента ИЛИ второго логического канала, b1, b2, bn, С', С'', С⁰ являются входами модуля МСР2 и соединены соответственно с выходами первых счетных триггеров первого, второго и последнего логических каналов и с тремя выходами логического модуля ЛМ, модуль МСР3 вычисляет логическую функцию

, где сигнал У1''' поступает с выхода модуля МСР3 на определенный вход элемента ИЛИ последнего логического канала, сигналы b1, bn, С'', С15, поступают на входы модуля МСР3 соответственно с выходов первых счетных триггеров первого и последнего логического канала, с выхода логического модуля ЛМ и с определенного выхода модуля МРК, а

есть инверсия С15, в многоканальном операционном блоке, где первый вход четвертого элемента И связан с определенным выходом модуля МРК, второй вход соединен с соответствующим выходом блока синхронизации, а третий вход подключен к выходу элемента ИЛИ-НЕ, управляющий вход электронного выключателя связан с соответствующим выходом первого дешифратора, выход девятого элемента И соединен с первыми входами первых элементов И в каждом логическом канале, вторые входы первых элементов И каждого логического канала вместе с информационными выходами электронного выключателя многоканального операционного блока связаны с общими шинами системы связи Т1…Tn, а выходы первых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины Т1…Tn также подключены к определенным выходам первого и второго ключей системы связи и к соответствующим входам блока оперативной памяти и выходного блока, а входы первого и второго ключей связаны с определенными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго ключей блока оперативной памяти и выходного блока соединены с соответствующими выходами дешифратора системы связи, входы которого связаны с определенными выходами программного блока, выход элемента И счетчика импульсов программного блока подключен к управляющему входу электронного ключа счетчика импульсов программного блока, в многоканальном операционном блоке, восьмой элемент ИЛИ первым и вторым входами связан с вторым и третьим выходами второго дешифратора, а выходом соединен с первым входом шестого элемента И, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к определенному выходу модуля МРК и к первой Т1 шине из числа общих шин системы связи, а выход связан с вторым входом пятого элемента ИЛИ, в многоканальном операционном блоке имеется «n» одинаковых схемных фрагментов Ф1…Фn по числу логических каналов, каждый схемный фрагмент связан с соответствующим логическим каналом и содержит два логических элемента ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, причем второй и третий входы элемента ИЛИ связаны с выходом второго элемента И соответствующего логического канала и с соответствующим выходом имеющегося в устройстве модуля распределения команд МРК, а выход соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу первого счетного триггера соответствующего логического канала, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, которые являются выходами соответствующих схемных фрагментов, соединены с информационными входами электронного выключателя и управляемого элемента многоканального операционного блока, где первый вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом шестого элемента И, имеется блок триггеров БТ, содержащий программируемое постоянное запоминающее устройство ППЗУ, управляющий элемент И, "m" управляемых триггеров, подключенных информационными входами к шинам Т'1…T'm на выходе ППЗУ, а входами управления - к выходу управляющего элемента И, соединенного входами с определенным выходом первого дешифратора многоканального операционного блока и соответствующим выходом блока синхронизации, адресными входами ППЗУ связано с адресными выходами C'1…C'j блока программ, информационным входом ППЗУ подключено к общим шинам Т1…Tn, а двумя управляющими входам - к выходам первого дешифратора многоканального операционного блока и дешифратора системы связи, выходами управляемые триггеры блока БТ связаны с информационными входами Т'1…T'm электронного ключа программного блока, вход управления которого через элемент И подключен к соответствующему выходу модуля МРК, шине передачи аварийного сигнала и выходу блока синхронизации, в коммутационно-вычислительном блоке имеется второй счетный триггер, пятый, шестой и с седьмого по девятый элементы И, элемент И-НЕ, а также элемент ИЛИ и первый элемент ИЛИ, связанный тремя входами с выходом модуля МРК, с выходом пятого элемента И и с выходом девятого элемента И, а выходом - с первым входом восьмого элемента И, входы девятого элемента И подключены соответственно к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к определенному выходу модуля МРК, счетный вход второго счетного триггера связан с выходом восьмого элемента И, элемент ИЛИ связан входами с определенным выходом модуля МРК и с шиной Ст передачи аварийного сигнала, а выходом соединен с блокировочным входом дешифратора коммутационно-вычислительного блока и со входами третьего, четвертого, шестого, десятого и одиннадцатого элементов И, другой вход шестого элемента К соединен с инверсным выходом второго счетного триггера, а выход связан с блокировочными входами первого и второго дешифраторов и соответствующими входами четвертого, пятого и десятого элементов И многоканального операционного блока, а также с блокировочным входом дешифратора системы связи и с определенным входом третьего элемента И каждого логического канала, входы седьмого элемента И подключены к соответствующим выходам блока синхронизации и модуля МРК, а выход соединен с входом сброса в «0» второго счетного триггера, два входа пятого элемента И связаны с выходом дешифратора и с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход соединен с определенным входом первого элемента ИЛИ, второй вход восьмого элемента И подключен к соответствующему выходу блока синхронизации, выход элемента И-НЕ связан с третьим входом третьего элемента И, первый вход элемента И-НЕ соединен с соответствующим выходом модуля МРК, второй вход десятого элемента И в многоканальном операционном блоке соединен с соответствующим выходом модуля МРК, а выход связан с вторым входом шестого элемента ИЛИ и с определенным входом второго элемента И всех логических каналов, в каждом из них имеется логический элемент И-НЕ, своими первым входом подключенный к соответствующему выходу модуля МРК, а выходом соединенный с определенным входом третьего элемента И соответствующего канала многоканального операционного блока, блок ускоренного переноса БУП имеет структуру, определяемую нижеследующими логическими функциями:A device for building programmable digital microprocessor systems that contains an input block that receives signals from sensors and generates a specific code at its output, an output block for recording code values coming from all logical channels of a multi-channel operation block and from a switching and computing block to the corresponding cells memory, and transfer them through digital-to-analogue converters to electronic devices, electric drive mechanisms and signaling, program block, module MRI commands associated with inputs to specific outputs of a software block, and outputs with the inputs of the corresponding blocks and modules, a RAM block, a synchronization block and a switching-computing block consisting of AND-OR elements, an element and the second element EXCLUSIVE OR, nine elements And, two counting triggers, a decoder, while the corresponding inputs of the decoder are connected to three specific outputs of the MRK module, the first inputs of the first two AND AND-OR elements are connected to the third and fourth outputs of the decoder, and the second inputs are connected to the output of the input block connected by the first and second groups of inputs to the group of information outputs of the control object and to the group of address outputs of the program block, as well as to the output of the RAM block, the output of the AND-OR element is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to a specific output of the module MRK, the output of the EXCLUSIVE OR element is connected with the first input of the third AND element connected by the second input with the output of the synchronization unit, the first input of the fourth element AND connected to the corresponding output of the MRK module, the second input is connected to the output of the synchronization unit, and the output is connected to the installation input to “0” of the counting trigger, the inputs of the second element EXCLUSIVE OR are connected to the output of the counting trigger and to one of the outputs of the MRK module, and the output is connected to information inputs of the output block and the RAM block, the first inputs of the first and second elements I are connected to the first and second outputs of the decoder, their second inputs are combined and connected to the corresponding output of the synchronization unit, and the outputs connected to the corresponding inputs of the output block and RAM block for managing the recording of information, a multichannel operational block containing a controllable element, second and fourth to twelfth elements AND, first, third to sixth and eighth elements OR, first and second decoders controlling the operation logical elements of the device, a controlled memory cell, a controlled trigger, an electronic switch, an element OR NOT, an element and the first element EXCLUSIVE OR and "n" in parallel the logical channel s, having a similar structure and each of which contains an EXCLUSIVE OR element, three AND elements, an OR element, two countable triggers, discharge shift modules, with the output of the EXCLUSIVE OR logical element in each logical channel of a multi-channel operating unit, the second input of which is connected to the output of the second element AND, the output of the OR element and the corresponding output of the synchronization unit are connected to the corresponding inputs of the third element AND, the output of the latter is connected to the counting input of the first In the multichannel operational unit, the output of the first element OR is connected to the second inputs of the EXCLUSIVE OR logical channels, the first and second inputs of the first element OR are connected respectively to the outputs of the second decoder and the seventh element And, the first and second inputs of the second element And are connected with one of the outputs of the synchronization unit and with a certain output of the first decoder, and the output is connected to the control input controlled trigger, the output of the element OR is NOT connected to the third input of the logic module LM, the inputs of the element OR are NOT connected to the output of the tenth element AND, the output of the first decoder and the output of the third element OR, the inputs of which are connected to the outputs of the eleventh and twelfth elements AND, the first the inputs of the last elements are connected to certain outputs of the MRK module, and the second inputs are connected to the outputs of the first counting triggers of the first and last channels of the multichannel operation unit, the first input of the seventh element I is connected to the corresponding The current output of the second decoder, and the second inputs of the sixth and seventh elements AND are connected respectively to the direct and inverse outputs of the controlled memory cell, the information input of which is connected to the output of the OR element of the discrete DM module containing the first and second elements AND, the element NOT, the element OR, and the third the logical element And, and the inputs of the third logical element And connected to the outputs of the first counting triggers of the penultimate and last channels, the inputs of the second element And connected to the output of the third element And and The corresponding output of the MCA module, which is also connected to the input of the NOT element, the output of the latter is connected to the input of the first AND element, the other input of which is connected to one of the outputs of the BUP unit, and the output is connected to the corresponding input of the OR element, the second input of which is connected to the output of the second element And, in a multichannel operating unit, the control input of the controlled memory cell is connected to the output of the fourth element, And, the information input of the controlled trigger is connected to the direct output of the controlled memory cell, the inverse output is yn The controlled trigger is connected via one of the common buses of the communication system to the output unit, three control inputs of the controlled element are connected to certain three outputs of the MRK module, one of which is also connected to the second input of the first element EXCLUSIVE OR, and the other to the first input of the fifth element OR , the output of the latter is connected to the first input of the ninth element I, in the device, in the switching-computing unit, calculating logic functions containing one-digit input logic variables, arriving through the corresponding The logic inputs to the counting input of the counting trigger, the first inputs of the third and fourth elements AND are included in the AND-OR element are connected to the corresponding two outputs of the decoder, and the second inputs are connected to the output of the controlled element of the multi-channel operation unit and the output of the discrete DM module, the inputs of the first and the second decoder in the multi-channel operating unit connected to the corresponding outputs of the module MRK, certain outputs of the control unit portions BUP, providing arithmetic operations of complex and subtraction, connected to the corresponding inputs of the second elements AND all logical channels except the first, second input of the second element AND the first logical channel connected together with the corresponding input of the BUP unit to the output of the first element EXCLUSIVE OR of the multichannel operational unit, where the corresponding output of the first decoder is connected with the second the input of the ninth element And, the inputs of the eighth element And connected to the outputs of the synchronization unit and the sixth element OR, and the output is connected to the first input of the fourth element OR, in The output of which is connected to the reset inputs to "0" of the second counting triggers of all logical channels, the inputs of the fifth And element are connected to a specific output of the MRK module and the corresponding output of the synchronization unit, and the output is connected to the second input of the fourth OR element and to the reset inputs to "0" the first counting triggers of all logical channels, logic module LM, the structure of which and its operation is determined by logical functions

,

where C24, C22 are the inputs of the logic module LM and are connected to the corresponding outputs of the MRK module, t1 comes from the output of the OR-NOT element of the multi-channel operation unit, d 'is connected to the output of the sixth element AND of the switching-computing unit, and C', C ", C ⁰ , C "" are the outputs of the logic module LM and are connected by output C "" to the first input of the sixth element OR of the multi-channel operation unit; other outputs are connected to the module LM with the corresponding inputs of the shift modules of MSR1, MSR2 and MSR3 in the corresponding logical channels, and mod The MSP1 shift offset ul is located in all logical channels except the first and last and implements logical functions

where Y'1 and Y'2 are the outputs of the module MCP1 and are connected to the corresponding inputs of the OR element of this and subsequent logical channels, the variables b ', b'',C', C '' are the input signals for MCP1, b ', b "come from the outputs of the first counting triggers of this and subsequent logical channels, C" and C "come from the outputs of the logic module LM, the module MSP2 in the first logical channel implements the logical functions

and

where U1, U2 and U3 serve as outputs of the module MSR2 and are connected respectively with the third and fourth inputs of the OR element of the first logical channel, as well as with the third input of the OR element of the second logical channel, b1, b2, bn, С ', С ", С ⁰ are the inputs of the module MSR2 and are connected respectively with the outputs of the first counting triggers of the first, second and last logical channels and with the three outputs of the logic module LM, the module MSR3 calculates the logic function

where the signal U1 "'comes from the output of the module MSR3 to a specific input of the element OR of the last logical channel, signals b1, bn, C", C15, are fed to the inputs of the module MSR3 respectively from the outputs of the first counting triggers of the first and last logical channel, output logic module LM and with a certain output module MRK, and

there is an inversion C15, in a multichannel operational unit, where the first input of the fourth element is AND is connected to a specific output of the MRK module, the second input is connected to the corresponding output of the synchronization unit, and the third input is connected to the output of the OR-NOT element, the control input of the electronic switch is connected to the corresponding output the first decoder, the output of the ninth element And connected to the first inputs of the first elements And in each logical channel, the second inputs of the first elements And each logical channel along with information output and an electronic switch of the multichannel operational unit are connected to the common buses of the T1 ... Tn communication system, and the outputs of the first elements AND in each logical channel are connected to the first inputs of the EXCLUSIVE OR elements, the common buses T1 ... Tn are also connected to certain outputs of the first and second keys of the communication system and to the corresponding inputs of the RAM block and the output block, and the inputs of the first and second keys are associated with certain outputs of the input block and the RAM block, the control inputs of the first and second keys block and the RAM and the output block are connected to the corresponding outputs of the decoder of the communication system, the inputs of which are connected to certain outputs of the program block, the output of the pulse counter element of the program block is connected to the control input of the electronic key of the pulse counter of the program block, or the eighth element OR first and the second inputs are connected with the second and third outputs of the second decoder, and the output is connected to the first input of the sixth element AND, the inputs of the EXCLUSIVE IL element connected to a specific output of the MRK module and to the first T1 bus from among the common buses of the communication system, and the output is connected to the second input of the fifth OR element; in the multichannel operational unit there are "n" identical F1 ... Fn circuit fragments by the number of logical channels, each circuit fragment associated with the corresponding logical channel and contains two logical elements OR and EXCLUSIVE OR, the second and third inputs of the element OR are connected with the output of the second element AND of the corresponding logical channel and with the corresponding output of the existing I am in the device of the distribution module of the RTD commands, and the output is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to the output of the first counting trigger of the corresponding logical channel, and the outputs of the EXCLUSIVE OR elements, which are the outputs of the corresponding circuit fragments, are connected to the information inputs of the electronic switch and a managed element of a multi-channel operation unit, where the first input of the first element is EXCLUSIVE OR is connected to the output of the sixth element AND, there is a trigger block a moat BT containing a programmable read-only memory EPROM, a control element AND, "m" controlled triggers connected by information inputs to the buses T'1 ... T'm at the output of the EPROM, and control inputs to the output of the control element AND connected to the inputs the output of the first decoder of the multichannel operational unit and the corresponding output of the synchronization unit, the address inputs of the EPROM are connected with the address outputs C'1 ... C'j of the program block, the information input of the EPROM is connected to the common buses T1 ... Tn, and two controls avvlyuschimi inputs - to the outputs of the first decoder of the multichannel operational unit and the decoder of the communication system; transmission of the alarm signal and the output of the synchronization unit, the switching and computing unit has a second counting trigger, the fifth, sixth and seventh through ninth elements AND, the AND-NO element, as well as the OR element and the the left OR element connected by three inputs to the output of the MRK module, the output of the fifth AND element, and the output of the ninth AND element, and the output to the first input of the eighth AND element, the inputs of the ninth AND element are connected respectively to the output of the EXCLUSIVE OR element and to a specific module output The MCA, the counting input of the second counting trigger is connected to the output of the eighth element AND, the OR element is connected to the inputs of a specific output of the MRK module and the alarm signal transmission bus St, and the output is connected to the interlocking input of the decoder computational block and with the inputs of the third, fourth, sixth, tenth and eleventh elements And, the other input of the sixth element K is connected to the inverse output of the second counting trigger, and the output is connected to the blocking inputs of the first and second decoders and the corresponding inputs of the fourth, fifth and tenth elements And a multichannel operation unit, as well as with a blocking input of the decoder of the communication system and with a specific input of the third element AND of each logical channel, the inputs of the seventh element I are connected to the co the outputs of the synchronization unit and the MRK module, and the output is connected to the reset input to “0” of the second counting trigger, two inputs of the fifth element AND are connected to the output of the decoder and to the output of the second element EXCLUSIVE OR, and the output is connected to a specific input of the first element OR, the second the input of the eighth element AND is connected to the corresponding output of the synchronization unit, the output of the element AND-NOT is connected to the third input of the third element AND, the first input of the element AND-NOT is connected to the corresponding output of the MRK module, the second input of the tenth element AND in a multi-channel operation unit is connected to the corresponding output of the MRK module, and the output is connected to the second input of the sixth OR element and to a specific input of the second element AND all logical channels, each of them has a logical NAND element, its first input connected to the corresponding output of the module MRK, and the output connected to a specific input of the third element And the corresponding channel of the multichannel operational unit, the BUP accelerated transfer unit has a structure defined by the following logic functions actions:

M1 - сигнал с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ многоканального операционного блока, поступающий на соответствующий вход блока БУП;M1 is the signal from the output of the first element EXCLUSIVE OR of the multichannel operational unit, arriving at the corresponding input of the BUP unit;

М2…Mn - сигналы переноса, поступающие с выходов блока БУП на входы вторых элементов И всех логических каналов, кроме первого;M2 ... Mn - transfer signals coming from the outputs of the BUP unit to the inputs of the second elements AND of all logical channels except the first;

Mn+1- сигнал переноса, поступающий с выхода блока БУП на вход дискретного модуля ДМ;Mn + 1 transfer signal, coming from the output of the BUP unit to the input of the discrete module DM;

В1…Bn - сигналы с выходов первых счетных триггеров всех логических каналов, поступающие на соответствующие входы блока БУП;B1 ... Bn - signals from the outputs of the first counting triggers of all logical channels, arriving at the corresponding inputs of the BUP unit;

П1…Пn - сигналы переноса, поступающие с выходов вторых счетных триггеров всех логических каналов на определенные входы блока БУП, отличающееся тем, что в устройство введены модуль преобразования информации МПИ содержащий «n» модулей памяти МП1…МПn по числу общих шин Т1…Tn в системе связи, в каждый модуль памяти входят счетный триггер, логический элемент И и логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, а в первый модуль памяти МП1 дополнительно входит второй элемент И, причем для всех модулей памяти вход сброса в «0» счетных триггеров связан с выходом второго элемента И первого модуля памяти, входы второго элемента И подключены к определенным выходам первого дешифратора многоканального операционного блока и блока синхронизации, в каждом модуле памяти счетный вход счетного триггера соединен с выходом элемента И, три входа которого связаны с выходом первого дешифратора многоканального операционного блока, с определенным выходом блока синхронизации и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы последнего связаны для всех модулей памяти, кроме первого, соответственно с выходами счетных триггеров данного и предыдущего модулей памяти, а для первого модуля памяти - с выходом счетного триггера данного модуля памяти и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ коммутационно-вычислительного блока, третий электронный ключ, соединенный информационными входами с выходами счетных триггеров всех модулей памяти, управляющим входом связан с соответствующим выходом модуля МРК, а выходами подключен к общим шинам Т1…Tn системы связи, в многоканальный операционный блок в каждый логический канал введена связь между вторым входом элемента И-НЕ и выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соответствующего схемного фрагмента из Ф1…Фn, в каждый из которых введен элемент И, своими входами соединенный с выходом первого элемента ИЛИ многоканального операционного блока и с выходом модуля МРК, а выход связан с первым входом элемента ИЛИ, в коммутационно-вычислительном блоке введены третий триггер, с десятого по двенадцатый элементы И, с второго по четвертый элементы ИЛИ, элемент и второй элемент НЕ, выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с входами элемента И-НЕ, одиннадцатого элемента И и элемента НЕ, выход которого подключен к входу десятого элемента И, три других входа десятого элемента И соединены с выходами модуля МРК, блока синхронизации и с прямым выходом третьего триггера, другие три входа одиннадцатого элемента И связаны с инверсным выходом третьего триггера, с выходами модуля МРК и блока синхронизации, выход десятого элемента И связан с первым входом третьего элемента ИЛИ, выход одиннадцатого элемента И связан с входом установки в «1» третьего триггера, инверсный выход которого подключен к входу третьего элемента И, четыре входа двенадцатого элемента И соединены с прямым выходом третьего триггера, с определенными выходами модуля МРК, блока синхронизации и элемента ИЛИ, а выход связан с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, а выход соединен со счетным входом счетного триггера, вход сброса в «0» третьего триггера связан с выходом третьего элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И, вход второго элемента НЕ связан с выходом модуля МРК, а выход соединен с входом третьего элемента И, четвертый элемент ИЛИ двумя входами связан с выходами шестого элемента И и модуля МРК, а выходом соединен с первым блокировочным входом дешифратора и с входами третьего, четвертого, десятого, одиннадцатого и двенадцатого элементов И.P1 ... Pn - transfer signals coming from the outputs of the second counting flip-flops of all logical channels to certain inputs of the BUP block, characterized in that the device has an MPI information conversion module containing "n" memory modules MP1 ... MPn by the number of common buses T1 ... Tn in communication system, each memory module includes a counting trigger, an AND logical element and an EXCLUSIVE OR logic element, and the first MP1 memory module additionally includes a second AND element, and for all memory modules, the reset input to “0” counting triggers is connected to the output The second element And the first memory module, the inputs of the second element And connected to specific outputs of the first decoder multichannel operating unit and synchronization unit, in each memory module, the counting input of the counting trigger is connected to the output of the element And, three inputs of which are connected to the output of the first decoder multichannel operating unit, with a certain output of the synchronization unit and with the output of the EXCLUSIVE OR element, the first and second inputs of the latter are connected for all memory modules except the first one, respectively, with the outputs of the counting triggers of this and previous memory modules, and for the first memory module - with the output of the counting trigger of this memory module and with the output of the EXCLUSIVE OR element of the switching and computing unit, the third electronic key connected by information inputs to the outputs of the counting triggers of all memory modules controlling the input is connected to the corresponding output of the MRK module, and the outputs are connected to the common buses T1 ... Tn of the communication system; a connection between the second input is entered into the multi-channel operation unit in each logical channel ohm of the NAND element and the output of the EXCLUSIVE OR element of the corresponding circuit fragment from F1 ... Fn, into each of which an AND element is entered, its inputs connected to the output of the first element OR of the multichannel operation unit and the output of the MRC module, and the output is connected to the first input of the element OR, the third trigger, from the tenth to the twelfth elements, AND, from the second to the fourth elements, OR, the element and the second element, NOT, the output of the second element, EXCLUSIVE OR, is connected to the inputs of the AND-NOT element, one or four The second element AND and the element NOT, the output of which is connected to the input of the tenth element AND, the three other inputs of the tenth element AND are connected to the outputs of the MRK module, the synchronization unit and the direct output of the third trigger, the other three inputs of the eleventh element AND are connected to the inverse output of the third trigger, with the outputs of the module MRK and the synchronization unit, the output of the tenth element AND is connected with the first input of the third element OR, the output of the eleventh element AND is connected with the installation input at "1" of the third trigger, the inverse output of which is connected to the input t Another element of AND is the four inputs of the twelfth element AND of which are connected to the direct output of the third trigger, with certain outputs of the MCA module, synchronization unit and OR element, and the output is connected to the first input of the second OR element, the second input of which is connected to the output of the third AND element, and the output connected to the counting input of the counting trigger, the reset input to "0" of the third trigger is connected to the output of the third element OR, the second input of which is connected to the output of the fourth element AND, the input of the second element is NOT connected to the output of the MCA module, and the output from It is united with the input of the third element And, the fourth element OR with two inputs is connected with the outputs of the sixth element And and the MRK module, and the output is connected with the first blocking input of the decoder and with the inputs of the third, fourth, tenth, eleventh and twelfth elements I.