SU1049900A1

SU1049900A1 - Device for sorting binary numbers

Info

Publication number: SU1049900A1
Application number: SU823462244A
Authority: SU
Inventors: Валерий Иванович Финаев
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1982-07-02
Filing date: 1982-07-02
Publication date: 1983-10-23

Abstract

1. УСТРОЙСТВОдл СОРТИРОВКИ ДВОИЧНМХ ЧИСЕЛ, содержащее П входных , т-разр дных регистров, где П-число сортируемых чисел, m -число разр дов сортируемых чисел, И групп элементов И по m элементов И в группе, дешифраторы и блоки сравнени , причем вход- . ные информационные шины устройства г соединены с информационными входами соответствуювдх входных регистров, пр мой выход -го разр да каждого входного регистра, где i 1,2,..., tl , подключен к первому входу i-го элемента И соответствуюп1ей группы, выходы -го блока сравнени , где j 1,2,.. .lni-2j , соединены с соответст- вующими входами первой группы (J +1)-го блока сравнени , входы первой группы первого блока сравнени соединены с соответствующими выходами первого дешифратора, выходы k -го дешифратора, где k 2,3,..., И1, подключены к соответствующим входам второй группы .Ij-ro блока сравнени , о т л и - , Чающеес тем, что, с целью расширени функциональных возможностей устройства путем сортировки чисел по возрастанию их величины, в него введены П выходных tH -разр дных регистров , выходы которых соединены с соответствующими выходными шинами устройства , К групп элементов И, где 2 (п+1) , (п+2) , ...,2П, блок управлени , блок вы влени равных чисел, .формирователь сброса и коммутатор, причем первый вход блока управлени : подключен к шине начала работы устг ройства,а разрешающий выход соединен с вторыми входами элементов И всех групп,инверсный выход 4 -го разр да каждого входного регистра подключен к первому входу -го элемента И соответствующей Р. группы, второй вход блока упс равлени соединен с первым выходом блока вы влени равных чисел,а такТовый вы (Л ход - с тактовым входом блока вы влени равных чисел,второй выход которого подключен к управл ющему входу формировател сброса, выходы которого соединены с установочными входами соответствующих входных регистров, распределительные выходы блока управлени сое-, динены с входами первой группы комсо со мутатора, выходы первой группы кото-рого подключены к соответствующим входам выходных регистров, выходы второй группы коммутатора соединены с соответствующими информационными входами формировател сброса, входы второй группы коммутатора соединены с соответствующими выходамиэлементов И П групп, входы третьей группьт коммутатора подключены к соответствующим выходам (ni-l) -fo блока сравнени и к соответствующим информационным входам вы влени равных чисел, выходы ч -х элекентов И и групп подключены к соответствующ1ш входам1. DEVICE FOR SORTING BINARY NUMBERS containing P input, T-bit registers, where P is the number of sorted numbers, m is the number of bits of the sorted numbers, And groups of elements And m elements And in the group, decoders and comparison blocks, and the input -. The data busses of the device r are connected to the information inputs of the corresponding input registers, the direct output of the th digit of each input register, where i 1,2, ..., tl, is connected to the first input of the i-th element AND the corresponding group, outputs - first comparison block, where j 1,2, .. .lni-2j, is connected to the corresponding inputs of the first group (J +1) of the comparison block, the inputs of the first group of the first comparison block are connected to the corresponding outputs of the first decoder, outputs k -th decoder, where k 2,3, ..., I1, are connected to the corresponding input am of the second group .Ij-ro block of comparison, about tl and -, It’s so that, in order to expand the functionality of the device by sorting numbers by increasing their size, P output tH-discharge registers are entered into it, the outputs of which are connected to the corresponding output buses of the device, K groups of elements I, where 2 (n + 1), (n + 2), ..., 2H, control unit, equal numbers detection unit, reset generator and switch, with the first input of the control unit : connected to the bus start device, and the enabling output is connected to the second The inputs of the AND elements of all groups, the inverse output of the 4th digit of each input register are connected to the first input of the th element of the corresponding R group, the second input of the control unit is connected to the first output of the equal number detection unit, and stroke - with a clock input of an equal number detection unit, the second output of which is connected to the control input of the reset generator, whose outputs are connected to the installation inputs of the corresponding input registers, the distribution outputs of the control unit are connected to the output the first group of commutator commutator, the outputs of the first group of which are connected to the corresponding inputs of the output registers, the outputs of the second group of the switch are connected to the corresponding information inputs of the reset generator, the inputs of the second group of the switch are connected to the corresponding outputs of the elements of the I group, the inputs of the third group of the switch are connected to corresponding outputs of the comparison block (ni-l) -fo and to the corresponding information inputs for the detection of equal numbers, the outputs of the AND components and the groups are connected to otvetstvuyusch1sh inputs

Description

, первой группы -го депифратора, входы второй группы которого, соединены с выходами соответствующих ч -х элементов И В групп, выходы (P-I) -X эле ментов Н П групп, гдер ,2, .. .,|nj-l подключены к соответствуюпщм входам .третьей группы р -х блоков сравнени 2. Устройство по П.1, от л и чающеес тем, что блок управ лени содержит триггер, генератор тактовых импульсов, элемент ИЛИ, эле мент задержки и распределитель сигналов , причем первьш вход блока уп-равлени соединен с единичным входом триггера, пр мой выход которого подключен к управл ющему входу генератора тактовых импульсов, выход которого соединен с входом элемента задержки, первым входом элемента ИЛИ и вторым выходом блока управлени , второй вход элемента ИЛИ под- , ключен к второму входу блока управле ни , а выход - к первому выходу блока управлени , выход Элемента задерж ки соединен с первым входом распреде лител сигналов, второй вход которого соединен с Л -м выходом распределител сигналов и входом установки в ноль триггера, выходы распределител сигналов соединены с соответствук цими распределительными выходам блока управлени . 3, Устройство по П.1, отличающеес тем, что блок вы влени равных чисел содержит кодоЬрербразователь , реверсивный счетчик и Элемент задержки, причем тактовьш вход блока вы влени равных чисел подключен к тактовому входу ре версивного счетчика, информационные входы которого соединены с соответствующими выходами кодопреобразовател , входы которого соединены с информационными входами блока вы влени равных чисел, выход 00 ; реверсивного счетчика соединен с первьм выходом блока вы влени равных чисел и через элемент задержкис BTopbJM выходом блока вы влени рапных чисел. 4. Устройство по п.1, о т л и чающеес тем, что формирователь сброса содержит формирователь сигнала, Пm -входных элементов ИЛИ и И элементов И, причем информационные входы формировател сброса соединены с соответствующими входами элементов ИЛИ, выходы которых соединены с первыми входами соот|ве ствующих элементов И, вторые входы которых через формирователь сигналов соединены с управл ющим входом формировател сброса, а выходы - с соответствующими выходами формировател сброса. 5. Устройство по п.1, отличающеес тем, что коммутатор содержит И групп входных элементов И, п элементов ИЛИ и п групп выходных элементов И, причем R -и вход nepBofi группы входов, где R 1, 2,..., tl , соединен с первыми входами выходных элементов И соответствующей группы, вторые входы R -х выходных элементов И всех групп соединены с вь1ходами R -х элементов ИЛИ, входы которых соединены с выходами -х входных элементов И всех групп И соответствующими выходами первой группы коммутатора, первый вход i -го входного элемента И R-й группы соединен с соответствующим входом второй группы входов коммутатора , R -II вход третьей группы входов коммутатора соединен с вторыми входами элементов.И соответствующей группы, выходы выходных элементов И соединены с выходами второй группы коммутатора., the first group of the -th depot, the inputs of the second group of which are connected to the outputs of the corresponding h-x elements of the AND groups, the outputs (PI) -X of the elements of the N n groups, gder, 2, ..., | nj-l are connected to corresponding to the inputs of the third group of p-x comparison blocks 2. The device according to claim 1, from which the control unit contains a trigger, a clock generator, an OR element, a delay element and a signal distributor, the first input of the unit -generation is connected to a single trigger input, the direct output of which is connected to the control input of the gene clock pulse, the output of which is connected to the input of the delay element, the first input of the OR element and the second output of the control unit, the second input of the OR element is connected to the second input of the control unit, and the output to the first output of the control unit, the output of the Delay Element connected to the first input of the signal distributor, the second input of which is connected to the L-th output of the signal distributor and the input of setting the trigger to zero, the outputs of the signal distributor are connected to the corresponding distribution outputs of the control unit Yeni. 3, The device according to claim 1, characterized in that the block for detecting equal numbers contains a code converter, a reversible counter and a delay element, and the clock input of the block for detecting equal numbers is connected to a clock input of a reverse counter, the information inputs of which are connected to the corresponding outputs of the code converter , the inputs of which are connected to the information inputs of the block for detection of equal numbers, output 00; the reverse counter is connected to the first output of the block for identifying equal numbers and through the delay element with BTopbJM the output of the block for detecting digits. 4. The device according to claim 1, of which is that the reset driver contains a signal conditioner, PM - input elements OR and AND elements AND, and the information inputs of the reset generator are connected to the corresponding inputs of the elements OR, the outputs of which are connected to the first inputs the corresponding And elements, the second inputs of which are connected via a signal generator to the control input of the reset generator, and the outputs to the corresponding outputs of the reset generator. 5. The device according to claim 1, characterized in that the switchboard contains AND groups of input elements AND, n elements OR, and n groups of output elements AND, and R is the input nepBofi of a group of inputs where R 1, 2, ..., tl connected to the first inputs of the output elements AND of the corresponding group, the second inputs of the R-x output elements AND of all groups are connected to the top of the R-elements OR, whose inputs are connected to the outputs of the input elements AND of all groups AND the corresponding outputs of the first group of switch, the first the input of the i-th input element And the R-th group is connected to the corresponding th input switch inputs of the second group, R -II input of the third group of switch inputs coupled to second inputs elementov.I corresponding group, the outputs of the output of AND gates connected to outputs of the second switch group.

Изобретение относитс к вычислительной технике и может найти применение в вычислительных процессорах в управл ющих устройствах при вьшолнении операций сравнени по величинам некоторого числа многоразр дных кодовых комбинаций с целью их упор дочивани по мере возрастани их величин . Потребность в решении данных операций, аjследовательно, и в предлагав « 1х устройствах выбора минимального числа возникает также ипри решении экстремальных задач управлени объектами с многими параметрами. Известно устройство дл сравнени двоичных чисел, содержащее регистры первые, втюрые и третьи элементы И, триггеры, блоки сравнени , элементы ИЛИ и НЕ l . . Недостаток известного устройства состоит в том, что процесс сравнени двух чисел определ етс подачей управл ющих сигналов по второй,третье и четвертой входньм управл ющим иинам , т.е. затрачиваетс дополнительк но врем на процесс анализа и про- с иесс управлени . Кроме того, информаци в регистры вводитс последовательно , а само устройство не решает задачи сортировки двоичных чисел с целью их упор дочивани по абсолютной величине, что снижает функциональные возможности известного устройства. Известно устройство дл вьщелени многоразр дного кодй, содержащее VI (2т-l) узел анализа, (1 мажоритарных элементов, причем информационный вход каждого(i-j) -го узла анализа соединен с j -ым входом -ой группы входов устройства, где 1,2 №, J l,2,...,2ni-l), выход -го мажоритарного элемента подключен к .первому входу управлени (i- 1) , (v 2 (2t4-1)1-го уэлов анализа, первый второй. Третий, четвертый и п тый выходы каждого 1j)-ro узла анализа соединены с вторым, третьим, четвертым , п тым и шестым входами управлени (+)) -го узла анализа соответственно , выход результата { ix узла анализа подключен к -му входу 6-го мажоритарного элемента . Недостаток этого устройства состо ит в том, что оно выбирает.некое среднее и не выполн ет функцийсортировки чисел, т.е. их упор дочивани , что-снижает функциональные воз мощности устройства. I . Наиболее близким к предлагаемому по совокупности конетруктившлх и функциональных признаков вл етс устройство дл определени экстрем ibHoro числа, содержащее регистры, элементы И, блоки сравнени , дешифраторы состо ний, число которых равно числу регистров, причем входные шины соединены с входами регистров соответственно, выходы регистров сое динёны соответственно с входами депп ;) .раторов состо ний,первыми входами блр ков сравнени и первыми входами элементов И, выходы которых соединены с выходными шинами устройства, а вторые входы - с выходами последнего блока сравнени , причем выходы каждого блока сравнени , кроме последнего соединены с вторым входами последующего блока сравнени , а вторые входы первого блока сравнени соединены с выходами первого дешифратора сос то ний третьи входы блоков сравне1т соединены с выходами соответствующих дешифраторов состо ний З . Однако устройство осуществл ет выбор либо минимального, либо максимального числа, в зависимости от того пр мые или инверсные коды ноданы в регистры, и не выполн ет функций сортировки чисел, т.е. их упор дочивани по мере роста величины и выделени обоих экстремальных чисел, что приводит к ограниченным фуикциональньм возможност м. Цель изобретени - расширение функциональных возможностей устройства путем сортировки чисел по возрастанию их величины. Указанна цель достигаетс тем, что в устройство дл сортировки двоичных чисел, содержащее П входных -разр дных регистров, где п -число сортируемых чисел, in -число разр дов сортируеь ых чисел, п групп элементов И пот элементов И в группе, дешифраторы и блоки сравнени , причем входные информационные шины устройства соединены с информационными входами соответствующих входных регистров , пр мой выход i -го разр да каждо о входного регистра,.где 1 1,2,,. И, подключен к первому входу -го элемента Н соответствующей группы, выходы J -го блока сравнени , где j 1,2,,.. ,(m-2), соединены с соответствующими входами первой группы(j-i-1)-го блока сравнени , выходы первой группы первого блока сравнени соединены с соответствующими выходами первого дешифратора, выходы k -го дешифратора где k 2,3,...,m, подключены к соответствующим входам второй группы k-l)-ro блока сравнени , введены tl выходных W -разр дных регистров. выходцл которых соединены с соответствукщими выходиыми шинами устройства, ь групп элементов И, где () , (|Ц-2),..., 2h, блок управлени , блок вы йленн равных чисел, формировател сброса и коммутатор, причем первый вход блока управлени подключен к ш не начала работы устройства, а разрешающий выход соединен с вторыми входами элементов И всех групп, ин . версный выход f-ro разр да каждого входного регистра подключен к перво му входу 1 -го элемента И соответствующей ь группы, второй вход блока управлени соединен с первым выходо блока вы влени равных чисел, атактовый выход - с тактовым входом блока вы . лени равных чисел,второй выход которого подключен к управл ющему .. -входу формировател сброса, выходы которого соединены с установочньрш входами соответствующих входных регистров, распределительные выходы блока управлени соединены с входами первой группы коммутатора, выходы первой группы которого подключены к соответствующим входам выходных регистров, выходы второй группы коммутатора соединены с соответстёзтощими информационными входами формировател сброса, входы второй группы коммутатора соединены с соответствурщими выходами элементов И п групп, входы третьей группы коммутатора подключены к соответствующим выходам ( т-1) -го блока сравнени и к соответствующим информационным входам блок.а вы влени равных ,чисел выходы { -X элементов И П групп под ключены к соответствующим входам первой группы -1 -го дешифратора, входы второй группы которого соединены с выходами соответствукнцих -( -х элементов И Е групп, выходы f элементов И 11 групп, где р 1,2,... (fn-l) , подключены к соответствующим входам третьей группы р -х блоков сравнени . При этом блок управлени содержит триггер, генератор тактовых импульсов , элемент ИЛИ, элемент задержки и распределитель сигналов, причем первый вход блока управлени соедине с единичным входом триггера, пр мой выход которого подключен к управл ющему входу генератора тактовых импульсов , выход которого соединен с входом элемента задержки, первым входом элемента ШВД и вторым выходом , блока управлени , второй вход элемента ИЛИ подключен к второму входу блока управлени , а выход - к пер вому выходу блока управлени , выход элемента Задержки соединен с первым входом распределител сигналов, второй вход которого соединен с п выходом распределител сигналов и входом установки в ноль триггера, ды распределител сигналов соединены с соответствующими распределительными выходами блока управлени . Причем блок вы влени равных чисел содержит кодопреобразователь, реверсивный счетчик и элемент задержки , причем тактовый вход блока вы влени равных чисел подключен к тактовому входу реверсивного счетчика, информационные входы которого соединены с соответствующими выходами кодопрё образов&тел , входы которого соединены с информационньй и входами блока вы влени равных чисел, выход реверсивного счетчика соединен с первым выходом блока вы влени равных чисел и через элемент задержки - с вторьм выходом блока вы влени равных чисел. Формирователь сброса содержит формирователь сигнала, п iTf-входовых элементов ИЛИ и п элементов И, причем информационные входы формировател сброса соединены с соответствующими вкодами элементов ИЛИ, выходы которых соединены с первыми входами соответствующих элементов И, вторые входы которых через формирователь сигналов соединены с управл ющим входом формировател сброса, а выходы - с соответствующими выходами формировател сброса. Кроме того, коммутатор содержит М групп входиьпс элементов И,Г1 элементов ИЛИ и П групп,выходных элементов И, причем R -и вход первой группы входов, где R 1,2,...,П , соединен с первыми входами выходных элементов И соответствую1цей Группы, вторые входы R -х выходных элементов И всех групп соединеиы с выходами R -х элементов ИЛИ, входы которых соединены с выходами -х входных элементов И всех групп и соответствующими выходами первой группы коммутатора , первый вход i -го входного элемента И К-и группы соединен с соответствукмцим входом второй группы входов коммутатора, R -и вход третьей группы входов коммутатора соединен с вторыми входами входных элементов И соответствующей группьг, выходы выходнйх элементов И соединеиы с выходами второй группы коммутатора. На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг.2функцибнальна схема блока управлени ; на фиг. 3 - функциональна схема блока вы влени равных чисел; на фи1. 4 - функциональна схема формировател сброса; на фиг. 5 - функцио - апьна схема коммутатора; на фиг.6функциональна схема дешифраторов; . 7 - функциональна cxe . ма каждого из блоков сравне ,ни ; на фиг. 8 - временные диаграммы , отображающие работу устройства дл сортировки двоичных чисел во времени (под выходом N} понимаетс сигнал на 1-ом ВЕЛСоде И-ой позиции) Блок-схема предлагаемого устройства дл сортировки Двоичных чисел содержит информационные входные ши1 f 1 1 ны -I где m -число разр дов двоичных чисел,П -число двоичиых чи- сел, входные регистры , элементы И 3,-31 , 4j -А| , блок 5 управлени , ршну 6 начала работы устройства , блок 7 вы влени равных чисел формирователь 8 сброса.регистров 2, коммутатор 9, дешифраторы состо ний одиоименных разр дов регис ров 2, блоки 11,)- 11 сравнени , сра нивающие коды по разр дам, причем блок сравнени вьщает сигнал, определ ющий, в каком из регистров 2 хранитс минимальный код, выходные 12, выходные гшкны регистры 12, ,-1 13, - 13„ устройства. Функциональна схема блока 5 управлени содержит триггер 14, генератор 15 тактовых импульсов, синхронизирующий работу устройства, второй вход 16, элемент ИЛИ 17, первый и второй выходы 18 и 19, элемент 20 задержки, распределитель 21 сигналов реализованный как обычные распределители телемеханических устройств, сигналы на выходах которого по вл юТ с однозначно и последовательно во времени, аспределительные .выходы22 - 22, блока управлени . Функциональна схема блока 7 вы в . лени равных чисел, содержит реверсивный счетчик 23, кодопрёобразователь 24, предназначенный дл вы влё ни одинаковых чисел и записи их количества в двоичном исчислении в счетчик 23, информационнее входы ДЗ, 25п,элемент 26 задержки (времени . Функциональна схема формировател 8 сброса содержит управл клщй код 27 формирователь 28 сигнала,представл ю0 - . 8 н(ий ЪЪбой дифференцирующую цепь дл формировани заднего фронта сигнала. элементы И 2) 29п, выходы 30„ ЗЦ , входы второй lum 31,элементы 32j- 32j. группы Функциональна схема коьмутатор 9 содержит вмходные элементы И , выходы 34J- 34, элементы ИШ1 35j - 35fl, входные - элементы И 36 nftft от -nf 36, входы 37|- 3/f,. , Функциональна схема дешифраторов 10ж- lOfn содержит входы первой и второй группы 38 J- 38, 39/- , первые и вторые элементы И соответственно . 40,, 41|- 41(4, элементы ИЛИ 42 , выходы 43|- 43 дешифраторов соответственно. Функциональна схема каждого из , блоков 11 сравнени содержит первые ивторые элементы И соответственно , 45,- 45, входы второй группы 46,- 46, первые элементы НЕ 47( - 47f,, третьи элементы И , вторые элементы НЕ 49,-49п, четвертые элементы И 50, третьи элементы НЕ 51,- 51ц, п тые элементы И 52 ;|- 52fj ,первые элементы ИЛИ , выходы 54,- 54п, вторые элемен- i ты ши 55„. Устройство дл сортировки двоичных чисел работает следующим образом. По входным шинам ij- 1ц в первые регистры. 2 занос тс двоичные числа в параллельнь1Х кодах, причем расположение чисел по регистрам 2 производитс случайным образом. Задача состоит в том, что данные числа из первых регистров 2 перенос т во вторые регистры 12 в пор дке возрастани их величины, т.е. если допустим , в регистре 2, есть число 8, в ре истре 2j- 3, в регистре , в регистре 5, в регистре воичной системе счислени то в реистрах 12 после сортировки числа записьшают в. следующем пор дке: в ре-истре в регистре 125-3, в регистре , в регистре , в регистре 125-1Q. После того, как числа, подлежащие сортировке, записаны в регистры 2, по второй входной шине 6 подаетс сигнал управлени пуском устройства. анный сигнал поступает на первый ход блока 5 упргшлени и перебрасывает триггер 14 в единичное состо ние.отенциал с единичного выхода триггеа 14 запускает генератор тактовых мпульсов (фиг.2 и фиг.8). Импульсы с выхода генератора 15 подаютс на второй вход элемента ИЛИ 17 и от вт рого выхода 19 блока 5 управлени н первый вход блока вы влени равных чисел. Кроме того, импульсами с выходами генератора 15 через элемент 20 задержки времени управл етс дви жение распределителем 21 сигналов. Элемент 20 задержки времени необх.одим ( дл задержки времени по влени сигналов на выходах распределител 21 на врем , большее времени переходных процессов в дешифраторах 10 и блоках 11 сравнени . Импульс с выхода генератора 15 через элем(5нт ИЛИ 17 с первого вьтхо да 18 блока 5управлени подаетс н вторые входы первых 3 и вторых 4 эл ментов И, разреша подачу содержимо первых регистров 2 на соответствующие входы дешифраторов 10, блоков J сравнени и коммутатора 9. По данно первому импульсу генератора 15 депш -ратрры 10 и блоки 11 сравнени пы в л ют ifepBoe минимальное число, хран щеес в одном из регистров 2. Происходит это следующим образом Алгоритм выбора минимального кода состоит в последовательном анализе параллельных разр дов Л кодовых ко бинаций, записанных в регистрах 2, с -последовательным вы влением больших по величинам кодов в параллельных ((одноименных разр дах, начина со старшего разр да вплоть до младшего . Причем анализ параллельных ра р дов кодовых комбинаций производит с как дешифраторами 10, так и блоками 11 сравнени , но вы вление кодовыхг комбинаций , меньших по величи не, чем наибольшие, производитс пе вым дещифратором блоками 1Цm-it Рзвнени , причем последний блок сравнени вы вл ет минимальные (одну или несколько) кодовы комбинации, П р и. м е р. Пусть в регистрах 2 записаны кодовые комбинации: Причем минимальные по величине кодовые комбинации хран тс в регистрах . Сущность алгоритма работы устройства выбора минимального кода состоит в следующем. Возможны следующие событи . Символы всех старших разр довмогут быть равны единице, либо нулю, либо имеютс символы, равные нулю и eдиницёJ В первых двух случа х на выходах дешифратора Ю(фиг.б) должны быть единичные потенциалы, а в третьем случае единичные потенциалы должны быть на тех выходах 43|43 , которые соответствуют по верхнему индексу регистрам 2, в старшие разр ды KOTopbix записаны нулевые оим-;волы кодов. Дл рассматриваемого случа единичный потенциал есть на выходах 43J, 43, 43|, 435, 43 Действительно, потенциалы на выходах злементов И 40 и 41 равны нулю и на выходах элементов ИЛИ 42 есть потенциалы, определ емые потенциалами , снимаемыми с пр мых входов 38,- 38 дешифратора 104. Значени функций, снимаемых с выходов 43 дешифраторов 10, запишем в табл.1. Таким образом первый дешифратор 10|состо ний выдел ет номера регистров 2, в которых хран тс меньшие кодовые комбинации. Однако из табл.I следует, что дешифратор 1 Oj подобную функцию уже не выполн ет. В этом случае блоки сравнени 1 Ц-11 л выдел ют регистры с минимальными кодовыми комбинаци ми. Работу блоков 11 сравнени проследим дл примера восьми регистров CDITласно логическим функци м, значени которьк сведены в табл.2, причем значение функции, определ к цсе состо г ние 5 -го блока, находитс на пересечении 1 -го столбца и j -ой строки соответствующего раздела табл.2. Из табл.2 видно, что единичные потенциалы имеютс на выходах 54л и 54 блока 11 сравнени и тем самым выдел ют номера регистров и 27, в которых наход тс минимальные кодовые комбинации. Пусть согласно примеру (фиг.8) имеетс п ть регистров 2, в которых записаны кодовые комбинации: минимальна X;j в регистре 22, следующа по величине Xg в регистре , следующа по величине Х- в регистре 2 , равна Х кодова комбинаци Х в регистре 2 и Наибольша по величине Хд - в регистре 2, По первому импульсу генератора 15 сброситс счетчик 23 блока 7 вы влени равных чисел и разрешаетс подача чисел регистров 2 на блоки 11 и дешифраторы 10, котора вы вит, KdK описано, что минимальный код Х записан в регистре 2 и на втором выходе 54 блока 1 Ip). сравнени имеетс потенциал, поданный на соответствующий вход 252 коммутатора 9 и на второй вход 25 блока вы влени равных чисел. Блок 7 вы влени равных чисел необходим дл вы влени одинаковых по величине кодов, записанных в регистры 2. Действительно, среди кодов регистров 2 может быть два или несколько одинаковых чисел, причем в выходных регистрах 12 они должны быть записаны все, В реверсивный счетчик 23 каждый раз, после сброса в нулевое состо ние по выходу 19jno его вторым входам от выходов кодопреобразовател 24 записъгоаетс в двоичном счислении число, рйвноеколичеству одинаковых минимальных ко- дов, вы вл емых на данном такте. Кодообразователь 24 строитс , исход из соображений. Допустим, у нас имеетс п ть регистров 2. Тогда состо ние выходов 54 блока lljj,cpaBнени сводим ,в табл.3. Так как на первом также вы влен минимальный код Х| и равных ему .боль ше нет, кодопреобразователь 24 записывает в реверсивный счетчик 23 код 001, т.е, единицу в Дес тичном счислении , Через врем , обусловленное элемен том 20, задержки, сработает распределитель 21 и на его первом выходе по витс потенциал, который подаетс с третьего выхода 22 блока 5 управде ни на первый вход коммутатора 9, В коммутаторе 9 на первые входы 37 подаютс коды регистров 2, но на втором входе 25у имеетс разрешающий потенциал от блока который откроет элемент И 36 - Зб и код регистра 22 подаетс Через элементы ИЛИ 35jf- 35 и открытые элементной 33 jj - 331}(разрешающий потенцил на входе 222 коммутатора подаютс на первые выходы 34 - 34у| коммутатора 9, с которых записываетс ; в регистр 12. , - Кроме этого, с вторых выходо подаютс потенциалы на соответствующие вторые входы формировател 8 ; сброса. На выходе элементов ИЛИ 31 индекс i - которого соответствует номеру 2 регистра, в котором хранитс на данном такте работы устройства минимальный код, имеетс потенциал . Формирователь сигнала по заднему фронту импульса с выхода счетчика 23 блока 7 выдает сигнал, открывающий соответствующий элемент И 29J, В рассматриваемом случае потенциал есть на выходе элемента И 292 выхода 30 формировател 8 сброса потенциал поступает на установочный вход первого регистра 2 и во вСе его чейки записьшаютс единицы, т.е. максимально возможное число. По второму импульсу генератора 15 блока 5 управлени вы вл ют второй по величине от минимального код Х« регистра 2. По третьему импульсу гаг. нератора 15 вы вл ют два одинаковых минимальных числа Х регистра 2 и X4 регистра 2|, В этом случае на выходе кодопреобразовател 24 имеетс код двойки, т;е, 010, и счетчик-сбрасьшаетс четвертые импульсом генератора 15, Причем по третьему импульсу генератора 15, импульсом с третьего выхода Х- записьшаетс во второй регистр 12,а по четвертому импульсу генератора 15 код Х записьшаетс в регис.тр 12. По п тому импульсу генератора 15 блока 5 управлени код Х регистра 2 записываетс в регистр , Таким образом, произведена сортировка двоичных чисел по мере возрастани их величины. На вьтходных шинах 13 в результате имеютс коды двоичньк чисел, упор доченные по мере их возрастани . Технико-экономическа эффективность предлагаемого устройства дл сортировки двоичных чисел по отношению к известному определ етс из соображений: известное устройство выбирает только одно число из множества одов подаваемых на входы, а предлагаемое устройство упор дочивает по еличине множество кодов и определ ет по номерам первого и последнего выходных регистров экстремальные числа.The invention relates to computing and can be used in computing processors in control devices when performing comparison operations on the values of a certain number of multi-digit code combinations for the purpose of their ordering as their values increase. The need to solve these operations, and consequently, and in proposing “1x devices for choosing the minimum number, also arises in solving extreme problems of controlling objects with many parameters. A device for comparing binary numbers is known, which contains registers the first, vtury and third elements AND, triggers, comparison blocks, elements OR and NOT l. . A disadvantage of the known device is that the process of comparing two numbers is determined by the supply of control signals through the second, third and fourth control signals, t. e. additional time is spent on the process of analysis and process management. In addition, information is entered into registers sequentially, and the device itself does not solve the problem of sorting binary numbers in order to arrange them in absolute value, which reduces the functionality of a known device. A device for allocating a multi-bit code is known that contains a VI (2m-1) analysis node, (1 majority elements, and the information input of each (ij) -th analysis node is connected to the jth input of the -th group of device inputs, where 1,2 No., J l, 2 ,. . . , 2ni-l), the output of the -th major element is connected to. the first control input (i- 1), (v 2 (2t4-1) of the 1st analysis loop, the first second. The third, fourth and fifth outputs of each 1j) -ro analysis node are connected to the second, third, fourth, fifth and sixth control inputs of the (+)) -th analysis node, respectively, the output of the {ix analysis node is connected to the -th input 6 th majority element. The disadvantage of this device is that it selects. some mean and does not perform the functions of sorting numbers, m. e. their ordering, which reduces the functional capacity of the device power. I. The closest to the proposed in terms of combination of functional and functional features is a device for determining the number ibHoro extremum containing registers, elements AND, comparison blocks, state decoders, the number of which is equal to the number of registers, the input buses connected to the inputs of registers, respectively, the outputs of registers Dineny, respectively, with the entrances of depp;). state raters, the first inputs of the comparison boxes and the first inputs of the I elements, the outputs of which are connected to the output buses of the device, and the second inputs to the outputs of the last comparison block, the outputs of each comparison block, except the last, are connected to the second inputs of the subsequent comparison block, and the second inputs of the first comparison unit are connected to the outputs of the first decoder; the third inputs of the compared modules are connected to the outputs of the corresponding state decoders 3. However, the device selects either the minimum or maximum number, depending on whether the direct or inverse codes of the node data are in registers, and does not perform sorting functions for numbers, e. e. ordering them as the size grows and both extremal numbers are extracted, which leads to limited functional capabilities. The purpose of the invention is to expand the functionality of the device by sorting the numbers in ascending order of magnitude. This goal is achieved by the fact that a device for sorting binary numbers, containing n input-bit registers, where n is the number of sorted numbers, in is the number of bits of the sorting numbers, n groups of elements, and pot elements in the group, decoders and blocks comparison, the input information buses of the device are connected to the information inputs of the corresponding input registers, the direct output of the i-th bit of each input register ,. where 1 1,2 ,,. And, connected to the first input of the -th element H of the corresponding group, the outputs of the J-th comparison block, where j 1,2 ,,. . , (m-2), are connected to the corresponding inputs of the first group (j-i-1) of the comparison block, the outputs of the first group of the first comparison block are connected to the corresponding outputs of the first decoder, the outputs of the k -th decoder where k 2,3 ,. . . , m, are connected to the corresponding inputs of the second group of k-l) -ro comparison block, tl of the output W -signal registers are entered. the output of which is connected with the corresponding output tires of the device, ь groups of elements And, where (), (| Ц-2) ,. . . , 2h, a control unit, a unit of equal numbers, a reset generator and a switch, the first input of the control unit being connected to the device not to start operation, and the enabling output connected to the second inputs of the AND elements of all groups, in. The full output of the f-ro bit of each input register is connected to the first input of the 1st element AND of the corresponding group, the second input of the control unit is connected to the first output of the equal number detection block, the attack output is connected to the clock input of the block you. laziness of equal numbers, the second output of which is connected to the manager. . - to the input of the reset generator, the outputs of which are connected to the installation inputs of the corresponding input registers; the distribution outputs of the control unit are connected to the inputs of the first switchboard group, the outputs of the first group of which are connected to the corresponding inputs of the output registers; the second group of switch is connected to the corresponding outputs of elements And n groups, the inputs of the third group of switch are connected Eny to the corresponding outputs of the (t -1) -th comparison block and to the corresponding information inputs of the block. and finding equal numbers of outputs of the {-X elements and P groups are connected to the corresponding inputs of the first group of the 1st decryptor, the inputs of the second group of which are connected to the outputs of the corresponding (- elements of the E groups, outputs f of the elements of 11 groups where p 1,2 ,. . . (fn-l), are connected to the corresponding inputs of the third group of p-x comparison blocks. The control unit contains a trigger, a clock generator, an OR element, a delay element, and a signal distributor, the first input of the control unit being connected to a single trigger input, the direct output of which is connected to the control input of the clock generator, the output of which is connected to the element input delay, the first input of the SHVD element and the second output of the control unit, the second input of the OR element is connected to the second input of the control unit, and the output to the first output of the control unit, the output of the Delay element connected to the first input signal distributor, a second input connected to the n output signals of the distributor and the input of setting to zero the trigger signal distributor rows connected to respective outputs of a control distribution unit. Moreover, the block for detecting equal numbers contains a code converter, a reversible counter and a delay element, and a clock input of a block for detecting equal numbers is connected to a clock input of a reversible counter, the information inputs of which are connected to the corresponding code output of the images, and the inputs of which are connected to informational and block inputs detection of equal numbers, the output of the reversible counter is connected to the first output of the detection unit of equal numbers and, through a delay element, to the second output of the detection unit of equal numbers ate The reset shaper contains a signal shaper, n iTf-input elements OR, and n elements AND, the information inputs of the reset shaper connected to the corresponding codes of the OR elements, whose outputs are connected to the first inputs of the corresponding And elements, the second inputs of which are connected to the control input through the shaper shaper reset, and the outputs - with the corresponding outputs shaper reset. In addition, the switchboard contains M groups of inputs of elements AND, G1 of elements OR and P groups, output elements of AND, with R being the input of the first group of inputs, where R 1,2 ,. . . , P, connected to the first inputs of the output elements AND the corresponding Group, the second inputs of the R output elements AND of all groups are connected to the outputs of the R elements OR, whose inputs are connected to the outputs of the input elements AND of all groups and the corresponding outputs of the first switch group , the first input of the i-th input element AND K-and the group is connected to the corresponding input of the second group of inputs of the switch, R -and the input of the third group of inputs of the switch connected to the second inputs of the input elements And the corresponding group, the outputs of the output And ementov soedineiy output from the second switch group. FIG. 1 shows a block diagram of the proposed device; in fig. 2 functional control unit diagram; in fig. 3 - functional block diagram for the detection of equal numbers; on fi1. 4 is a functional diagram of the dump device; in fig. 5 - switch function diagram; in fig. 6 Functional decoder circuit; . 7 - functional cxe. ma each block compared, nor; in fig. 8 - timing diagrams showing the operation of the device for sorting binary numbers in time (the output N} means the signal at the 1st BELT Code I position) The block diagram of the proposed device for sorting the Binary numbers contains information input widths 1 F 1 1 us -I where m is the number of bits of binary numbers, P is the number of binary numbers, input registers, elements 3, -31, 4j –A | , control unit 5, device start operation 6, unit 7 for detecting equal numbers, reset shaper 8. registers 2, switch 9, decoders of the states of the same name bits of registers 2, blocks 11,) - 11 comparisons, matching codes by bits, and the compare block has a signal that determines which of the registers 2 stores the minimum code, the output 12, output registers 12,, -1 13, - 13 „devices. The functional block of the control unit 5 contains a trigger 14, a clock pulse generator 15 that synchronizes the operation of the device, the second input 16, the OR element 17, the first and second outputs 18 and 19, the delay element 20, the signal distributor 21 implemented as conventional telemetry distributors, signals to the outputs of which appear with unambiguously and consistently in time, distributional. outputs 22–22, control units. Functional block diagram 7 you are in. equal numbers, contains a reversible counter 23, code encoder 24, designed to detect the same numbers and record their number in binary terms in counter 23, information inputs DZ, 25p, delay element 26 (time. The functional diagram of the reset shaper 8 contains the control code 27 shaper 28 of the signal, represented by a 0 -. 8 n (iy bj differentiation circuit to form the trailing edge of the signal. elements 2) 29p, outputs 30 "PZ, inputs of the second lum 31, elements 32j-32j. Groups The functional diagram of the switch 9 contains input elements And, outputs 34J- 34, elements ISh1 35j - 35fl, input - elements And 36 nftft from -nf 36, inputs 37 | - 3 / f ,. The functional diagram of the 10J-lOfn decoders contains the inputs of the first and second groups 38 J-38, 39 / -, the first and second elements AND, respectively. 40 ,, 41 | - 41 (4, elements OR 42, outputs 43 | - 43 decoders, respectively. The functional diagram of each of the comparison units 11 contains the first and second elements AND, respectively, 45, -45, the inputs of the second group 46, -46, the first elements NOT 47 (-47f, the third elements And, the second elements NOT 49, -49p, the fourth elements And 50, the third elements NOT 51, - 51ts, the fifth elements And 52; | - - 52fj, the first elements OR, the outputs 54, - 54n, the second elements i of the bus 55 “. The device for sorting binary numbers works as follows. On input buses ij-1ts in the first registers. 2, binary numbers are inserted in parallel 1X codes, and the numbers are arranged randomly over registers 2. The task is that the given numbers from the first registers 2 transfer to the second registers 12 in order of increasing their value, t. e. If we assume, in register 2, there is the number 8, in the server 2j-3, in the register, in register 5, in the register of the military number system, then in registers 12 after sorting, the numbers are written in. as follows: re-ister in register 125-3, in register, in register, in register 125-1Q. After the numbers to be sorted are written to registers 2, a start control signal is sent to the second input bus 6. This signal arrives at the first stroke of the control unit 5 and throws the trigger 14 into one state. The potential from the single output of the trigger 14 starts the generator of clock pulses (FIG. 2 and FIG. eight). The pulses from the output of the generator 15 are fed to the second input of the element OR 17 and from the second output 19 of the control unit 5 to the first input of the detection unit of equal numbers. In addition, the pulses with the outputs of the generator 15 through the element 20 of the time delay is controlled by the movement of the distributor 21 signals. Element 20 time delay required. anyway (for delaying the occurrence of signals at the outputs of the distributor 21 by a time greater than the time of transients in the decoder 10 and the units 11 of the comparison. The impulse from the generator 15 output through ale (5n OR 17 from the first byte 18 of the control block is fed to the second inputs of the first 3 and second 4 AND elements, allowing the contents of the first registers 2 to be fed to the corresponding inputs of the decoders 10, comparison units J and switch 9. According to the first impulse of the generator 15 deps-raters 10 and comparison blocks 11, the minimum number stored in one of the registers 2 is ifepBoe. This happens as follows. The algorithm for selecting the minimum code consists in the sequential analysis of parallel bits L of code combinations recorded in registers 2, with -sequential detection of large codes in parallel ((like bits of the same name, starting from the highest bit down to the youngest . Moreover, the analysis of parallel rows of code combinations is performed with both decoders 10 and units 11 of the comparison, but the detection of code combinations, smaller in magnitude than the largest, is performed by the first decryptor of the 1Cm-it blocks, the last unit of comparison being revealed There is no minimum (one or more) code combinations, P p and. m e r. Suppose that code registers are recorded in registers 2: Moreover, the smallest code combinations are stored in registers. The essence of the algorithm of the device select the minimum code is as follows. The following events are possible. The characters of all higher bits can be equal to one, or zero, or there are characters that are equal to zero and one. In the first two cases, the outputs of the decoder are Yu (Fig. b) there should be unit potentials, and in the third case, the unit potentials should be on those outputs 43 | 43, which correspond to the upper index of registers 2, zero Oim; ox codes are written to the higher bits of KOTopbix. For the case in question, the unit potential is at outputs 43J, 43, 43 |, 435, 43 Indeed, the potentials at the outputs of the AND 40 and 41 are zero and the outputs of the OR 42 elements have potentials determined by the potentials taken from the direct inputs 38, - 38 decoder 104. The values of the functions taken from the outputs of the 43 decoders 10, we write in the table. one. Thus, the first state decoder 10 | selects numbers of registers 2, in which smaller code combinations are stored. However, from the table. I it follows that the decoder 1 Oj no longer performs this function. In this case, Comparison Units 1 Ts-11 L allocate registers with minimal code combinations. The operation of the comparison blocks 11 is traced for an example of eight CDIT registers with respect to logic functions, the values of which are summarized in Table. 2, and the value of the function, determined by the entire state of the 5th block, is at the intersection of the 1st column and the jth row of the corresponding section of the table. 2 From tab. 2, it is clear that unit potentials are present at the outputs 54l and 54 of the comparator unit 11, and thus allocate the numbers of the registers and 27, which contain the minimum code combinations. Let according to an example (FIG. 8) there are five registers 2 in which code combinations are written: minimum X; j in register 22, next in size Xg in the register, following in size X- in register 2, equal to X code combination X in register 2 and Largest in value Hd is in register 2, the first pulse of the generator 15 resets the counter 23 of the block 7 for detecting equal numbers and allows the numbers of registers 2 to be supplied to blocks 11 and decoders 10, which KdK describes that the minimum code X is recorded in register 2 and the second output is 54 block 1 Ip). comparison, there is a potential applied to the corresponding input 252 of the switch 9 and to the second input 25 of the detection unit of equal numbers. Block 7 of identifying equal numbers is necessary for detecting identical codes written in registers 2. Indeed, among the codes of registers 2 there may be two or several identical numbers, and in the output registers 12 they must be recorded all. In the reversible counter 23 each time, after resetting to the zero state on output 19jno, its second inputs from the outputs of the code converter 24 are written to the binary number, the number of identical minimum codes detected at a given clock cycle. Code generator 24 is constructed based on considerations. Suppose we have five registers 2. Then the state of outputs 54 of the block lljj, cpaBn, is summarized in table. 3 Since the first one also contains the minimum code X | and equal to him. no more, the code converter 24 writes code 001 into the reversible counter 23, t. e, the unit in the Decimal number. After the time due to the element 20, the delays, the distributor 21 will work and at its first output the potential that is supplied from the third output 22 of the control unit 5 to the first input of the switch 9, In switch 9 to The first inputs 37 are given register codes 2, but at the second input 25y there is a resolving potential from a block that opens element 36 and 3B and a register code 22 is fed through elements OR 35jf-35 and open elemental 33 jj-331} (the resolving potential at input 222 the switch is fed to the first exits 34 - 34y | of switch 9, from which it is written; into register 12. , - In addition, from the second output, potentials are supplied to the corresponding second inputs of the driver 8; reset. At the output of the OR elements 31, the index i - which corresponds to the number 2 of the register in which the minimum code is stored at a given device operation cycle, has a potential. The signal generator on the falling edge of the pulse from the output of the counter 23 of block 7 generates a signal that opens the corresponding element AND 29J. In this case, the potential is at the output of the element 292 of the output 30 of the resetting device 8 and the potential arrives at the installation input of the first register 2 and in its cells are written units, t. e. maximum possible number. The second pulse of the generator 15 of the control block 5 reveals the second largest code from the minimum code X "register 2. On the third impulse gag. Neutral 15 detects two identical minimum numbers X of register 2 and X4 of register 2 |. In this case, the output of code converter 24 has the code of two, t; e, 010, and the counter is reset by the fourth generator pulse 15, , the pulse from the third output X- is recorded in the second register 12, and on the fourth pulse of the generator 15, the code X is recorded in regis. tr 12. By the fifth pulse of the generator 15 of the control block 5, the code X of the register 2 is written into the register. Thus, the binary numbers are sorted as their value increases. As a result, on the 13 tires, there are codes of binary numbers ordered as they increase. The technical and economic efficiency of the proposed device for sorting binary numbers in relation to the known is determined from considerations: the known device selects only one number from the set of odds supplied to the inputs, and the proposed device arranges by set the number of codes and register extreme numbers.

Номера выходов блока 1iNumbers of outputs of block 1i

гыgee

...-..„....- .. „.

II

о о о 1about about about 1

о оoh oh

,0, 0

о оoh oh

1 о1 o

1 1eleven

1 1 11 1 1

оabout

1 1 11 1 1

о I 1 I 1about I 1 I 1

о 1 1 about 1 1

6 1 16 1 1

Продолжение табл. 3 Выходы кодопреобразовател 24 Continued table. 3 Outputs of the code converter 24

IIIZ I 12 13IIIZ I 12 13

о i 1 1about i 1 1

о о о оoh oh oh

1 one

о 1about 1

1one

1 о1 o

о о о о о о 1oh oh oh oh 1

1 1 1 1 1 11 1 1 1 1 1

о о о о о о oh oh oh oh oh

nlnl оГ oU 07nlnl oG 07

tMtM

1one

1515

пP

16 sixteen

АBUT

19nineteen

WW

ч/ ifh / if

/Brj&/ Brj &

2, 2,2, 2

Фаг г л/ л г jQf в f Z5ff0 3v 7/ 37 i л г -jrA л fif Sf gf 9 gf ft 9 Jv; Л/; л j i, / 1 -Л. 2tl. «. Phage g l / l g jQf in f Z5ff0 3v 7/37 i l g -jrA l fif Sf gf 9 gf ft 9 Jv; L /; l j i, / 1 -L. 2tl. ".

Claims

1,2,...Im-2|, соединены с соответст⁴· вукяцими входами первой группы (j +1)-го блока сравнения, входы первой группы первого блока сравнения соединены с соответствующими выходами первого дешифратора, выходы к -го дешифратора, где к =2,3,..., ГП , подключены к соответствующим входам второй группы - ⁴ (k-j)-ro блока сравнения, о т л й - ,1,2, ... Im-2 |, connected to the corresponding ⁴ · inputs of the first group of the (j +1) th comparison block, the inputs of the first group of the first comparison block are connected to the corresponding outputs of the first decoder, the outputs to the where k = 2,3, ..., GP, are connected to the corresponding inputs of the second group - ⁴ (kj) -ro comparison block, о t l th -,

Чающееся тем, что, с целью расширения функциональных возможностей устройства путем сортировки чисел по~возрастанию их величины, в него введены П выходных Ш -разрядных регистров, выходы которых соединены с соответствующими выходными шинами устройства, К групп элементов И, где β =(п+1), (И+2) ,... ,2П, блок управления, блок выявления равных чисел, формирователь сброса и коммутатор, причем первый вход блока управления, :подключен к шине начала работы устр ройства,а разрешающий выход соединен с вторыми входами элементов И всех групп,инверсный выход < -го разряда каждого входного регистра подключен к первому входу i -го элемента И соответствующей группы, второй вход блока уп- _сравления соединен с первым выходом бло- S ка выявления равных чисел,а тактовый выход - с тактовым входом блока выявления равных чисел,второй выход которого подключен к управляющему входу формирователя сброса, выходы которого соединены с установочными входами соответствующих входных регистров, распределительные выходы блока управления сое-, динены с входами первой группы коммутатора, выходы первой группы которого подключены к соответствующим входам выходных регистров, выходы второй группы коммутатора соединены с соответствующими информационными входами формирователя сброса, входы второй группы коммутатора соединены с соответствующими выходами'элементов И η групп, входы третьей группы коммутатора подключены к соответствующим выходам· (m-l)-го блока сравнения и к соответствующим информационным входам блока выявления равных чисел^ выходы 4 -х элеьентов И и групп подключены к соответствующим входам *Particularly, in order to expand the functionality of the device by sorting numbers by ~ increasing their value, P output W -bit registers are introduced into it, the outputs of which are connected to the corresponding output buses of the device, K groups of elements And, where β = (n + 1), (И + 2), ..., 2П, a control unit, an equal number detection unit, a reset driver and a switch, the first input of the control unit being: connected to the device start-up bus, and the enable output connected to the second inputs elements AND of all groups, inverse output <- discharge of each input register is connected to a first input of the i-th element and the corresponding group, the second input unit _with a systematic way yn connected to the first output S Bloch ka identifying equal numbers, and clock output - to a clock input detection unit equal numbers, the second output which is connected to the control input of the reset driver, the outputs of which are connected to the installation inputs of the corresponding input registers, the distribution outputs of the control unit are connected to the inputs of the first group of the switch, the outputs of the first group of which connected to the corresponding inputs of the output registers, the outputs of the second group of the switch are connected to the corresponding information inputs of the reset driver, the inputs of the second group of the switch are connected to the corresponding outputs of the elements AND η groups, the inputs of the third group of the switch are connected to the corresponding outputs of the ((ml) -th comparison block and to the corresponding information inputs of the equal number detection unit ^ the outputs of 4 elements And and groups are connected to the corresponding inputs *

, ' 1049900 первой группы ( -го дешифратора, входы второй группы которого, соединены с выходами соответствующих < -х элементов И Е групп, выходы (р-1) -х элементов И П групп, гдер -1,2,...,(0)-1), подключены к соответствующим входам .третьей группы р -х блоков сравнения., '1049900 of the first group (-th decoder, the inputs of the second group of which are connected to the outputs of the corresponding <-x elements of And E groups, the outputs of the (p-1) -th elements of And P groups, where -1,2, ..., (0) -1), connected to the corresponding inputs of the third group of p-x comparison blocks.

2. Устройство по п.1, отличающееся тем, что блок управления содержит триггер, генератор тактовых импульсов, элемент ИЛИ, элемент задержки и распределитель сигналов , причем ‘первый вход блока управления соединен с единичным входом триггера, прямой выход которого подключен к управляющему входу генератора тактовых импульсов, выход которого соединен с входом элемента блока выявления по π.1, о т л и тем, что формиро, реверсивного счетчика соединен с ' I первьм выходом блока выявления равных чисел и через элемент задержкис вторым выходом равных чисел.2. The device according to claim 1, characterized in that the control unit comprises a trigger, a clock generator, an OR element, a delay element and a signal distributor, wherein the 'first input of the control unit is connected to a single input of the trigger, the direct output of which is connected to the control input of the generator clock pulses, the output of which is connected to the input of the detection unit element according to π.1, with the fact that the formo, reverse counter is connected to the 'I first output of the detection unit of equal numbers and through the delay element the second output of equal chi sat down.

4. Устройство чающееся ватель сброса содержит формирователь сигнала, nm -входных элементов ИЛИ и И элементов И, причем информационные входы формирователя сброса соединены с соответствующими входами элементов ИЛИ, выходы которых соединены с первыми входами соответствующих элементов И, вторые -входы которых через формирователь сигналов соединены с управляющим входом формирователя сброса, а вызадержки, первым входом элемента ИЛИ и вторым выходом блока управления, второй вход элемента ИЛИ под- , ключей к второму входу блока управления, а выход - к первому выходу блока управления, выход Элемента задерж-ки соединен с первым входом распределителя сигналов, второй вход которого соединен с Λ -м выходом распределителя сигналов и входом установки в ноль триггера, выходы распределителя сигналов соединены с соответствующими распределительными выходами' блока управления.4. The resetting device contains a signal driver, nm input elements OR and AND elements AND, moreover, the information inputs of the reset driver are connected to the corresponding inputs of the OR elements, the outputs of which are connected to the first inputs of the corresponding elements AND, the second inputs of which are connected through the signal driver with the control input of the reset driver, and the delay, the first input of the OR element and the second output of the control unit, the second input of the OR element, keys to the second input of the control unit, and the output d - to the first output of the control unit, the output of the Delay Element is connected to the first input of the signal distributor, the second input of which is connected to the Λth output of the signal distributor and the input to the zero trigger, the outputs of the signal distributor are connected to the corresponding distribution outputs' of the control unit.

3. Устройство по п.1, отличающееся тем, что блок выявления равных чисел содержит кодоЬреобразователь , реверсивный счетчик и Элемент задержки, причем тактовый вход блока выявления равных чисел подключен к тактовому входу реверсивного счетчика, информационные входы которого соединены с соответствующими выходами кодопреобразователя, входы которого соединены с информационными входами блока выявления равных чисел, выход ходы - с соответствующими выходами формирователя сброса.3. The device according to claim 1, characterized in that the equal number detection unit comprises a code converter, a reverse counter and a delay element, the clock input of the equal number detection unit being connected to a clock input of a reverse counter, the information inputs of which are connected to the corresponding outputs of the code converter, whose inputs connected to the information inputs of the equal number detection unit, the output moves - with the corresponding outputs of the reset driver.

5. Устройство по п.1, отличающееся тем, что коммутатор содержит И групп входных элементов Й, η элементов ИЛИ и η групп выходных элементов И, причем R -й вход первой группы входов, где R =1,5. The device according to claim 1, characterized in that the switch contains AND groups of input elements Y, η elements OR, and η groups of output elements AND, and the Rth input of the first group of inputs, where R = 1,

1. УСТРОЙСТВО ДЛЯ СОРТИРОВКИ ДВОИЧН1-1Х ЧИСЕЛ, содержащее И входных . m-разрядных регистров, где и-число сортируемых чисел, ГП -число разрядов сортируемых чисел,.6 групп элементов \ И по Ш элементов И в группе, дешифраторы и блоки сравнения, причем вход· . ные информационные шины устройства г соединены с информационными входами соответствующих входных регистров, прямой выход 1 -го разряда каждого входного регистра, где ί =1,2,..., rt , подключен к первому входу ΐ -го элемента И соответствующей группы, выходы -го блока сравнения, где j =1. DEVICE FOR SORTING BINARY 1-1X NUMBERS, containing AND input. m-bit registers, where and is the number of sortable numbers, GP is the number of bits of sortable numbers, .6 groups of elements \ And by W elements AND in the group, decoders and comparison blocks, and the input ·. the information buses of device r are connected to the information inputs of the corresponding input registers, the direct output of the 1st category of each input register, where ί = 1,2, ..., rt, is connected to the first input of the ΐth element AND of the corresponding group, the outputs are th block of comparison, where j =

2,..., И , соединен с первыми входами выходных элементов И соответствующей группы, вторые входы R -х выходных элементов И всех групп соединены с выходами R -х элементов ИЛИ, входы которых соединены с выходами < -х входных элементов И всех групп и соответствующими выходами первой группы коммутатора, первый вход ί -го входного элемента И R-й группы соединен с соответствующим входом второй группы входов коммутатора, R -й вход третьей группы входов коммутатора соединен с вторыми входами элементов.И соответствующей группы, выходы выходных элементов И соединены с выходами второй группы коммутатора.2, ..., AND, is connected to the first inputs of the output elements AND of the corresponding group, the second inputs of the Rth output elements of all groups are connected to the outputs of the Rth elements OR, the inputs of which are connected to the outputs of the <th input elements AND of all groups and the corresponding outputs of the first group of the switch, the first input of the ίth input element AND of the Rth group is connected to the corresponding input of the second group of inputs of the switch, the Rth input of the third group of inputs of the switch is connected to the second inputs of the elements. And the corresponding group, the outputs of the output elements ANDoedineny the outputs of the second switch group.