RU2558609C2 - Передатчик со следящей обратной связью - Google Patents
Передатчик со следящей обратной связью Download PDFInfo
- Publication number
- RU2558609C2 RU2558609C2 RU2013127586/08A RU2013127586A RU2558609C2 RU 2558609 C2 RU2558609 C2 RU 2558609C2 RU 2013127586/08 A RU2013127586/08 A RU 2013127586/08A RU 2013127586 A RU2013127586 A RU 2013127586A RU 2558609 C2 RU2558609 C2 RU 2558609C2
- Authority
- RU
- Russia
- Prior art keywords
- transmitter
- analog converter
- decoder
- digital
- additional digital
- Prior art date
Links
Landscapes
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относится к области коммутационных сред для вычислительных систем и может быть использовано как составная часть высокоскоростного последовательного мультиканального приемопередатчика. Технический результат заключается в уменьшении потребляемой мощности передатчика. Передатчик со следящей обратной связью содержит тактовый генератор, связанный с фазовой автоподстройкой частоты, мультиплексор, связанный с контроллером, сдвиговый регистр, регулятор импульсной характеристики, декодер регулятора импульсной характеристики, выходной буфер, источник стабильного тока, основной цифроаналоговый преобразователь, при этом снабжен дополнительным цифроаналоговым преобразователем и декодером дополнительного цифроаналогового преобразователя, связанным с приемником, для обеспечения контроля минимально допустимого размаха дифференциального напряжения выходного сигнала передатчика от текущей глубины коррекции межсимвольной интерференции приемника. 1 ил.
Description
Изобретение относится к области коммутационных сред для вычислительных систем и может быть использовано как составная часть высокоскоростного последовательного мультиканального приемопередатчика.
Известен передатчик с обратной связью, состоящий из тактового генератора, мультиплексора, сдвигового регистра, регулятора импульсной характеристики, выходного буфера, источника стабильного тока, основного цифроаналогового преобразователя, связанного с контроллером, приемником и фазовой автоподстройкой частоты (Beukema Т., Soma M., Sekandr К.A 6.4-Gb/s CMOS serdes core with feed-forward and decision-feedback equalization. // IEEE Journal of Solid-State Circuits, vol. 40, pp.2633-2645, Dec. 2005.)
Недостатком описанного передатчика является достаточно большая потребляемая мощность, поскольку отсутствует зависимость размаха дифференциального напряжения выходного сигнала от текущей глубины коррекции межсимвольной интерференции.
Задачей изобретения является обеспечение работы устройства для мультиканальных приемопередающих систем, а также систем на кристалле.
Указанный задача решается тем, что передатчик со следящей обратной связью, состоящий из тактового генератора, мультиплексора, сдвигового регистра, регулятора импульсной характеристики, декодера регулятора импульсной характеристики, выходного буфера, источника стабильного тока, основного цифроаналогового преобразователя, связанного с контроллером, приемником и фазовой автоподстройкой частоты, согласно изобретению снабжен дополнительным цифроаналоговым преобразователем, связанным с выходным буфером, и декодером дополнительного цифроаналогового преобразователя, связанного с приемником, для обеспечения контроля минимально допустимого размаха дифференциального напряжения выходного сигнала передатчика от текущей глубины коррекции межсимвольной интерференции приемника.
Технический результат от использования изобретения состоит в уменьшении потребляемой мощности передатчика путем обеспечения работы устройства для мультиканальных приемопередающих систем, а также систем на кристалле.
Изобретение поясняется чертежом, где изображена структурная схема передатчика со следящей обратной связью.
Устройство состоит из контроллера (КР) 1, передатчика (ПЕРЕДАТЧИК) 2, приемника (ПРИЕМНИК) 3, фазовой автоподстройки частоты (ФАПЧ) 4. Передатчик 2 состоит из тактового генератора (ТГ) 5, мультиплексора (М) 6, сдвигового регистра (СР) 7, регулятора импульсной характеристики (РИХ) 8, выходного буфера (ВБ) 9, источника стабильного тока (ИСТ) 10, основного цифроаналогового преобразователя (ОЦАП) 11, декодера дополнительного цифроаналогового преобразователя (ДДЦАП) 12, дополнительного цифроаналогового преобразователя (ДЦАП) 13, декодера регулятора импульсной характеристики (ДРИХ) 14.
Передатчик работает следующим образом. Тактовый генератор (ТГ) 5 формирует тактовые сигналы для мультиплексора (М) 6 и сдвигового регистра (СР) 7 из опорного сигнала, приходящего с фазовой автоподстройки частоты (ФАПЧ) 4. Блок мультиплексора (М) 6 осуществляет преобразование параллельной низкочастотной шины данных, поступающей из контроллера (КР) 1, в последовательный высокочастотный поток. Передавая эти данных по каналу, происходит ослабление, имеющее частотно-зависимый характер, что приводит к возникновению межсимвольной интерференции. Совокупность сдвигового регистра (СР) 7, регулятора импульсной характеристики (РИХ) 8 и выходного буфера выходного буфера (ВБ) 9 выполняет роль эквалайзера, необходимого для компенсации межсимвольной интерференции. Эквалайзер основан на принципе работы не рекурсивного фильтра с конечной импульсной характеристикой (КИХ).
С выхода мультиплексора (М) 6 поток подается на вход сдвигового регистра (СР) 7, выполняющего роль линии задержки. Количество элементов линии задержки определяется порядком реализуемого фильтра. Время задержки одного элемента в линии соответствует единичному интервалу обрабатываемого потока данных. Выходной сигнал сдвигового регистра (СР) 7 представляет собой совокупность последовательных потоков, где каждый последующий сдвинут относительно предыдущего на один единичный интервал. Задача регулятора импульсной характеристики (РИХ) 8 - размножить входные потоки, поступающие из сдвигового регистра (СР) 7 в пропорциях, соответствующих коэффициентам, сформированным на выходе декодера регулятора импульсной характеристики (ДРИХ) 14. Блок регулятора импульсной характеристики (РИХ) 8 реализован в виде дискретной многоканальной мультиплексирующей матрицы с цифровым управлением, в процессе работы перераспределяя вклад каждого входного потока в суммарный поток, формируемый на выходе выходного буфера (ВБ) 9.
Задача выходного буфера (ВБ) 9 заключается не только в том, чтобы выполнять роль сумматора конечной импульсной характеристики (КИХ) фильтра, но и обеспечить требуемые электрические характеристики выходного сигнала, поступающего в канал. Максимальный выходной размах на выходе выходного буфера (ВБ) 9 определяется суммой токов, поступающих с основного цифроаналогового преобразователя (ОЦАП) 11 и дополнительного цифроаналогового преобразователя (ДЦАП) 13. В отсутствии выходного тока с дополнительного цифроаналогового преобразователя (ДЦАП) 13 выходной ток основного цифроаналогового преобразователя (ОЦАП) 11 должен обеспечивать минимально допустимый размах дифференциального напряжения выходного сигнала выходного буфера (ВБ) 9, соответствующий требованиям спецификации. В процессе работы выходной ток основного цифроаналогового преобразователя (ОЦАП) 11 постоянен и работает от опорного тока сформированного источника стабильного тока (ИСТ) 10. Опорный ток для дополнительного цифроаналогового преобразователя (ДЦАП) 13 определяется как порция выходного тока основного цифроаналогового преобразователя (ОЦАП) 11.
Из блока приемника (ПРИЕМНИК) 3 на входы декодера регулятора импульсной характеристики (ДРИХ) 14 и декодера дополнительного цифроаналогового преобразователя (ДДЦАП) 12 поступает информация о глубине коррекции межсимвольной интерференции, которую должен сформировать передатчик (ПЕРЕДАТЧИК) 2. Если глубина коррекции равна нулю, на выходе декодера регулятора импульсной характеристики (ДРИХ) 14 будет сформирован логический код, при котором мультиплексирующая матрица регулятора импульсной характеристики (РИХ) 8 во всех разрядах пропускает поток, соответствующий нулевому порядку конечной импульсной характеристики (КИХ) фильтра. Другими словами, все коэффициенты фильтра за исключением коэффициента нулевого порядка равны нулю. При этом выходной управляющий сигнал декодера дополнительного цифроаналогового преобразователя (ДДЦАП) 12 соответствует нулевому току на выходе дополнительного цифроаналогового преобразователя (ДЦАП) 13. По мере увеличения глубины коррекции, код на выходе декодера регулятора импульсной характеристики (ДРИХ) 14 будет перераспределять выходные потоки регулятора импульсной характеристики (РИХ) 8, увеличивая коэффициенты не нулевых порядков конечной импульсной характеристики (КИХ) фильтра. Одновременно с увеличением глубины коррекции увеличивается ток на выходе дополнительного цифроаналогового преобразователя (ДЦАП) 13. Добавка к основному току основного цифроаналогового преобразователя (ОЦАП) 11 увеличивает максимальный размах выходного дифференциального сигнала на выходе выходного буфера (ВБ) 9 пропорционально увеличению глубины коррекции. Это означает, что минимально допустимый размах дифференциального напряжения на выходе выходного буфера (ВБ) 9 будет оставаться постоянным. Следовательно, с одной стороны выходной буфер (ВБ) 9 обеспечивает минимально допустимый размах дифференциального напряжения выходного сигнала, соответствующий требованиям спецификации, а с другой стороны потребляет минимально необходимую мощность для текущего значения глубины коррекции межсимвольной интерференции.
Таким образом, изобретение позволяет уменьшить потребляемую мощность передатчика.
Claims (1)
- Передатчик со следящей обратной связью, состоящий из тактового генератора, связанного со сдвиговым регистром, фазовой автоподстройкой частоты и мультиплексором, связанным с контроллером и сдвиговым регистром, связанным с регулятором импульсной характеристики, связанным с выходным буфером и декодером регулятора импульсной характеристики, связанным с приемником, основного цифроаналогового преобразователя, связанного с источником стабильного тока и выходным буфером, отличающийся тем, что передатчик снабжен дополнительным цифроаналоговым преобразователем и декодером дополнительного цифроаналогового преобразователя, при этом дополнительный цифроаналоговый преобразователь связан с выходным буфером и основным цифроаналоговым преобразователем, а декодер дополнительного цифроаналогового преобразователя связан с приемником и дополнительным цифроаналоговым преобразователем для обеспечения контроля минимально допустимого размаха дифференциального напряжения выходного сигнала передатчика от текущей глубины коррекции межсимвольной интерференции приемника.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2013127586/08A RU2558609C2 (ru) | 2013-06-18 | 2013-06-18 | Передатчик со следящей обратной связью |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2013127586/08A RU2558609C2 (ru) | 2013-06-18 | 2013-06-18 | Передатчик со следящей обратной связью |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2013127586A RU2013127586A (ru) | 2014-12-27 |
RU2558609C2 true RU2558609C2 (ru) | 2015-08-10 |
Family
ID=53278340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2013127586/08A RU2558609C2 (ru) | 2013-06-18 | 2013-06-18 | Передатчик со следящей обратной связью |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2558609C2 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU176178U1 (ru) * | 2017-08-23 | 2018-01-11 | Федеральное государственное автономное образовательное учреждение высшего образования "Уральский федеральный университет имени первого Президента России Б.Н. Ельцина" | Устройство обработки информационных сигналов |
RU184011U1 (ru) * | 2017-10-09 | 2018-10-11 | Федеральное государственное автономное образовательное учреждение высшего образования "Уральский федеральный университет имени первого Президента России Б.Н. Ельцина" | Помехоустойчивое устройство обработки информационных сигналов |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2345496C2 (ru) * | 2003-02-18 | 2009-01-27 | Квэлкомм Инкорпорейтед | Связной приемник с адаптивным эквалайзером, который использует канальную оценку |
RU2407197C2 (ru) * | 2002-07-18 | 2010-12-20 | Квэлкомм Инкорпорейтед | Способ и устройство для гибридной коррекции с решающей обратной связью |
-
2013
- 2013-06-18 RU RU2013127586/08A patent/RU2558609C2/ru active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2407197C2 (ru) * | 2002-07-18 | 2010-12-20 | Квэлкомм Инкорпорейтед | Способ и устройство для гибридной коррекции с решающей обратной связью |
RU2345496C2 (ru) * | 2003-02-18 | 2009-01-27 | Квэлкомм Инкорпорейтед | Связной приемник с адаптивным эквалайзером, который использует канальную оценку |
Non-Patent Citations (1)
Title |
---|
Beukema Т., et al, "К.A 6.4-Gb/s CMOS SerDes Core With Feed-Forward and Decision-Feedback Equalization". // IEEE Journal of Solid-State Circuits, vol. 40, no 12, pp.2633-2645, December 2005, [найдено 22.09.2014], найдено в Интернет по адресу <URL: http://ewh.ieee.org/r5/denver/sscs/References/2005_12_Beukema.pdf>. * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU176178U1 (ru) * | 2017-08-23 | 2018-01-11 | Федеральное государственное автономное образовательное учреждение высшего образования "Уральский федеральный университет имени первого Президента России Б.Н. Ельцина" | Устройство обработки информационных сигналов |
RU184011U1 (ru) * | 2017-10-09 | 2018-10-11 | Федеральное государственное автономное образовательное учреждение высшего образования "Уральский федеральный университет имени первого Президента России Б.Н. Ельцина" | Помехоустойчивое устройство обработки информационных сигналов |
Also Published As
Publication number | Publication date |
---|---|
RU2013127586A (ru) | 2014-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9215108B2 (en) | Decision feedback equalizer | |
EP3043477A2 (en) | Apparatus and methods for clock and data recovery | |
JP2006222809A (ja) | 適応等化回路 | |
US8964827B2 (en) | Adaptation of equalizer settings using error signals sampled at several different phases | |
US9148316B2 (en) | Decision feedback equalizer | |
TW202002561A (zh) | 時脈資料回復裝置與相位控制方法 | |
US10447254B1 (en) | Analog delay based T-spaced N-tap feed-forward equalizer for wireline and optical transmitters | |
WO2018003057A1 (ja) | 等化回路、受信回路、及び半導体集積回路 | |
RU2558609C2 (ru) | Передатчик со следящей обратной связью | |
US10623172B2 (en) | Control signal transmission and reception system and control signal transmission and reception method | |
JP2017135506A (ja) | スキュー調整回路、半導体装置およびスキューキャリブレーション方法 | |
US8130048B2 (en) | Local oscillator | |
US10243762B1 (en) | Analog delay based fractionally spaced n-tap feed-forward equalizer for wireline and optical transmitters | |
Shu et al. | A 5–13.5 Gb/s multistandard receiver with high jitter tolerance digital CDR in 40-nm CMOS process | |
US9258109B2 (en) | Clock recovery method and apparatus | |
TWI736393B (zh) | 時脈控制裝置與時脈控制方法 | |
US9455846B2 (en) | Decision feedback equalization | |
WO2008095996A1 (en) | Digital filter | |
CN114667718B (zh) | 用于数据传输***的时间相关线均衡器 | |
Higashi et al. | 5-6.4 Gbps 12 channel transceiver with pre-emphasis and equalizer | |
TWI663840B (zh) | 自適應接收等化器調節電路及利用其之通信裝置 | |
US10334363B2 (en) | Audio signal processing circuit and electronic apparatus including the same | |
US20150030106A1 (en) | Receiver circuit | |
KR101315852B1 (ko) | 데이터 통신용 송신기 | |
RU2530219C1 (ru) | Приемник с гибридным эквалайзером |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PD4A | Correction of name of patent owner |