RU2519077C2 - Способ покрытия оболочкой полупроводникового электронного компонента - Google Patents
Способ покрытия оболочкой полупроводникового электронного компонента Download PDFInfo
- Publication number
- RU2519077C2 RU2519077C2 RU2009134156/02A RU2009134156A RU2519077C2 RU 2519077 C2 RU2519077 C2 RU 2519077C2 RU 2009134156/02 A RU2009134156/02 A RU 2009134156/02A RU 2009134156 A RU2009134156 A RU 2009134156A RU 2519077 C2 RU2519077 C2 RU 2519077C2
- Authority
- RU
- Russia
- Prior art keywords
- insulating
- electronic component
- semiconductor
- conductive paths
- edges
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Laminated Bodies (AREA)
- Formation Of Insulating Films (AREA)
- Paints Or Removers (AREA)
Abstract
Изобретение относится к способу покрытия оболочкой полупроводникового электронного компонента, содержащего выполненные рельефно на поверхности изолирующей керамической пластинки токопроводящие дорожки, боковые края которых образуют вместе с поверхностью указанной пластинки, соответственно, края и дно канавок, разделяющих токопроводящие дорожки. Способ включает этап, на котором в указанную канавку наносят гибридный материал, содержащий изолирующее связующее со взвешенными частицами полупроводникового материала, и этап, на котором сверху на токопроводящие дорожки и гибридный материал наносят слой изолирующего материала. Изобретение обеспечивает уменьшение напряжения на подступах к токопроводящим дорожкам, повышение порога появления паразитных разрядов, являющихся причиной пробоя изолирующих материалов, а также улучшение условий старения керамики. 3 н. и 5 з.п. ф-лы, 2 ил.
Description
Изобретение относится к способу покрытия оболочкой полупроводникового электронного компонента, в частности компонента, содержащего токопроводящие дорожки, выполненные рельефно на поверхности изолирующей керамической пластинки и содержащие боковые края, которые образуют вместе с поверхностью указанной пластинки, соответственно, края и дно канавок, разделяющих токопроводящие дорожки.
Использование интегрированной силовой электроники обеспечивает выигрыш в массе бортовых систем и повышает их надежность. Вместе с тем, неизбежное повышение напряжения в силовых полупроводниках заставляет сомневаться в надежности окружающих их элементов. Если накопленные знания о механизмах возникновения неисправностей в полупроводниках позволили разработать правила определения размеров, которые обеспечивают их надежную работу, то совсем иначе обстоит дело с окружающей их средой, то есть с совокупностью подсистемы и материалов, образующих изоляцию корпуса. Действительно, этот корпус подвергается действию электрических условий, для которых его размерность не обязательно может быть предусмотрена, и, как правило, изолирующие материалы корпуса являются слабой точкой изоляции.
Элементарным решением является увеличение размеров всех этих материалов для обеспечения стойкости к напряжению. Но в результате происходит увеличение плотности мощности при постоянном размере, поэтому увеличение размеров изолирующих материалов имеет свои пределы. При этом необходимо иметь возможность обеспечения работы этих интегральных устройств на уровне предусмотренных напряжений.
Задачей настоящего изобретения является устранение вышеуказанных недостатков.
Указанная задача решается в способе покрытия оболочкой полупроводникового электронного компонента, в частности компонента, содержащего токопроводящие дорожки, выполненные рельефно на поверхности изолирующей керамической пластинки и содержащие боковые края, которые образуют вместе с поверхностью указанной пластинки, соответственно, края и дно канавок, разделяющих токопроводящие дорожки, при этом указанный способ содержит этап, на котором в указанную канавку наносят гибридный материал, содержащий изолирующее связующее, включающее в себя взвешенные частицы из полупроводникового материала.
В качестве изолирующего связующего могут использоваться гели, лаки, клеи или смолы.
В качестве полупроводникового материала могут использоваться оксид цинка, или карбид кремния, или графит, или смесь этих материалов.
В частности, гибридный материал может содержать не менее 18% мас. частиц из полупроводникового материала, в частности от 40 до 60% мас.
Кроме того, способ может содержать этап, на котором сверху на токопроводящие дорожки и гибридный материал наносят слой изолирующего материала.
Указанным изолирующим материалом может быть силиконовый гель.
Объектом настоящего изобретения является также полупроводниковый электронный компонент, содержащий токопроводящие дорожки, выполненные рельефно на поверхности изолирующей керамической пластинки и содержащие боковые края, которые образуют вместе с поверхностью указанной пластинки, соответственно, края и дно канавок, разделяющих токопроводящие дорожки, при этом указанный компонент покрыт оболочкой при помощи описанного выше способа.
Объектом настоящего изобретения является также силовой электронный прибор, содержащий, по меньшей мере, один такой полупроводниковый электронный компонент.
На фиг.1 показан полупроводниковый электронный компонент в соответствии с настоящим изобретением, вид в перспективе;
на фиг.2 - то же, частичный вид в разрезе.
Компонент 1, показанный на фиг.1 и 2, содержит изолирующую керамическую пластинку 2, на которой известным способом выполняют полупроводниковые микросхемы 3, например, в данном случае диоды и транзисторы IGBT (биполярные транзисторы с изолированным затвором). Как известно, микросхемы 3 соединяют проводниками 4 с медными токопроводящими дорожками, нанесенными на пластинку 2, в данном случае с коллекторной дорожкой 5, выходной дорожкой 6 передачи мощности и дорожкой 7 управления микросхемами IGBT.
Дорожки содержат боковые края 8, которые ограничивают канавки 9, дно которых образовано поверхностью керамической пластинки 2.
В известных технических решениях после этого компоненты, такие как описанный выше компонент, покрывают оболочкой из изолирующего геля. В результате на границах раздела медь/силиконовый гель и медь/керамика возникают сильные электрические напряжения.
Согласно изобретению вдоль канавок, разделяющих токопроводящие дорожки, наносят слой 11 гибридного материала, содержащего изолирующее связующее с взвешенными частицами полупроводникового материала. Остальную часть оболочки выполняют при помощи известного изолирующего геля. Слой гибридного материала может иметь толщину от 200 мкм до 500 мкм при толщине дорожки порядка 300 мкм. Изолирующим гелем в гибридном материале может быть, например, силиконовый гель типа гелей, обычно используемых в качестве изолирующего обволакивающего материала, адгезивный клей, лак или смола, например фенолформальдегидная смола или алкидная смола.
Взвешенными полупроводниковыми частицами могут быть, например, оксид цинка, карбид кремния или графит, или смесь этих материалов. При этом полупроводниковый материал должен составлять не менее 18% от общей массы гибридного материала, например от 40% до 60%.
Гибридный материал позволяет растянуть линии потенциала, символизирующие усиление электрического поля, между медными токопроводящими дорожками. Связующее должно обладать высокой диэлектрической стойкостью для обеспечения стойкости к напряжению между дорожками. Полупроводниковые частицы за счет своих свойств позволяют получить ступенчатое изменение напряженности электрического поля. Таким образом, изменение степени содержания частиц, включенных в основу, выбранную для электрической изоляции, позволяет получать более или менее значительную градацию электрического напряжения.
Выбор степени содержания и природы полупроводниковых частиц в гибридном материале позволяет изменять градационный эффект материала. Уменьшение напряжения на подступах к токопроводящим дорожкам обеспечивает повышение порога появления паразитных разрядов, которые являются причиной пробоя изолирующих материалов. Улучшаются также условия старения керамики, выполняющей роль изоляции для подложки.
Claims (8)
1. Способ покрытия оболочкой полупроводникового электронного компонента, содержащего выполненные рельефно на поверхности изолирующей керамической пластинки токопроводящие дорожки, боковые края которых образуют вместе с поверхностью указанной пластинки, соответственно, края и дно канавок, разделяющих токопроводящие дорожки, характеризующийся тем, что он включает этап, на котором в указанную канавку наносят гибридный материал, содержащий изолирующее связующее со взвешенными частицами полупроводникового материала, и этап, на котором сверху на токопроводящие дорожки и гибридный материал наносят слой изолирующего материала.
2. Способ по п.1, в котором в качестве изолирующего связующего используют гели, или лаки, или клеи, или смолы.
3. Способ по п.1, в котором в качестве полупроводникового материала указанных частиц используют оксид цинка, или карбид кремния, или графит, или смесь этих материалов.
4. Способ по любому из пп.1-3, в котором гибридный материал содержит не менее 18% мас. частиц из полупроводникового материала.
5. Способ по п.4, в котором гибридный материал содержит от 40 до 60% мас. частиц из полупроводникового материала.
6. Способ по п.1, в котором указанным изолирующим материалом является силиконовый гель.
7. Полупроводниковый электронный компонент, содержащий выполненные рельефно на поверхности изолирующей керамической пластинки токопроводящие дорожки, боковые края которых образуют вместе с поверхностью указанной пластинки, соответственно, края и дно канавок, разделяющих токопроводящие дорожки, характеризующийся тем, что он покрыт оболочкой, выполненной способом по любому из пп.1-6.
8. Силовой электронный прибор, характеризующийся тем, что он содержит, по меньшей мере, один полупроводниковый электронный компонент по п.7.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0856159A FR2936097B1 (fr) | 2008-09-12 | 2008-09-12 | Procede d'encapsulation d'un composant electronique a semi-conducteur. |
| FR0856159 | 2008-09-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2009134156A RU2009134156A (ru) | 2011-03-20 |
| RU2519077C2 true RU2519077C2 (ru) | 2014-06-10 |
Family
ID=40459851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2009134156/02A RU2519077C2 (ru) | 2008-09-12 | 2009-09-11 | Способ покрытия оболочкой полупроводникового электронного компонента |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP2166570A1 (ru) |
| CN (1) | CN102263040B (ru) |
| FR (1) | FR2936097B1 (ru) |
| RU (1) | RU2519077C2 (ru) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294374A (en) * | 1992-03-20 | 1994-03-15 | Leviton Manufacturing Co., Inc. | Electrical overstress materials and method of manufacture |
| US5669381A (en) * | 1988-11-18 | 1997-09-23 | G & H Technology, Inc. | Electrical overstress pulse protection |
| EP0921565A2 (en) * | 1997-12-08 | 1999-06-09 | Kabushiki Kaisha Toshiba | Package for semiconductor power device and method for assembling the same |
| WO2003001594A2 (de) * | 2001-06-25 | 2003-01-03 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Hochspannungsmodul und verfahren zu dessen herstellung |
| RU2248538C2 (ru) * | 2000-08-24 | 2005-03-20 | Хитроникс | Высокотемпературные схемные структуры |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101221847B (zh) * | 2007-12-13 | 2011-11-16 | 上海长园维安电子线路保护股份有限公司 | 贴片式高分子基esd防护器件及其制造方法 |
-
2008
- 2008-09-12 FR FR0856159A patent/FR2936097B1/fr not_active Expired - Fee Related
-
2009
- 2009-09-09 EP EP09169842A patent/EP2166570A1/fr not_active Withdrawn
- 2009-09-11 CN CN200910253040.6A patent/CN102263040B/zh not_active Expired - Fee Related
- 2009-09-11 RU RU2009134156/02A patent/RU2519077C2/ru active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5669381A (en) * | 1988-11-18 | 1997-09-23 | G & H Technology, Inc. | Electrical overstress pulse protection |
| US5294374A (en) * | 1992-03-20 | 1994-03-15 | Leviton Manufacturing Co., Inc. | Electrical overstress materials and method of manufacture |
| EP0921565A2 (en) * | 1997-12-08 | 1999-06-09 | Kabushiki Kaisha Toshiba | Package for semiconductor power device and method for assembling the same |
| RU2248538C2 (ru) * | 2000-08-24 | 2005-03-20 | Хитроникс | Высокотемпературные схемные структуры |
| WO2003001594A2 (de) * | 2001-06-25 | 2003-01-03 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Hochspannungsmodul und verfahren zu dessen herstellung |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2166570A1 (fr) | 2010-03-24 |
| RU2009134156A (ru) | 2011-03-20 |
| CN102263040B (zh) | 2014-03-19 |
| FR2936097B1 (fr) | 2010-10-29 |
| CN102263040A (zh) | 2011-11-30 |
| FR2936097A1 (fr) | 2010-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Ghassemi | PD measurements, failure analysis, and control in high‐power IGBT modules | |
| CN105529317B (zh) | 嵌入式封装装置 | |
| WO2010092905A1 (ja) | 絶縁回路基板、インバータ装置、及びパワー半導体装置 | |
| DE502008000072D1 (de) | Schaltungsanordnung mit Verbindungseinrichtung sowie Herstellungsverfahren hierzu | |
| TWI672784B (zh) | 封裝結構及封裝結構的製造方法 | |
| DE102014113376A1 (de) | Verfahren zum herstellen eines chip-package, chip-package, verfahren zum herstellen einer chip-baugruppe und chip-baugruppe | |
| Waltrich et al. | Enhancement of the partial discharge inception voltage of ceramic substrates for power modules by trench coating | |
| US20190139844A1 (en) | Method for processing an electrically insulating material providing same with self-adjusting electrical field grading properties for electrical components | |
| US20150091176A1 (en) | Electronic Component, Arrangement and Method | |
| JP2021509540A (ja) | 高電圧絶縁構造及び方法 | |
| Diaham et al. | An original in-situ way to build field grading materials (FGM) with permittivity gradient using electrophoresis | |
| KR20130120385A (ko) | 기판 및 적어도 하나의 전력반도체 부품용 기판의 제조방법 | |
| Bayer et al. | Enhancement of the partial discharge inception voltage of DBCs by adjusting the permittivity of the encapsulation | |
| Bayer et al. | Stacking of insulating substrates and a field plate to increase the pdiv for high voltage power modules | |
| US10601307B1 (en) | Semiconductor device and method for manufacturing the same | |
| JP5328827B2 (ja) | パワーモジュール構造、その構造を有するパワーモジュール、およびその構造の製造方法 | |
| US20070262472A1 (en) | High Withstand Voltage Semiconductor Device Covered with Resin and Manufacturing Method Therefor | |
| JP6790226B2 (ja) | 半導体装置 | |
| RU2519077C2 (ru) | Способ покрытия оболочкой полупроводникового электронного компонента | |
| US20230245957A1 (en) | Semiconductor device package with isolated semiconductor die and electric field curtailment | |
| DE102015101200A1 (de) | Elektronische Anordnung und Chipbaugruppe | |
| US9666499B2 (en) | Semiconductor device with encapsulant | |
| KR20090130612A (ko) | 웨이퍼 레벨 패키지 및 그 제조방법 | |
| Dechant et al. | A study of dielectric breakdown of a half-bridge switching cell with substrate integrated 650V GaN dies | |
| Deltour et al. | Partial Discharges and AC Breakdown Voltage Tests on Thick Metallized Aluminum Nitride Substrates for High Voltage Power Modules |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC41 | Official registration of the transfer of exclusive right |
Effective date: 20150918 |
|
| PD4A | Correction of name of patent owner |