RU2515461C2 - SPIN-TORQUE TRANSFER MAGNETORESISTIVE MRAM MEMORY ARRAY INTEGRATED INTO VLSIC CMOS/SOI WITH n+ AND p+ POLYSILICON GATES - Google Patents

Abstract

FIELD: physics, computer engineering.

SUBSTANCE: invention relates to spin-torque transfer MRAM (Magnetic Random Access Memory) array cell circuits. The array-type device includes a plurality of devices on spin-torque transfer magnetic tunnel junctions (MTJ), arranged into an array of memory cells; an information writing/reading device for a specific MTJ device, connected corresponding MTJ devices to change magnetisation polarity of the free layer of each MTJ device, an amplifier unit for reading data at the output of the array of memory cells, capable of detecting the signal level and generate a binary output signal based on comparison of the signal level in the bit of the array of memory cells in a comparator. When forming the topology, the MTJ device is made in form of an ellipse with the easy magnetic axis directed on its large axis.

EFFECT: high density of arranging separate transistor structures of the MOS technology and memory cells of an array, as well as high resistance to non-steady transient processes from the effect of ionising radiations.

12 cl, 37 dwg, 11 tbl

Description

Предлагаемое изобретение относится к области вычислительной техники, в частности к схемам матриц ячеек памяти «MRAM» («Magnetic Random Access Memory»), использующей технологию магниторезистивной оперативной памяти с передачей спинового вращения («STT-MRAM») так называемым спин-вентильным запоминающим устройствам. «STT-MRAM» также известна как «RAM» («Random Access Memory») с передачей спинового вращательного момента («Spin Transfer Torque RAM», «STT-RAM»), «RAM» с переключением намагничивания и передачей спинового вращательного момента («Spin Torque Transfer Magnetization Switching RAM», или «Spin-RAM»), «RAM» с передачей спинового момента («SMT-RAM»).The present invention relates to the field of computer technology, in particular to the schemes of matrixes of memory cells "MRAM" ("Magnetic Random Access Memory"), using the technology of magnetoresistive random access memory with transmission of spin rotation ("STT-MRAM") the so-called spin-valve storage devices . “STT-MRAM” is also known as “RAM” (“Random Access Memory”) with spin torque transmission (“Spin Transfer Torque RAM”, “STT-RAM”), “RAM” with magnetization switching and spin torque transmission ( “Spin Torque Transfer Magnetization Switching RAM”, or “Spin-RAM”), “RAM” with spin momentum transfer (“SMT-RAM”).

Известна программируемая в жестких условиях эксплуатации вентильная матрица, которая является полупроводниковым устройством, включающая в себя компоненты программируемых логических схем (ПЛИС), называемых «логическими блоками», и программируемые межсоединения, или интерфейсы. Логические блоки могут быть запрограммированы для выполнения функции элементарных логических вентилей, например «AND» и «XOR» или более сложных комбинационных функций, например декодеров или простых математических функций. В большинстве матриц «FPGA» («Field Programmable Gate Arrey») логические блоки также включают в себя элементы памяти, которые могут быть простыми триггерами или более полными блоками памяти. Иерархия программируемых интерфейсов обеспечивает возможность соединения логических блоков так, как это необходимо разработчику систем. После того как матрица «FPGA» изготовлена, разработчик - схемотехник может использовать программирование для реализации многих различных логических функций, тем самым, конструируя «программируемое в условиях эксплуатации» устройство. Матрица «PLA» («Programmable Logic Arrey») аналогична «FPGA», за исключением того, что «PLA» модифицируется, или «программируется», на этапе изготовления интегральных микросхем (ИМС) посредством изменений в одной или двух масках. Так «PLA», имеющая элементы флэш-памяти «EPROM», как правило, формируется из двух логических матриц, матрицы ввода и матрицы вывода /1/. Каждая матрица имеет входы, которые присоединяются к выводам затвора транзисторов в пределах логической матрицы, и обеспечивает выходы в узлы вывода. Входы матрицы ввода являются входами программируемой логической матрицы. Выходы матрицы ввода являются промежуточными узлами. Входы матрицы вывода соединены с промежуточными узлами. Выходы матрицы вывода являются выходами «PLA». Матрица ввода может обеспечивать функцию «AND», а матрица вывода может обеспечивать функцию «OR». В качестве альтернативы, обе матрицы могут обеспечивать функцию «NOR». Эти функции определяются типом и возможностью подключения используемых транзисторов и сигналами, применяемыми к их затворам. Конфигурация «NOR-NOR» имеет конкретные преимущества за счет того, что ее проще всего реализовать в логической схеме технологии КМОП. При реализации функции «NOR» существует некоторое количество транзисторов, равное количеству входов, соединенных параллельно. Подключение дополнительных параллельных транзисторов для размещения дополнительных входов не влияет на скорость функционирования этапа.Known programmable in harsh operating conditions gate array, which is a semiconductor device, which includes components of programmable logic circuits (FPGAs), called "logic blocks", and programmable interconnects, or interfaces. Logic blocks can be programmed to perform the functions of elementary logic gates, such as “AND” and “XOR,” or more complex combination functions, such as decoders or simple mathematical functions. In most “Field Programmable Gate Arrey” matrices, logical blocks also include memory elements, which can be simple triggers or more complete memory blocks. The hierarchy of programmable interfaces provides the ability to connect logical blocks as needed by the system designer. After the FPGA matrix is manufactured, the circuit designer can use programming to implement many different logical functions, thereby constructing a “programmable in-service” device. The matrix “PLA” (“Programmable Logic Arrey”) is similar to “FPGA”, except that the “PLA” is modified, or “programmed,” at the stage of manufacturing integrated circuits (ICs) by changing one or two masks. So "PLA", having the elements of flash memory "EPROM", as a rule, is formed of two logical matrices, the input matrix and the output matrix / 1 /. Each matrix has inputs that connect to the gate terminals of the transistors within the logic matrix, and provides outputs to the output nodes. The inputs of the input matrix are inputs of a programmable logic matrix. The outputs of the input matrix are intermediate nodes. The inputs of the output matrix are connected to intermediate nodes. The outputs of the output matrix are “PLA” outputs. The input matrix may provide an AND function, and the output matrix may provide an OR function. Alternatively, both matrices may provide a "NOR" function. These functions are determined by the type and ability to connect the transistors used and the signals applied to their gates. The NOR-NOR configuration has specific advantages because it is easiest to implement in the CMOS technology logic. When implementing the "NOR" function, there is a certain number of transistors equal to the number of inputs connected in parallel. Connecting additional parallel transistors to accommodate additional inputs does not affect the speed of the stage.

Известна матрица «FPGA» с запоминающими магнитными элементами или ячейками памяти «MRAM» /2/. Информация о соединении записывается в запоминающие магнитные элементы. Информация о соединении последовательно вводится и сохраняется в сдвиговых регистрах, которые соответствуют запоминающим магнитным элементам. При включении электропитания информация о соединении, хранящаяся в запоминающих магнитных элементах, фиксируется посредством элементов-триггеров и выводится в переключающие схемы для соединения логических блоков «FPGA».Known matrix "FPGA" with magnetic storage elements or memory cells "MRAM" / 2 /. Connection information is recorded in magnetic storage elements. Information about the connection is sequentially entered and stored in the shift registers that correspond to the storage magnetic elements. When the power is turned on, connection information stored in magnetic storage elements is captured by trigger elements and output to switching circuits for connecting FPGA logic blocks.

Магниторезистивная оперативная память («MRAM») является технологией энергонезависимой памяти, время отклика (чтение/запись) которой сопоставимо с энергозависимой памятью. В отличие от технологий общепринятой «RAM», в которой данные хранятся как электрические заряды или электрические токи, «MRAM» использует магнитные элементы.Magnetoresistive random access memory (“MRAM”) is a non-volatile memory technology whose response time (read / write) is comparable to non-volatile memory. Unlike conventional RAM technology, in which data is stored as electric charges or electric currents, MRAM uses magnetic elements.

Объединить магнитный элемент памяти и магниторезистивный элемент считывания удалось в памяти «CRAM» («Crosstie Random Access Memory»). При этом измерялись небольшие различия в сопротивлении ячеек в узловых точках, что позволяло различать «0» и «1». Разница сопротивлений не превышала 0,1%, что было достаточно для демонстрации эффекта, но крайне мало для его практического использования.It was possible to combine the magnetic memory element and the magnetoresistive read element in the CRAM memory (Crosstie Random Access Memory). In this case, small differences in the cell resistance at the nodal points were measured, which made it possible to distinguish between “0” and “1”. The resistance difference did not exceed 0.1%, which was enough to demonstrate the effect, but very little for its practical use.

В 1982 году было предложено располагать ячейки магнитной памяти непосредственно на кремниевой пластине. Тогда же были предприняты попытки изготовить магнитную память в едином технологическом процессе с электронной схемой управления. Этот принцип сохранен в «MRAM» до сих пор, поскольку связи между матрицей ячеек памяти и схемой управления достаточно сложны.In 1982, it was proposed to place the magnetic memory cells directly on a silicon wafer. At the same time, attempts were made to manufacture magnetic memory in a single technological process with an electronic control circuit. This principle has been preserved in MRAM until now, since the connections between the matrix of memory cells and the control circuit are quite complex.

Ячейки памяти располагаются на поверхности кремниевого кристалла и соединяются сверху и снизу системой проводников, через которые селективно управляют их состоянием (производят запись или считывание).The memory cells are located on the surface of the silicon crystal and are connected from above and below by a system of conductors through which they selectively control their state (write or read).

«MRAM» можно разместить непосредственно на кристалле процессора, при этом максимально сокращается длина соединительных проводников и повышается скорость ее работы. Считается, что по сравнению с существующими приборами памяти, при использовании «MRAM» может быть достигнуто 1000-кратное увеличения плотности записи /3/."MRAM" can be placed directly on the processor chip, while the length of the connecting conductors is minimized and its speed increases. It is believed that in comparison with existing memory devices, using "MRAM" can be achieved 1000-fold increase in recording density / 3 /.

Физической основой «MRAM» являются субмикронные многослойные структуры из магнитных и немагнитных материалов, изменяющие свое магнитное состояние и электропроводность под действием внешнего магнитного поля. Два противоположных направления намагниченности одного из магнитных слоев соответствуют записи логических «1» и «0». На кристалле располагается множество ячеек, способных сохранять цифровую информацию без питания. Рабочие характеристики «MRAM» улучшаются при снижении размеров ячеек памяти.The physical basis of “MRAM” is submicron multilayer structures of magnetic and non-magnetic materials that change their magnetic state and electrical conductivity under the influence of an external magnetic field. Two opposite directions of magnetization of one of the magnetic layers correspond to the logical entries “1” and “0”. On the chip there are many cells that can store digital information without power. MRAM performance improves with smaller memory cells.

Ячейка состоит из двух сверхтонких ферромагнитных пленок, разделенных слоем материала с низкой проводимостью (например, TaN), а также пленок сложного состава, вытравленных в виде плоских проводников (полосок, шин) (Фиг.1).The cell consists of two ultrathin ferromagnetic films, separated by a layer of material with low conductivity (for example, TaN), as well as films of complex composition, etched in the form of flat conductors (strips, tires) (Figure 1).

Запись информации производится пропусканием тока, который намагничивает верхний слой NiFeCo в прямом (параллельном) (Фиг.1) или обратном (антипараллельном) направлении (Фиг.2) одновременно по двум линиям - записи («word» - шина записи/считывания слов («ШЗС») и данных («sense» - шина данных «ШД»), на пересечении которых находится данная ячейка (Фиг.3). Величина токов подбирается таким образом, что изменение состояния ячейки происходит только при совместном их действии. Напряженность магнитного поля, создаваемого токами в других ячейках, недостаточна для изменения их состояния. При считывании состояние ячейки («0» или «1») определяют по изменению сопротивления ячейки при пропускании тока, постоянного по «ШД» через все включенные последовательно ячейки (Фиг.4), и тока считывания по «ШЗС». Ток считывания «i_ч» создает магнитное поле, совпадающее или противоположное полю магнитных слоев, при этом угол поворота магнитного вектора различен для «0» или «1».Information is recorded by passing a current that magnetizes the top layer of NiFeCo in the forward (parallel) (Figure 1) or reverse (antiparallel) direction (Figure 2) simultaneously along two recording lines (“word” - word write / read bus (“ ШЗС ") and data (" sense "is the data bus" ШД "), at the intersection of which this cell is located (Figure 3). The currents are selected in such a way that the state of the cell changes only when they are combined. Magnetic field strength, created by currents in other cells is insufficient for changes in their state. When reading, the state of the cell ("0" or "1") is determined by the change in the resistance of the cell when passing a constant DC voltage through all cells connected in series (Figure 4), and the read current according to the SHZ. The read current “i _h ” creates a magnetic field that is the same or opposite to the field of the magnetic layers, while the angle of rotation of the magnetic vector is different for “0” or “1”.

Сплав «никель-пермаллой» имеет нормальное анизотропное магнитосопротивление (ARM) около 2%. При современных методах считывания максимальная разница в напряжениях для состояний «0» или «1» составляет 0,5%. В реальной ячейке для приемлемых токов считывания разность напряжений составляет 0,5…1 мВ. При таких уровнях сигнала работает 256 Кбайт «MRAM» фирмы «Honeywell», обеспечивая скорость считывания 250 нс. Время записи составляет 100 мс и может быть улучшено /4/.The nickel-permalloy alloy has a normal anisotropic magnetoresistance (ARM) of about 2%. With modern reading methods, the maximum voltage difference for the states “0” or “1” is 0.5%. In a real cell, for acceptable read currents, the voltage difference is 0.5 ... 1 mV. At these signal levels, 256 KB of Honeywell MRAM operates at a read speed of 250 ns. The recording time is 100 ms and can be improved / 4 /.

Открытое в 1988 году при исследовании свойств сверхтонких многослойных структур, состоящих из чередующих слоев ферромагнитного (Fe, Co) и немагнитного (Cu, Ag) или антиферромагнитного (Cr, Mn) металлов гигантское магнитосопротивление (GMR) позволило значительно повысить скорость считывания и записи информации в запоминающих ячейках «MRAM». Толщина каждого слоя составляла несколько десятков ангстрем. Минимально возможное число слоев, при котором наблюдается эффект, это три - два ферромагнитных слоя, разделенных немагнитной прослойкой.The giant magnetoresistance (GMR), discovered in 1988 when studying the properties of ultrathin multilayer structures consisting of alternating layers of ferromagnetic (Fe, Co) and non-magnetic (Cu, Ag) or antiferromagnetic (Cr, Mn) metals, significantly increased the speed of reading and writing information memory cells "MRAM". The thickness of each layer was several tens of angstroms. The minimum possible number of layers at which the effect is observed is three or two ferromagnetic layers separated by a non-magnetic layer.

В 1991 году была разработана многослойная ячейка памяти с магнитосопротивлением 6%, состоящая из магнитных пленок и медного промежуточного слоя. В новую конструкцию были внесены некоторые изменения. Поскольку время считывания сокращается пропорционально квадрату амплитуды сигнала, трехкратное увеличение магнитосопротивления ведет к 9-кратному сокращению времени считывания. При использовании магнитных материалов для реализации GMR были разработаны «MRAM» со временем считывания до 50 нс.In 1991, a multilayer memory cell with a magnetoresistance of 6% was developed, consisting of magnetic films and a copper intermediate layer. Some changes have been made to the new design. Since the read time is reduced in proportion to the square of the signal amplitude, a three-fold increase in the magnetoresistance leads to a 9-fold decrease in the read time. When using magnetic materials to implement GMR, MRAMs were developed with read times of up to 50 ns.

В настоящее время наиболее перспективными считаются два основных элемента - псевдоспиновый вентиль («PSV» - «Psevdo Spin Valve») и ячейки на основе туннельного эффекта («SDT» - «Spin Depending Tunneling» или MTJ - «Magnetic Tunnel Junction»). Конструкция ячейки памяти в виде вентиля «PSV» позволила значительно повысить уровень сигналов считывания в «MRAM», в 8 раз сократить время считывания и по быстродействию поставить «MRAM» в один ряд с полупроводниковой памятью. В приборах магнитной памяти для хранения цифровой информации используется явление гистерезиса. На Фиг.3 показана упрощенная схема памяти на магнитных элементах. Малая величина полезного сигнала обуславливает требования, предъявляемые к процедуре записи и считывания в ячейку памяти.Currently, two main elements are considered the most promising - a pseudo-spin valve (“PSV” - “Psevdo Spin Valve”) and cells based on the tunnel effect (“SDT” - “Spin Depending Tunneling” or MTJ - “Magnetic Tunnel Junction”). The design of the memory cell in the form of a “PSV” gate made it possible to significantly increase the level of read signals in the “MRAM”, reduce the read time by 8 times and put the “MRAM” on a par with the semiconductor memory in speed. In magnetic memory devices, the hysteresis phenomenon is used to store digital information. Figure 3 shows a simplified memory circuit for magnetic elements. The small value of the useful signal determines the requirements for the procedure of writing and reading into the memory cell.

Варианты структуры запоминающей ячейки «MRAM» приведены в Приложении «А».Variants of the structure of the storage cell "MRAM" are given in Appendix "A".

В ПЛИС, использующей технологию «STT-MRAM», принятой за прототип /4/, вариант осуществления изобретения может включать в себя программируемую логическую матрицу, содержащую: множество устройств на «MTJ» с передачей спинового вращения, организованных в матрицу, и множество программируемых источников, соединенных с соответствующими устройствами «MTJ», для изменения полярности свободного слоя каждого устройства «MTJ», причем первая группа устройств «MTJ» организована в матрицу ввода, вторая группа устройств «MTJ» организована в матрицу вывода, и матрица ввода и матрица вывода объединены для формирования логической функции на основе относительных полярностей свободного слоя каждого устройства «MTJ».In FPGAs using the STT-MRAM technology adopted for the prototype / 4 /, an embodiment of the invention may include a programmable logic matrix comprising: a plurality of devices on an MTJ with spin rotation transmission organized in a matrix and a plurality of programmable sources connected to the corresponding MTJ devices to change the polarity of the free layer of each MTJ device, with the first group of MTJ devices organized into an input matrix, the second group of MTJ devices organized into an output matrix, and The input matrix and output matrix are combined to form a logical function based on the relative polarities of the free layer of each MTJ device.

Другой вариант осуществления может включать в себя способ реализации логической схемы в матрице, содержащий: программирование каждого из множества устройств «MTJ», организованных в матрицу, в состояние высокого или низкого сопротивления, причем каждое устройство «MTJ» программируется первым программируемым источником, соединенным со стороной свободного слоя (СС) выбранного устройства «MTJ», и программируемым источником, соединенным со стороной фиксированного слоя (ФС) выбранного устройства «MTJ», организацию первой группы устройств «MTJ» в столбцы и строки матрицы ввода, организацию второй группы устройств «MTJ», по меньшей мере, в один столбец в матрице вывода, причем выходы каждой строки соединены с устройствами «MTJ», по меньшей мере, в одном столбце, и определение логической функции на основе относительных сопротивлений каждого устройства «MTJ».Another embodiment may include a method of implementing a logic circuit in a matrix, comprising: programming each of a plurality of MTJ devices organized into a matrix into a high or low resistance state, each MTJ device being programmed by a first programmable source connected to the side the free layer (CC) of the selected MTJ device, and a programmable source connected to the fixed layer side (FS) of the selected MTJ device, the organization of the first group of MTJ devices in columns and rows of the input matrix, organizing a second group of MTJ devices into at least one column in the output matrix, the outputs of each row being connected to MTJ devices in at least one column, and determining a logical function based on the relative resistances of each MTJ device.

Недостатком такой схемы организации устройства «PLA» является демонстрация принципов программирования СС и ФС элементов «MTJ» для суперпозиции определенной заданной логической функции на выходе «PLA». Могут быть разработаны альтернативные варианты осуществления, не отступая от содержания и объема изобретения /4/. Кроме того, известные элементы изобретения не были подробно описаны или были опущены для исключения затруднения в понимании соответствующих деталей вариантов реализации изобретения. Слово «иллюстративный» там использовано в значении «служащий в качестве примера, образца или иллюстрации». Любой вариант реализации, приведенный в описании /4/ как «иллюстративный», не должен обязательно рассматриваться как предпочтительный или имеющий преимущества перед другими вариантами осуществления. Таким же образом, термин «варианты осуществления изобретения» не требует, чтобы все варианты осуществления изобретения включали в себя рассматриваемый признак, преимущество или режим функционирования.The disadvantage of such a PLA device organization scheme is the demonstration of the principles of programming the SS and FS elements of the MTJ to superposition a specific predetermined logical function at the output of the PLA. Alternative embodiments can be developed without departing from the content and scope of the invention / 4 /. In addition, the known elements of the invention were not described in detail or were omitted to avoid difficulties in understanding the relevant details of the embodiments of the invention. The word "illustrative" is used there to mean "serving as an example, pattern, or illustration." Any implementation described in the description / 4 / as “illustrative” should not necessarily be construed as preferred or having advantages over other embodiments. In the same way, the term “embodiments of the invention” does not require that all embodiments of the invention include the feature, advantage or mode of operation in question.

Варианты осуществления изобретения используют элементы магниторезистивной оперативной памяти «STT-MRAM», составляющих часть матрицы запоминающего устройства. «STT-MRAM» использует электроны, которые становятся спин-поляризованными, так как электроны проходят через тонкую пленку (спиновый фильтр). Во время операции записи спин-поляризованные электроны влияют вращающим моментом на СС, который может переключать полярность намагниченности СС. Операция чтения аналогична общепринятой в «MRAM» в том смысле, что ток используется для идентификации сопротивления логического состояния запоминающего элемента «MTJ», как обсуждалось выше.Embodiments of the invention utilize "STT-MRAM" magnetoresistive random access memory components that form part of the memory array. STT-MRAM uses electrons that become spin-polarized as electrons pass through a thin film (spin filter). During the recording operation, spin-polarized electrons influence the SS moment, which can switch the magnetization polarity of the SS. The reading operation is similar to that generally accepted in “MRAM” in the sense that the current is used to identify the resistance of the logical state of the “MTJ” memory element, as discussed above.

На Фиг.3 приведена одноразрядная ячейка памяти технологии «PSV-MRAM» для лучшего понимания процесса программирования элемента «PSV». Логическое состояние элемента «PSV» в «PSV-MRAM» записывается электрически, в противоположность магнитной записи в общепринятой «MRAM».Figure 3 shows a single-bit memory cell technology "PSV-MRAM" for a better understanding of the programming process of the element "PSV". The logical state of the “PSV” element in the “PSV-MRAM” is recorded electrically, as opposed to the magnetic record in the conventional “MRAM”.

На Фиг.4 приведена более подробная схема ячейки «STT-MRAM» для дальнейшего обсуждения операций чтения/записи. В отличие от «MRAM», операция записи в «STT-MRAM» является электрической. Цепи чтения/записи формируют напряжение записи между разрядной шиной и шиной источника. В зависимости от полярности напряжения между разрядной шиной и шиной источника может быть изменена полярность магнитного СС элемента «MTJ», и, соответственно, в ячейку «STT-MRAM» может быть записано определенное логическое состояние. Таким же образом, во время операции чтения формируется ток чтения, который протекает между разрядной шиной и шиной источника через элемент «MTJ». Когда току дают возможность протекать через транзистор, сопротивление (логическое состояние) элемента «MTJ» может быть определено на основе разности напряжений между разрядной шиной и шиной источника, которое сравнивается с началом отсчета и затем усиливается усилителем считывания. Это функционирование и конструкция ячейки памяти известны в данной области техники. Дополнительные подробности представлены, например, в /5/ и в Приложении «А».Figure 4 shows a more detailed diagram of the cell "STT-MRAM" for further discussion of read / write operations. Unlike MRAM, the write operation to STT-MRAM is electric. The read / write circuits form a write voltage between the bit bus and the source bus. Depending on the polarity of the voltage between the discharge bus and the source bus, the polarity of the magnetic CC of the MTJ element can be changed, and, accordingly, a certain logical state can be recorded in the STT-MRAM cell. In the same way, during the read operation, a read current is generated, which flows between the discharge bus and the source bus through the MTJ element. When the current is allowed to flow through the transistor, the resistance (logical state) of the MTJ element can be determined based on the voltage difference between the discharge bus and the source bus, which is compared with the reference and then amplified by a read amplifier. This functioning and design of the memory cell is known in the art. Additional details are provided, for example, in / 5 / and in Appendix “A”.

Практически отсутствуют публикации о патентоохраняемых технических решений устройств «STT-MRAM».There are practically no publications on patent-protected technical solutions of STT-MRAM devices.

Техническим результатом заявляемого устройства является интегрированная в СБИС технологии КМОП/КНИ с n⁺- и p⁺-поликремниевыми затворами матрица памяти «STT-MRAM».The technical result of the claimed device is integrated in the VLSI CMOS / SOI technology with n ⁺ and p ⁺ polysilicon gates, the STT-MRAM memory matrix.

Технический результат достигается тем, что решением задачи создания матрицы памяти «STT-MRAM» является устройство матричного типа, управляемое внешними сигналами записи/чтения информации и ввода/вывода данных, содержащее:The technical result is achieved by the fact that the solution to the problem of creating a memory matrix "STT-MRAM" is a matrix-type device controlled by external signals for recording / reading information and input / output data, containing:

множество устройств на магнитных туннельных переходах («MTJ») с передачей спинового вращения, организованных в матрицу запоминающих ячеек;many devices on magnetic tunnel junctions ("MTJ") with the transmission of spin rotation, organized in a matrix of storage cells;

устройство организации записи/чтения информации для конкретного устройства «MTJ», включающее:a device for organizing the recording / reading of information for a specific device "MTJ", including:

блок ввода/вывода данных,data input / output unit,

блок дешифратора адресного кода,address code decoder unit,

блок управления ключами шин записи слова,a key management unit for the word recording bus keys,

блок ключей шин записи слова,a block of bus keys for recording a word,

блок управления ключами разрядных шин,bit bus key control unit,

блок ключей разрядных шин,bit tire key block,

блок управления записью/чтением данных,data write / read control unit,

блок формирователя тока записи/чтения,write / read current driver unit,

источники тока записи слова, тока записи разряда, тока чтения в составе блока формирователя тока записи/чтения,sources of write current of a word, write current of a discharge, read current as part of a write / read current shaper unit,

шины разрядные, шины записи слова, шины чтения слова, двунаправленную шину ввода/вывода данных,bit buses, word write buses, word read buses, bidirectional data input / output bus,

соединенные с соответствующими устройствами «MTJ» для изменения полярности намагниченности свободного слоя каждого устройства «MTJ», причем блоки устройства организации записи/чтения информации объединены соответствующими шинами для формирования логического состояния на основе относительных полярностей свободного слоя и фиксированного слоя каждого устройства «MTJ»,connected to the corresponding MTJ devices to change the magnetization polarity of the free layer of each MTJ device, and the blocks of the information recording / reading organization device are combined by corresponding buses to form a logical state based on the relative polarities of the free layer and the fixed layer of each MTJ device,

блок усилителя чтения данных на выходе матрицы запоминающих ячеек, соединенный с двунаправленной шиной ввода/вывода данных по цепям «U_P:0-15, Э» и «DЧ:0-15», выполненный с возможностью обнаруживать уровень сигнала на конце «А» в шине разрядной и формировать двоичный выходной сигнал «DЧ:0-15» на основе сравнения уровня сигнала в разряде матрицы запоминающих ячеек в компараторе, включенным в состав блока усилителя чтения данных, с эталонным пороговым уровнем сигнала («U_Э»),an amplifier for reading data at the output of a matrix of storage cells connected to a bi-directional data input / output bus along the chains “U _P : 0-15, Э” and “DC: 0-15”, configured to detect a signal level at the end “A” in the bus bit and generate a binary output signal "DC: 0-15" based on a comparison of the signal level in the discharge of the matrix of storage cells in the comparator included in the unit of the data reading amplifier with a reference threshold signal level ("U _E "),

С целью придания исходной анизотропии намагниченности свободного и фиксированного ферромагнитного слоев каждой запоминающей ячейки матрицы памяти «STT-MRAM» при формировании топологи устройства «MTJ» оно выполнено в виде эллипса с осью легкого намагничивания, направленной по его большой оси,In order to give the initial anisotropy of the magnetization of the free and fixed ferromagnetic layers of each storage cell of the STT-MRAM memory matrix when forming the topology of the MTJ device, it is made in the form of an ellipse with an easy magnetization axis directed along its major axis,

С целью изменения полярности намагниченности верхнего свободного слоя устройства «MTJ» внешнее управляющее матрицей памяти «STT-MRAM» устройство соединено по цепям сигнала разрешения записи информации ( $$\overline{WE}$$

), сигнала разрешения считывания информации ( $$\overline{OE}$$

), сигнала разрешения выработки сигнала первого цикла работы ( $$\overline{CE}1$$

), сигнала разрешения выработки сигнала второго цикла ( $$\overline{CE}2$$

) с блоком управления записью/чтением данных, по цепям ввода/вывода данных внешнее управляющее устройство по двунаправленной 16-разрядной шине данных («DIO:0-15») соединено с блоком ввода/вывода данных, по 12-разрядной адресной шине («A:0-11») внешнее устройство соединено с блоком дешифратора адреса с возможностью реализации процедуры записи/чтения в два цикла путем последовательной подачи внешних разрешающих сигналов « $$\overline{CE}1$$

» и « $$\overline{CE}2$$

» на соответствующие входы блока управления записью/чтением данных (Фиг.16 и Фиг.17).In order to change the polarity of the magnetization of the upper free layer of the MTJ device, the external STT-MRAM memory control matrix device is connected via information signal enable signals ( $$\overline{WE}$$

), permission signal for reading information ( $$\overline{OE}$$

), the resolution signal for generating the signal of the first cycle of operation ( $$\overline{CE}\mathrm{one}$$

), the resolution signal for generating the second cycle signal ( $$\overline{CE}2$$

) with a control unit for writing / reading data, via data input / output circuits, an external control device is connected via a bi-directional 16-bit data bus ("DIO: 0-15") to a data input / output unit, via a 12-bit address bus (" A: 0-11 ") an external device is connected to the address decoder unit with the possibility of implementing a write / read procedure in two cycles by sequentially supplying external enable signals" $$\overline{CE}\mathrm{one}$$

"And" $$\overline{CE}2$$

"To the respective inputs of the data recording / reading control unit (Fig. 16 and Fig. 17).

Для исключения статистического разброса величины магнитного момента нижнего закрепленного ферромагнитного слоя в каждом устройстве «MTJ», концы «А» разрядной шины «ШР-А:0-15, Э» этого устройства в режиме чтения данных соединены с одним из входов компаратора, а второй вход компаратора соединен с шиной записи/чтения, в которой генерируется выходной сигнал «U_Э» эталонного устройства «MTJ», расположенного в центре каждого слова матрицы запоминающих ячеек («МЗЯ») (Фиг.34).To eliminate the statistical spread of the magnetic moment of the lower fixed ferromagnetic layer in each MTJ device, the ends “A” of the discharge bus “ШР-А: 0-15, Э” of this device are connected to one of the comparator inputs in the data reading mode, and the second the comparator input is connected to the write / read bus, in which the output signal “U _E ” of the reference device “MTJ” is generated, which is located in the center of each word of the matrix of storage cells (“MLM”) (Fig. 34).

Для организации постоянного запоминающего устройства (ПЗУ) емкостью 64 кбит с 16-и разрядной двунаправленной шиной ввода/вывода данных «DIO:0-15», она содержит множество запоминающих ячеек («ЗЯ») на основе устройств «MTJ», которые могут быть электрически приведены в состояние высокого сопротивления «R_B» или низкого сопротивления « R_H».To organize a permanent memory device (ROM) with a capacity of 64 kbps with a 16-bit bi-directional data input / output bus "DIO: 0-15", it contains many memory cells ("ЗЯ") based on "MTJ" devices, which can be electrically brought into a state of high resistance "R _B " or low resistance "R _H ".

Для обеспечения обращения к выбранному слову «МЗЯ», выходы «C:i» блока дешифратора адреса («Дш.А»), где i=0…4095 равно численному значению кода адреса, соединены с входом блока управления ключами шины записи слова («БУК ШЗС») и одновременно, через блок ключей записи слова («БК ШЗС»), с шиной записи слова («ШЗС:i») «МЗЯ», где i=0…4095 равно численному значению кода адреса устройства «MTJ», с возможностью выработки на одном из выходов «C:i» сигнала с уровнем логической «1» при поступлении на вход «Дш.А» по шине «A:0-11» от внешнего устройства параллельного адресного кода (Фиг.16).To provide access to the selected word “MLM”, the outputs “C: i” of the address decoder block (“Дш.А”), where i = 0 ... 4095 is equal to the numerical value of the address code, are connected to the input of the key management unit of the word recording bus (“ BUK SHZS ") and at the same time, through the block of keys for recording the word (" BC ShZS "), with the bus for recording the word (" ШЗС: i ")" МЗЯ ", where i = 0 ... 4095 is the numerical value of the address code of the device" MTJ " with the possibility of generating at one of the outputs “C: i” a signal with a logic level of “1” when it arrives at the input “Дш.А” via the bus “A: 0-11” from an external parallel hell device esnogo code (16).

С целью обеспечения формирования сигналов 1-го и 2-го цикла записи (« $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

»), 1-го и 2-го циклов чтения (« $$\overline{ЧТ1}$$

», « $$\overline{ЧТ2}$$

») и сигналов записи «З» и чтения «Ч» внешнее управляющее устройство соединено с входом блока управления записью/чтением («БУЗЧ») по цепям: сигнала разрешения записи данных « $$\overline{WE}$$

» с возможностью, после его инвертирования, поступления в виде сигнала «З» на вход блока формирователя токов записи/чтения («ФТЗЧ»), сигнала разрешения чтения данных « $$\overline{OE}$$

» с возможностью, после его инвертирования, поступления в виде сигнала «Ч» на вход блока ключей шин разряда («БК ШР») и блока «ФТЗЧ», а в режиме записи выход « $$\overline{ЗТ1}$$

» «БУЗЧ» соединен с соответствующими входами «БУК ШЗС» и блока управления ключами шины разряда («БУК ШР») при выполнении условия $$\overline{ЗТ1}=\overline{CE1}\vee \overline{WE}$$

выход «ЗТ2» «БУЗЧ» соединен с соответствующими входами «БУК ШЗС» и «БУК ШР» при выполнении условия $$\overline{ЗТ2}=\overline{CE2}\vee \overline{WE}$$

, в режиме чтения выход « $$\overline{ЧТ1}$$

» «БУЗЧ» соединен с блоком усилителя чтения данных «БУЧ» при выполнении условия $$\overline{ЧТ1}=\overline{CE1}\vee \overline{OE}$$

, выход « $$\overline{ЧТ2}$$

» «БУЗЧ» соединен с соответствующими входами «БУЧ» и блока ввода/вывода данных «БВВД» при выполнении условия $$\overline{ЧТ2}=\overline{CE2}\vee \overline{OE}$$

(Фиг.16).In order to ensure the formation of signals of the 1st and 2nd recording cycle (" $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

"), 1st and 2nd reading cycles (" $$\overline{HT\mathrm{one}}$$

"," $$\overline{HT2}$$

") And write signals" Z "and read" H ", an external control device is connected to the input of the write / read control unit (" BUZCH ") in the following circuits: data write enable signal" $$\overline{WE}$$

"With the possibility, after inverting it, of receiving in the form of a signal" Z "at the input of a block of a shaper of write / read currents (" FTZCH "), a signal to enable data reading" $$\overline{OE}$$

"With the possibility, after inverting it, of receiving in the form of a" H "signal at the input of the discharge bus key block (" BC ShR ") and the FTZCH block, and in recording mode, the output will be" $$\overline{3T\mathrm{one}}$$

»" BUZCH "is connected to the corresponding inputs of" BUK SHZS "and the control unit keys bus discharge (" BUK SHR ") when the condition $$\overline{3T\mathrm{one}}=\overline{CE\mathrm{one}}\vee \overline{WE}$$

output "ZT2""BUZCH" is connected to the corresponding inputs of "BUK SHZS" and "BUK SHR" when the condition $$\overline{3T2}=\overline{CE2}\vee \overline{WE}$$

, in read mode output " $$\overline{HT\mathrm{one}}$$

»" BUZCH "is connected to the unit of the amplifier for reading data" BUCH "when the condition $$\overline{HT\mathrm{one}}=\overline{CE\mathrm{one}}\vee \overline{OE}$$

, exit " $$\overline{HT2}$$

»" BUZCH "is connected to the corresponding inputs of" BEECH "and the input / output block of data" BVVD "when the condition $$\overline{HT2}=\overline{CE2}\vee \overline{OE}$$

(Fig.16).

С целью генерации сигналов управления ключами «БУК ШЗС» в зависимости от состояния входных сигналов «C:i», где i=0…4095, « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

», выходы «a:i», «б:i» «БУК ШЗС» соединены с соответствующими входами «БК ШЗС» с возможностью обеспечения управлением состояния ключей: при уровне «1» сигналов « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

» выходы всех ключей «БК ШЗС» установлены в третье состояние (с выходным сопротивлением, близким к состоянию «холостого хода» (или «∞»)), т.е. концы «А» и «Б» всех шин «ШЗС» отсоединены от «БК ШЗС», при уровне сигнала «C:i», равном «1», и уровне «0» сигнала « $$\overline{ЗТ2}$$

», концы «А» и «Б» шины «ШЗС:i» подсоединены соответственно к источнику тока «I_ЗС» и общей шине («ШО») ключами «КА:i» и «КБ:i» с возможностью обеспечения записи «0» током « $$I_{ЗС}^0:i$$

», при этом выходы остальных ключей установлены в третье состояние, при уровне сигнала «C:i», равном «0», и уровне «1» сигнала « $$\overline{ЗТ2}$$

», концы «А» и «Б» шины «ШЗС:i», где i=0…4095, присоединены соответственно к источнику тока «I_ЗС» и «ШО» ключами «КА:i» и «КБ:i» с возможностью обеспечения записи «1» током « $$I_{ЗС}^1:i$$

»; при этом выходы «a:i», «б:i» «БУК ШЗС» соединены с входом «БК ШЗС» (Фиг.16).In order to generate key management signals “BUK SHZS” depending on the state of input signals “C: i”, where i = 0 ... 4095, “ $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

", Outputs" a: i "," b: i "" BUK SHZS "are connected to the corresponding inputs of" BC ShZS "with the ability to control the state of the keys: at level" 1 "signals" $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

"The outputs of all keys" BC SHZS "are set to the third state (with output resistance close to the state of" idle "(or" ∞ ")), that is the ends "A" and "B" of all buses "ШЗС" are disconnected from "БК ШЗС", at the signal level "C: i" equal to "1", and the level "0" of the signal " $$\overline{3T2}$$

", The ends" A "and" B "of the bus" ШЗС: i "are connected respectively to the current source" I _ЗС "and the common bus (" ШО ") with the keys" КА: i "and" КБ: i "with the possibility of recording" 0 "current" $$I_{3\mathrm{FROM}}^0:i$$

”, While the outputs of the remaining keys are set to the third state, with the signal level“ C: i ”equal to“ 0 ”, and the level“ 1 ”of the signal“ $$\overline{3T2}$$

”, The ends“ A ”and“ B ”of the bus“ ШЗС: i ”, where i = 0 ... 4095, are connected respectively to the current source“ I _ЗС ”and“ ШО ”with the keys“ КА: i ”and“ КБ: i ”with the ability to provide recording "1" current " $$I_{3\mathrm{FROM}}^{\mathrm{one}}:i$$

"; while the outputs "a: i", "b: i""BUKSHZS" are connected to the input of "BC ShZS" (Fig.16).

С целью управления «БК ШР» выходы «б:0-15, Э» блока «БУК ШР» присоединены с одной стороны к «БК ШР» с логическим состоянием, определяемым состоянием входных сигналов внешнего устройства « $$\overline{D3:0-15}$$

», « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

», с другой стороны входы «Ч», «i_ч», «I_ЗР:0-15, Э» «БК ШР» соединены с соответствующими выходами «БУЗЧ» и «ФТЗЧ» с возможностью обеспечения: при уровне «1» сигналов « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

» установку выходов всех ключей «БК ШР» в третье состояние, т.е. концы «А» и «Б» разрядных шин «ШР» отсоединены от «БК ШР», при уровне «0» сигнала « $$\overline{ЗТ1}$$

» и высоком уровне сигналов « $$\overline{D3}$$

» (например, « $$\overline{D3:1}$$

», « $$\overline{D3:5}$$

», « $$\overline{D3:10}$$

») концы «А» шин «ШР-А:1, 5, 10, Э» соответственно присоединены к источникам тока записи «I_ЗР:1, 5, 10, Э» ключами «КА:I, 5, 10, Э» и концы «Б» шин «ШР-Б:1, 5, 10, Э» присоединены к «ШО» ключами «КБ:1, 5, 10, Э» (запись «0» в разряды с кодом «0» в «DIO:i» выбранного слова i «МЗЯ» обеспечивается токами « $$I^0зр:i,Э$$

»), при этом выходы ключей, соединенных с шинами «ШР-Б:0, 2-4, 6-9, 11-15», установлены в третье состояние, при уровне «0» внешних сигналов « $$\overline{ЗТ2}$$

» и « $$\overline{D3}:\mathrm{0,}2-\mathrm{4,}6-\mathrm{9,}11-15$$

» (« $$\overline{D3}:\mathrm{1,}\mathrm{5,}10$$

» - имеют уровень «1») концы «А» шин «ШР-А:0, 2-4, 6-9, 11-15» присоединены к «ШО» и концы «Б» шин «ШР-Б:0, 2-4, 6-9, 1-15» соответственно присоединены к источникам тока « $$I^1зр:\mathrm{0,}2-\mathrm{4,}6-\mathrm{9,}11-15$$

» соответствующими ключами «БК ШР» (запись «1» в разряды с кодом «1» в «DIO:i» выбранного слова «C:i» «МЗЯ» обеспечивается токами « $$I^1зр:i$$

»), при этом выходы ключей, соединенных с шинами «ШР-А:1, 5, 10, Э», установлены в третье состояние с возможностью формирования на выходе «БК ШР» также сигналов чтения «U_P:0-15, Э» и «U_Э», соединенных с соответствующими входами «БУЧ» (Фиг.16).In order to control the “BC ShR”, the outputs “b: 0-15, E” of the block “BUK ShR” are connected on one side to the “BC ShR” with the logical state determined by the state of the input signals of the external device “ $$\overline{D3:0-\mathrm{fifteen}}$$

"," $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

", On the other hand, the inputs" H "," i _h "," I _ЗР : 0-15, Э "" БК ШР "are connected to the corresponding outputs" BUZCH "and" FTZCH "with the possibility of ensuring: at level" 1 "signals " $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

"Setting the outputs of all keys" BC ShR "in the third state, ie the ends "A" and "B" of the discharge buses "ШР" are disconnected from the "БК ШР", at the level "0" of the signal " $$\overline{3T\mathrm{one}}$$

"And a high level of signals" $$\overline{D3}$$

" (eg, " $$\overline{D3:\mathrm{one}}$$

"," $$\overline{D3:5}$$

"," $$\overline{D3:10}$$

”) The ends“ A ”of the buses“ ШР-А: 1, 5, 10, Э ”are respectively connected to the recording current sources“ I _ЗР : 1, 5, 10, Э ”with the keys“ КА: I, 5, 10, Э ” and the ends "B" of the tires "ШР-Б: 1, 5, 10, Э" are connected to the "ШО" with the keys "КБ: 1, 5, 10, Э" (entry "0" in the digits with the code "0" in " DIO: i "of the selected word i" MLM "is provided by currents" $$I^{0}sR:i,E$$

”), While the outputs of the keys connected to the buses“ SR-B: 0, 2-4, 6-9, 11-15 ”are set to the third state, with the level“ 0 ”of external signals“ $$\overline{3T2}$$

"And" $$\overline{D3}:02-\mathrm{four,}6-\mathrm{9,}\mathrm{eleven}-\mathrm{fifteen}$$

"(" $$\overline{D3}:\mathrm{one,}\mathrm{5,}10$$

”- they have level“ 1 ”) the ends“ A ”of the tires“ ШР-А: 0, 2-4, 6-9, 11-15 ”are connected to the“ ШО ”and the ends“ B ”of the tires“ ШР-B: 0, 2-4, 6-9, 1-15 "respectively connected to the current sources" $$I^{\mathrm{one}}sR:02-\mathrm{four,}6-\mathrm{9,}\mathrm{eleven}-\mathrm{fifteen}$$

"The corresponding keys" BC ShR "(record" 1 "in the digits with the code" 1 "in" DIO: i "of the selected word" C: i "" MLM "is provided by currents" $$I^{\mathrm{one}}sR:i$$

”), While the outputs of the keys connected to the buses“ ШР-А: 1, 5, 10, Э ”are set to the third state with the possibility of generating read signals“ U _P : 0-15, Э at the output of “БК ШР” "And" U _E "connected to the corresponding inputs of" BEECH "(Fig.16).

Для обеспечения соединения концов «ШЗС», выбранных для записи слова, к источнику тока «I_ЗС» и «ШО» в режиме записи и отключения шин «ШЗС», входы «a:i», «б:i» «БК ШЗС» соединены с соответствующими выходами «БУК ШЗС» с возможностью реализации алгоритма работы «БК ШЗС», а выходы «ШЗС-А:i» и «ШЗС-Б:i» (i=0…4095) «БК ШЗС» соединены с соответствующими шинами «МЗЯ» (Фиг.17).To ensure the connection of the ends of the “ShZS” selected for recording the word to the current source “I _ZS ” and “ShO” in the recording and disconnecting mode of the buses “ShZS”, the inputs “a: i”, “b: i” “BC ShZS” connected to the corresponding outputs of “BUK SHZS” with the possibility of implementing the operation algorithm of “BC ShZS”, and outputs “ShZS-A: i” and “ShZS-B: i” (i = 0 ... 4095) of “BC ShZS” are connected to the corresponding buses "MLO" (Fig.17).

Для формирования стабильных токов записи слова «I_ЗС» и разрядных токов записи «I_ЗР:0-15, Э», входы «З» и «Ч» блока «ФТЗЧ» соединены с соответствующими выходами «БУЗЧ», а выход «I_ЗС» «ФТЗЧ» при уровне «1» сигнала «З» соединен с входом «БК ШЗС», и « $$I_{ЗР}^1:0-\mathrm{15,}Э$$

» поступают на «БК ШР», а при уровне «1» сигнала «Ч» выход «i_Ч:0-15, Э» блока «ФТЗЧ» соединен с соответствующим входом «БК ШР» (Фиг.16).To form stable recording currents of the word “I _ЗС ” and bit write currents “I _ЗР : 0-15, Э”, inputs “З” and “Ч” of the “FTZCH” block are connected to the corresponding outputs of “BUZCH”, and the output is “I _ЗС” "" FTZCH "at level" 1 "of signal" Z "is connected to the input of" BC ShZS ", and" $$I_{3R}^{\mathrm{one}}:0-\mathrm{fifteen,}E$$

"Arrive at" BC SR ", and at level" 1 "of the signal" H "output" i _H : 0-15, E "block" FTZCH "is connected to the corresponding input of" BC SR "(Fig.16).

С целью частичной компенсации технологических отклонений сопротивлений «R_H» и «R_B» устройств «MTJ» в словах энергонезависимой «МЗЯ», она организована в виде 4096 шестнадцатиразрядных слов, каждая «ЗЯ» содержит «MTJ», транзистор МОП и систему шин для обеспечения записи и чтения данных по словам, а каждое слово содержит 17 «ЗЯ», одна из которых эталонная, исходно заранее установленная в состояние «0» с возможностью выработки эталонного напряжения «U_Э» при чтении информации из данного слова.In order to partially compensate for technological deviations of the resistances “R _H ” and “R _B ” of the “MTJ” devices in the words of the non-volatile “МЗЯ”, it is organized in the form of 4096 sixteen-bit words, each “ЗЯ” contains “MTJ”, a MOS transistor and a bus system for ensure the recording and reading of data by words, and each word contains 17 "ЗЯ", one of which is a reference, initially pre-set to "0" with the ability to generate a reference voltage "U _E " when reading information from this word.

Для организации управления работой «МЗЯ» все шины записи/чтения «МЗЯ» соединены с соответствующими выходами «ШЗС-А:i», «ШЗС-Б:i» «БК ШЗС» (i=0…4095), шины «ШР-A:i, Э,», «ШР-Б:i, Э» (i=0-15) с соответствующими выходами «БК ШР», шина «ШЧС:i» с соответствующим выходом блока «Дш.А», а в режиме чтения шина «ШР-А:i, Э» соединена с входами «U_P:0-15, Э» «БУЧ» и с выбранной «ЗЯ» (Фиг.18).To organize the operation of the MZYA, all the MZYA write / read buses are connected to the corresponding outputs of ShZS-A: i, ShZS-B: i, BK ShZS (i = 0 ... 4095), and buses of ShR- A: i, Э, ”,“ ШР-Б: i, Э ”(i = 0-15) with the corresponding outputs of“ БК ШР ”, bus“ ШЧС: i ”with the corresponding output of the unit“ Дш.А ”, and in in read mode, the bus "ШР-А: i, Э" is connected to the inputs "U _P : 0-15, Э""BEECH" and to the selected "ЗЯ" (Fig. 18).

С целью обеспечения усиления считанных с шины «ШР-A:i, Э» «БК ШР» сигналов «U_P:0-15, Э» и выработки нормированных сигналов «DЧ:0-15», в режиме чтения вход « $$\overline{ЧТ1}$$

» «БУЧ» соединен с соответствующим выходом «БУЗЧ» для подготовки «БУЧ» к чтению и вход « $$\overline{ЧТ2}$$

» соединен с уровнем «1» с соответствующим выходом «БУЗЧ» с возможностью формирования сигналов «DЧ:0-15» с уровнями «1» или «0» в соответствии с алгоритмом работы «БУЧ» при уровне «1» « $$\overline{ЧТ2}$$

» (Фиг.18).In order to provide amplification of signals “U _P : 0-15, Э” read from the “ШР-A: i, Э” “БК ШР” bus and generate normalized signals “ДЧ: 0-15”, the input “in reading mode” $$\overline{HT\mathrm{one}}$$

»“ BEECH ”is connected to the corresponding output of“ BUCH ”to prepare the“ BEECH ”for reading and the input“ $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

"Is connected to level" 1 "with the corresponding output" BUZCH "with the possibility of generating signals" DC: 0-15 "with levels" 1 "or" 0 "in accordance with the algorithm of operation" BEECH "at level" 1 "" $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

"(Fig. 18).

Приведенное описание заявляемого устройства может быть дополнено следующими иллюстрациями, приведенными ниже. The above description of the claimed device can be supplemented by the following illustrations below.

На Фиг.1 показана процедура записи информации пропусканием тока, который намагничивает верхний свободный слой (СС) в прямом (параллельном) направлении: (1-1) - нижний фиксированный слой ФС; (1-2) - переход MTJ; (1-3) - СС; (1-4) - вектор намагниченности; (1-5) - элемент «MTJ».Figure 1 shows the procedure for recording information by passing a current that magnetizes the upper free layer (SS) in the forward (parallel) direction: (1-1) - lower fixed layer FS; (1-2) - MTJ transition; (1-3) - SS; (1-4) is the magnetization vector; (1-5) - element "MTJ".

На Фиг.2 показана процедура записи информации пропусканием тока, который намагничивает верхний СС в инверсном (антипараллельном) направлении: (2-1) - элемент «MTJ»; (2-1) - ФС; (2-2) - переход «MTJ»; (2-3) - СС; (2-4) - вектор намагниченности; (2-5) - элемент «MTJ».Figure 2 shows the procedure for recording information by passing a current that magnetizes the upper SS in the inverse (antiparallel) direction: (2-1) - element "MTJ"; (2-1) - FS; (2-2) - transition "MTJ"; (2-3) - SS; (2-4) is the magnetization vector; (2-5) - the element "MTJ".

На Фиг.3 приведена конструкция одноразрядной ячейки памяти (3-1) «PSV-MRAM», включающей в себя: элемент (3-2) «PSV», направление намагниченности (3-3) («1»∞→), («0»∞→) ФС, шину данных (3-4) («I_S» «Sence») и шину записи/чтения (3-5) слов («Word»), ток записи/чтения (3-6) («I_W/I_R»), измерительный ток (3-7) I_S.Figure 3 shows the design of a single-bit memory cell (3-1) "PSV-MRAM", including: element (3-2) "PSV", the direction of magnetization (3-3) ("1" ∞ →), ( “0” ∞ →) FS, data bus (3-4) (“I _S ” “Sence”) and write / read bus (3-5) words (“Word”), write / read current (3-6) ("I _W / I _R "), measuring current (3-7) I _S.

На Фиг.4 показана ячейка памяти (4-1) «STT-MRAM», включающая в себя: элемент (4-2) «MTJ», транзистор МОП (4-3), шину разряда («ШР») (4-4), шину слов («ШС») (4-5), шину источника тока («ШИ») (4-6), усилитель считывания («УСч») (4-7), цепи записи/чтения (4-8), уровень отсчета (4-9) на «ШР», СС (4-10) элемента «MTJ».Figure 4 shows the memory cell (4-1) "STT-MRAM", including: element (4-2) "MTJ", the MOS transistor (4-3), the discharge bus ("SHR") (4- 4), the word bus ("ШС") (4-5), the current source bus ("ШИ") (4-6), the read amplifier ("USCH") (4-7), the write / read circuits (4- 8), the reference level (4-9) on the "ShR", SS (4-10) of the element "MTJ".

На Фиг.5 показана организация шин записи/чтения матрицы «STT-MRAM»: а) поперечное сечение; б) вид сверху; (5-1) активная ячейка; (5-2) - шина записи/считывания (Word); (5-3) - линия данных (Sense); (5-4) - шина данных (Sense); (5-5) - ток измерительный I_S; (5-6) - ток записи (I_W)/считывания (I_R); (5-7) - усилители считывания.Figure 5 shows the organization of the write / read bus lines of the matrix "STT-MRAM": a) cross section; b) top view; (5-1) active cell; (5-2) - write / read bus (Word); (5-3) - data line (Sense); (5-4) - data bus (Sense); (5-5) - measuring current I _S ; (5-6) - write current (I _W ) / read (I _R ); (5-7) - reading amplifiers.

На Фиг.6 показана 3-D ячейка «MRAM» технического решения, принятого за прототип: (6-1) - ток записи; (6-2) - элемент «MTJ»; (6-3) - транзистор МОП; (6-4) - шина записи/разрядная (чтения); (6-5) - шина ввода данных.Figure 6 shows the 3-D cell "MRAM" of the technical solution adopted for the prototype: (6-1) - write current; (6-2) - element "MTJ"; (6-3) - MOS transistor; (6-4) - write bus / bit (read); (6-5) - data input bus.

На Фиг.7 показаны эпюры протекания токов записи/чтения в ячейке «STT-MRAM» для случая хранения а) логического «0» и б) логической «1»: (7-1) - I_W - ток записи (word); (7-2) - R_S - сопротивление шины данных (sense); (7-3) - U_S - напряжение на шине данных (sense); (7-4) - U_D - напряжение на выходе данных.Figure 7 shows the diagrams of the flow of write / read currents in the "STT-MRAM" cell for the case of storing a) logical "0" and b) logical "1": (7-1) - I _W - write current (word); (7-2) - R _S - data bus resistance (sense); (7-3) - U _S - voltage on the data bus (sense); (7-4) - U _D - voltage at the data output.

На Фиг.8 показана структура ячейки памяти ИМС 1T1MTJ «MRAM»: (8-1) - шина записи/чтения (Word); (8-2) - шина данных (Sense); (8-3) - I_S - ток чтения данных; (8-4) - «0»↔«1» - полярность тока записи/чтения; (8-5) - «0»∞←; →∞«1» - полярность вектора намагниченности.On Fig shows the structure of the memory cell IC 1T1MTJ "MRAM": (8-1) - bus write / read (Word); (8-2) - data bus (Sense); (8-3) - I _S - current read data; (8-4) - “0” ↔ “1” - polarity of the write / read current; (8-5) - “0” ∞ ←; → ∞ “1” is the polarity of the magnetization vector.

На Фиг.9. показано поперечное сечение ячейки «STT-MRAM» со структурой «MTJ»: (9-1) - шина данных; (9-2) - СС; (9-3) туннельный барьер; (9-4) - ФС; (9-5) - шина разряда; (9-6) - изолирующий транзистор («ВКЛ» при чтении).In Fig.9. The cross section of the STT-MRAM cell with the MTJ structure is shown: (9-1) - data bus; (9-2) - SS; (9-3) tunnel barrier; (9-4) - FS; (9-5) - discharge bus; (9-6) - isolating transistor ("ON" when reading).

На Фиг.10 показана 3-D ячейка «STT-MRAM» конструкции Савченко: (10-1) - ячейка «MTJ»; (10-2) - шина разряда; (10-3) - магнитное поле; (10-4) шина слов; (10-5) - ток чтения; (10-6) - транзистор МОП («ВКЛ» при считывании, «ОТКЛ» при записи); (10-7) - компаратор; (10-8) - выходные данные; (10-9) - I_REF - опорный источник.Figure 10 shows the 3-D cell "STT-MRAM" design Savchenko: (10-1) - cell "MTJ"; (10-2) - discharge bus; (10-3) is the magnetic field; (10-4) word bus; (10-5) - read current; (10-6) - MOS transistor (“ON” when reading, “OFF” when writing); (10-7) - comparator; (10-8) - output data; (10-9) - I _REF - reference source.

На Фиг.11 показано поперечное сечение элемента «MTJ» с эффектом «пиннинга»: (11-1) - верхний электрод; (11-2) - составной магнитный слой; (11-3) - сенсорный слой; (11-4) - магнитный барьер; (11-5) - магнитный слой; (11-6) - эталонный слой; (11-7) - «Pinning»; (11-8) - базовый электрод.Figure 11 shows the cross section of the element "MTJ" with the effect of "pinning": (11-1) - upper electrode; (11-2) - composite magnetic layer; (11-3) - sensor layer; (11-4) - magnetic barrier; (11-5) - magnetic layer; (11-6) - reference layer; (11-7) - “Pinning”; (11-8) - base electrode.

На Фиг.12 показана временная диаграмма сигналов записи и соответствующие ей повороты магнитных осей в составном сенсорном слое ячейки «MRAM» («Freescale»): (12-1) - шина «1» записи; (12-2) - шина «2» записи; (12-3) ось трудного намагничивания; (12-4) - ось легкого намагничивания; (12-5) - расположение векторов поля $$\overrightarrow{H}$$

и тока $$\overrightarrow{I}$$

по линии «1»; (12-6) - расположение векторов поля $$\overrightarrow{H}$$

и тока $$\overrightarrow{I}$$

по линии «2».On Fig shows a timing diagram of the recording signals and the corresponding rotations of the magnetic axes in the composite sensor layer of the cell "MRAM"("Freescale"): (12-1) - bus "1"recording; (12-2) - bus "2"records; (12-3) axis of difficult magnetization; (12-4) - axis of easy magnetization; (12-5) - location of field vectors $$\overrightarrow{H}$$

and current $$\overrightarrow{I}$$

on the line "1"; (12-6) - location of field vectors $$\overrightarrow{H}$$

and current $$\overrightarrow{I}$$

on the line "2".

На Фиг.13 показана эволюция архитектуры «MTJ», конструированная под «MRAM» (а) базисная структура «MTJ»; (b) структура «MTJ» с ферромагнитным слоем, запинингованным на антиферромагнетике;(с) структура «MTJ» с ферромагнитным слоем, запинингованным на искусственном антиферромагнетике; (d) структура «MTJ», в котором оба электрода содержат пары слоев: (13-1) - магнитный СС; (13-2) - пиннингуемый магнитный слой; (13-3) - пленка туннельного барьера; (13-4) - пленка, содержащая Ru; (13-5) - антиферромагнитная пленка со смещением; (13-6) - прослойки; (13-7) - засеянные пленки; (13-8) - подложка.On Fig shows the evolution of the architecture "MTJ", designed under the "MRAM" (a) the basic structure of the "MTJ"; (b) an MTJ structure with a ferromagnetic layer pinning on an antiferromagnet; (c) an MTJ structure with a ferromagnetic layer pinning on an artificial antiferromagnet; (d) an “MTJ” structure, in which both electrodes contain pairs of layers: (13-1) magnetic SS; (13-2) - pinning magnetic layer; (13-3) - film of the tunnel barrier; (13-4) - a film containing Ru; (13-5) - bias antiferromagnetic film; (13-6) - interlayers; (13-7) - seeded films; (13-8) - substrate.

На Фиг.14 приведена 3-D схема расположения шин разряда («ШР»), записи слова («ШЗС»), чтения («ШЧ») и транзисторов МОП в элементе матрицы «STT-MRAM»: (14-1) - разрядная шина; (14-2) - шина данных; (14-3) - шина записи/чтения.On Fig shows a 3-D arrangement of the discharge buses ("SHR"), write words ("SHZ"), read ("SHCH") and MOS transistors in the matrix element "STT-MRAM": (14-1) - bit bus; (14-2) - data bus; (14-3) - write / read bus.

На Фиг.15 приведена блок-схема микросхемы MR2A16A.On Fig shows a block diagram of the chip MR2A16A.

На Фиг.16 приведена блок-схема матрицы памяти «STT-MRAM»: (16-1) - блок дешифратора адреса («Дш.А»); (16-2) - блок управления вводом/выводом данных («БВВД»); (16-3) - блок управления записью/чтением («БУЗЧ»); (16-4) - блок управления ключами шины записи слова («БУК ШЗС»); (16-5) - блок управления ключами шины разряда («БУК ШР»); (16-6) - блок ключей шины записи слова («БК ШЗС»); (16-7) - блок ключей шины разряда («БК ШР»); (16-8) - блок формирователя токов записи/чтения («ФТЗЧ»); (16-9) - матрица запоминающих ячеек («МЗЯ»); (16-10) - блок усилителей чтения данных («БУЧ»),In Fig.16 shows a block diagram of a memory matrix "STT-MRAM": (16-1) - block address decoder ("Dsh.A"); (16-2) - data input / output control unit (“BVVD”); (16-3) - control unit for writing / reading ("BUZCH"); (16-4) - the key management unit of the word recording bus keys ("BUK SHZS"); (16-5) - control unit keys bus discharge ("BUK SHR"); (16-6) - block of keys for the word recording bus ("BC ShZS"); (16-7) - a block of keys for a discharge bus (“BC ShR”); (16-8) - block of the shaper write / read currents ("FTZCH"); (16-9) - matrix of storage cells (“MLM”); (16-10) - block amplifiers reading data ("BEACH"),

На Фиг.17 приведены эпюры изменения сигналов в режиме записи данных.On Fig shows the plot of the signal changes in the data recording mode.

На Фиг.18 приведены эпюры изменения сигналов в режиме чтения данных.On Fig shows the plot of the signal changes in the data reading mode.

На Фиг.19 приведено поперечное сечение запоминающей ячейки «МЗЯ» устройства «STT-MRAM»: (19-1) - элемент «MTJ»; (19-2) - шина разряда; (19-3) - шина записи слова; (19-4) - шина чтения слова; (19-5) - транзистор МОП; (19-6) - n-Si; (19-7) - p-Si; (19-8) - затвор транзистора МОП.On Fig shows a cross section of the storage cell "MLM" device "STT-MRAM": (19-1) - element "MTJ"; (19-2) - discharge bus; (19-3) - bus recording words; (19-4) - bus for reading a word; (19-5) - MOS transistor; (19-6) n-Si; (19-7) p-Si; (19-8) - the gate of the MOS transistor.

На Фиг.20 приведена принципиальная электрическая схема блока дешифратора адреса («Дш.А»): «Дш1-i» - дешифратор адреса 1-го типа; «Дш2-i» - дешифратор адреса 2-го типа; «Bi» - выход дешифратора 1-го типа; «ai» - входы дешифратора 1-го; «ЧТ2-В» - сигнал второго цикла чтения высокого уровня; Ai - входные сигналы дешифратора; Ci - выходные сигналы дешифратора, i=0-4095.In Fig.20 shows a circuit diagram of the block of the address decoder ("Дш.А"): "Дш1-i" - type 1 address decoder; "Дш2-i" - type 2 address decoder; “Bi” is the output of the type 1 decoder; “Ai” - inputs of the 1st decoder; “ChT2-V” - signal of the second high level reading cycle; Ai - input signals of the decoder; Ci - output signals of the decoder, i = 0-4095.

На Фиг.21 приведена принципиальная электрическая схема канала «Дш.А» первого типа.In Fig.21 shows a circuit diagram of the channel "Dsh.A" of the first type.

На Фиг.22 приведена принципиальная электрическая схема канала «Дш.А» второго типа.In Fig.22 shows a circuit diagram of the channel "Dsh.A" of the second type.

На Фиг.23 приведена принципиальная электрическая схема «БВВД».In Fig.23 shows a circuit diagram of a "BVVD".

На Фиг.24 приведена принципиальная электрическая схема «БУЗЧ».In Fig.24 shows the circuit diagram of the "BUZCH".

На Фиг.25 приведена функциональная схема «БУК ШЗС»: «Cx.P1», «Cx.P2» - схемы разветвления; «БСх.УК» - схема управления ключами; «Сх.УК:0-4095» - схемы управления ключами; «P» - вход схемы управления ключами; «У1:0-255» - входы «1» схемы управления ключами; «У2:0-255» - входы «2» схемы управления ключами; «ЗТ2-В:0-255» - сигнал записи 2-го цикла; «ЗТ1-В:0-255». - сигнал записи 1-го цикла.Figure 25 shows the functional diagram of the "BUK SHZS": "Cx.P1", "Cx.P2" - branching schemes; “BSh.UK” - key management scheme; “Scheme UK: 0-4095” - key management schemes; “P” - key management circuit input; “U1: 0-255” - inputs “1” of the key management circuit; “U2: 0-255” - inputs “2” of the key management circuit; "ZT2-V: 0-255" - recording signal of the 2nd cycle; "ZT1-V: 0-255". - recording signal of the 1st cycle.

На Фиг.26 приведена принципиальная электрическая схема разветвления «Сх.Р».In Fig.26 is a schematic electrical diagram of the branching "C. R".

На Фиг.27 приведена принципиальная электрическая схема управления ключами: а) внутренняя структура; б) условное обозначение.On Fig shows a circuit diagram of a key management: a) internal structure; b) symbol.

На Фиг.28 приведена принципиальная электрическая схема «БУК ШР»: «б1:Э» - сигналы; «б2:Э» - сигналы; «б1:0-15» - сигналы; «a2:i» - сигналы; U_Э - эталонный сигнал.In Fig.28 shows the circuit diagram of the "BUK SHR": "b1: E" - signals; "B2: E" - signals; "B1: 0-15" - signals; “A2: i” - signals; U _e - reference signal.

На Фиг.29 приведена а) электрическая схема ключа коммутации тока и б) его условное обозначение.In Fig.29 shows a) the electrical circuit of the current switching key and b) its symbol.

На Фиг.30 приведена принципиальная электрическая схема канала «БК ШЗС»: «К1» - 1-й ключ; «К2» - 2-й ключ; «Bl-i» - 1-й выход; «B2-i» - 2-й выход.Figure 30 shows a circuit diagram of the channel "BC ShZS": "K1" - the 1st key; “K2” is the 2nd key; “Bl-i” - 1st exit; "B2-i" - 2nd exit.

На Фиг.31 приведена принципиальная электрическая схема «БК ШР»: «K1» - 1-й ключ; «К2» - 2-й ключ; «R1» - резистор; «a1:i» - сигналы; «a2:i» - сигналы; U_Э - эталонный сигнал.On Fig shows a circuit diagram of the "BC ShR": "K1" - the 1st key; “K2” is the 2nd key; "R1" is the resistor; “A1: i” - signals; “A2: i” - signals; U _e - reference signal.

На Фиг.32 приведена принципиальная электрическая схема «ФТЗЧ»: V1 - транзистор МОП; V2-V24 - транзисторы МОП; «I_З» - ток записи; «I_Ч» ток чтения через резистор R2; R2 - резистор.Figure 32 shows the circuit diagram of the "FTZCH": V1 - transistor MOS; V2-V24 - MOS transistors; "I _З " - recording current; "I _H " read current through resistor R2; R2 is a resistor.

На Фиг.33 приведена запоминающая ячейка («ЗЯ») с системой шин: «ШР-А» - конец «А» шины разряда; «ШР-Б» - конец «Б» шины разряда; $$I_{ЗР}^0$$

- ток записи «0» шины разряда; $$I_{ЗР}^1$$

- ток записи «1»; шины разряда (ШР); СС - свободный магнитный слой; И - изолирующий слой; MTJ - туннельный переход; ФС - фиксированный магнитный слой; ШЗС-А - конец «А» шины записи слова; i_Ч - ток чтения; $$I_{ЗС}^0$$

, - ток записи слова «0»; $$I_{ЗС}^1$$

- ток записи слова «1»; Н - вектор магнитного поля ФС; H^0,1 - вектор магнитного поля СС в состоянии «0» или «1».In Fig.33 shows the storage cell ("W") with a bus system: "SR-A" - the end "A" of the discharge bus; "SR-B" - the end of the "B" discharge bus; $$I_{3R}^0$$

- write current “0” of the discharge bus; $$I_{3R}^{\mathrm{one}}$$

- write current "1"; discharge tires (ShR); SS is a free magnetic layer; And - an insulating layer; MTJ - tunnel junction; FS - fixed magnetic layer; ShZS-A - end “A” of the word recording bus; i _Ч - read current; $$I_{3\mathrm{FROM}}^0$$

, - current of writing the word "0"; $$I_{3\mathrm{FROM}}^{\mathrm{one}}$$

- current write words "1"; H is the vector of the FS magnetic field; H ^0,1 - the magnetic field vector of the SS in the state of "0" or "1".

На Фиг.34 приведена принципиальная электрическая схема матрицы «ЗЯ»: А - конец «А» ШР; Б - конец «Б» ШР; ШР:0 - шина разряда «1»; ШР:Э - шина разряда «Э»; Б1 - конец «Б1» ШЗС; ШЗС:0 - шина «0»-я записи слова; ШЗС:i - шина «i» записи слова; ШЗС:4095; ШЧС:4095 - шина «4096» записи/чтения слова; «ШО» - общая шина.On Fig shows a circuit diagram of the matrix "ZA": A - the end of the "A" ShR; B - the end of the "B" SR; ShR: 0 - the bus of the category "1"; SR: E - discharge bus "E"; B1 - the end of the "B1" ShZS; ShZS: 0 - bus "0" of the word record; ШЗС: i - bus “i” of a word record; ShZS: 4095; ШЧС: 4095 - bus "4096" write / read words; SHO is a common bus.

На Фиг.35 приведены: а) инвертор КМОП; б) его передаточная характеристика.Fig. 35 shows: a) CMOS inverter; b) its transfer characteristic.

На Фиг.36 приведены: а) принципиальная электрическая схема компаратора напряжения: «НЕ-1» - инвертор КМОП; «НЕ-2» - инвертор КМОП; «АК1» - аналоговый ключ двунаправленный; «АК2» - то же самое; «АКЗ» - то же самое; «В» - напряжение на выходе компаратора; «ЧТ1» - сигнал чтения высокого уровня 1-го цикла; «ЧТ2» - сигнал чтения высокого уровня 2-го цикла; Cl - разделительный конденсатор, б) аналогового ключа.Figure 36 shows: a) a circuit diagram of a voltage comparator: "NOT-1" - CMOS inverter; "NOT-2" - CMOS inverter; "AK1" - bidirectional analog key; “AK2” is the same; AKZ is the same; "B" is the voltage at the output of the comparator; “ЧТ1” - high level reading signal of the 1st cycle; “CT2” - high level reading signal of the 2nd cycle; Cl is an isolation capacitor, b) an analog switch.

На Фиг.37 приведена принципиальная электрическая схема «БУЧ».In Fig.37 shows the circuit diagram of the "BEECH".

Пример конкретной реализации.An example of a specific implementation.

Технический результат достигается тем, что решением задачи создания матрицы памяти «STT-MRAM» является устройство матричного типа, управляемое внешними сигналами записи/чтения информации и ввода/вывода данных, содержащее: множество устройств на магнитных туннельных переходах «MTJ» с передачей спинового вращения, организованных в матрицу, и устройства выборки конкретного элемента «MTJ» для организации записи/чтения информации, ввода/вывода данных, источников тока, соединенных с соответствующими устройствами «MTJ», для изменения полярности намагниченности свободного слоя каждого устройства «MTJ».The technical result is achieved by the fact that the solution to the problem of creating a “STT-MRAM” memory matrix is a matrix-type device controlled by external data write / read and data input / output signals, comprising: a plurality of devices on “MTJ” magnetic tunnel junctions with spin rotation transmission, organized in the matrix, and the device selects a specific element "MTJ" for organizing the recording / reading of information, input / output data, current sources connected to the corresponding devices "MTJ", to change the polarity of magnetization of the free layer of each device «MTJ».

Для придания исходной анизотропии намагниченности свободного и фиксированного ферромагнитного слоев каждой запоминающей ячейки «STT-MRAM», при формировании топологии устройства «MTJ» оно выполнено в виде эллипса с осью легкого намагничивания, направленной по его большой оси.To give the initial magnetization anisotropy to the free and fixed ferromagnetic layers of each STT-MRAM storage cell, when forming the topology of the MTJ device, it is made in the form of an ellipse with an easy magnetization axis directed along its major axis.

Зависимость магнитосопротивления одного из магнитных элементов эллиптической формы двухслойной магнитной структуры CoFe/TaO_x/CoFe от магнитного поля R(H), приложенного вдоль длинной оси магнитного элемента, эллиптической формы (размер 300×200 нм) позволила определить изменения величины магнитосопротивления порядка 3% при падении напряжения на структуре «MTJ» 10-500 мВ при пропускании тока ~1-50 мкА. Сопротивление структуры составляло ~10 кОм. Величина магнитосопротивления составила ~ 3% при падении напряжения 10 мВ и плавно уменьшалась с ростом измерительного тока. При приложении внешнего магнитного поля порядка 500 Э намагниченности слоев становились коллениарными. При уменьшении величины магнитного поля, намагниченности слоев начинали разворачиваться относительно друг друга, т.е. возникало угловое состояние. Этот разворот происходил до величины магнитного поля величины порядка ноля эрстед. При изменении направления внешнего магнитного поля на зависимости сопротивления от величины магнитного поля R(H) наблюдался скачок - частица переходила в антиферромагнитное состояние, намагниченности слоев были б) аналогового ключа противоположно направлены. Это состояние являлось устойчивым до полей порядка 500 Э, при увеличении величины поля R(H) скачком уменьшается, что соответствует переходу частицы в состояние с ферромагнитным упорядочиванием слоев.The dependence of the magnetoresistance of one of the magnetic elements of the elliptical shape of the bilayer magnetic structure CoFe / TaO _x / CoFe on the magnetic field R (H) applied along the long axis of the magnetic element, elliptical shape (size 300 × 200 nm) made it possible to determine the magnitude of the magnetoresistance of about 3% at voltage drop on the MTJ structure of 10-500 mV with a current transmission of ~ 1-50 μA. The resistance of the structure was ~ 10 kΩ. The magnitude of the magnetoresistance was ~ 3% at a voltage drop of 10 mV and gradually decreased with increasing measuring current. When an external magnetic field of the order of 500 Oe was applied, the magnetizations of the layers became collinear. With a decrease in the magnitude of the magnetic field, the magnetization of the layers began to unfold relative to each other, i.e. an angular state arose. This reversal occurred to a magnetic field of the order of zero oersted. With a change in the direction of the external magnetic field, a jump was observed in the dependence of the resistance on the magnetic field value R (H) - the particle passed into the antiferromagnetic state, the magnetizations of the layers were b) of the analog switch oppositely directed. This state was stable up to fields of the order of 500 Oe, with an increase in the field R (H) it jumps abruptly, which corresponds to the transition of a particle to a state with ferromagnetic ordering of the layers.

С уменьшением размера магниторезистивного элемента до 200×100 нм удалось добиться, чтобы существовало только два устойчивых состояния во внешнем магнитном поле. Величина изменения магнитосопротивления составила порядка 2%. Фактически этот элемент позволяет хранить информацию при выключении внешнего поля.With a decrease in the size of the magnetoresistive element to 200 × 100 nm, it was possible to achieve that only two stable states exist in an external magnetic field. The magnitude of the change in magnetoresistance was about 2%. In fact, this element allows you to store information when you turn off the external field.

Проведены измерения зависимости сопротивления от магнитного поля, направленного вдоль короткой оси частицы. Эти измерения показали, что сопротивление системы пропорционально косинусу угла между магнитными моментами слоев.The dependence of the resistance on the magnetic field directed along the short axis of the particle was measured. These measurements showed that the resistance of the system is proportional to the cosine of the angle between the magnetic moments of the layers.

Таким образом, продемонстрирована возможность наблюдения магнитосопротивления в двухслойной магнитной структуре CoFe/TaO_x/CoFe. Полученные результаты открывают возможность начала разработки конструкции магниторезистивных элементов запоминающих устройств на основе эффекта туннельного магнитосопротивления. Этот результат был достигнут благодаря разработке и освоению методов изготовления магниторезистивных элементов с размерами 100×200 нм, помещенных между подводящими электродами.Thus, the possibility of observing magnetoresistance in a two-layer magnetic structure CoFe / TaO _x / CoFe has been demonstrated. The results obtained open up the possibility of starting the development of the design of magnetoresistive elements of storage devices based on the effect of tunnel magnetoresistance. This result was achieved thanks to the development and development of methods for manufacturing magnetoresistive elements with dimensions of 100 × 200 nm, placed between the supply electrodes.

Блоки устройства организации записи/чтения информации объединены для формирования информационного бита на основе относительных полярностей свободного слоя каждого устройства «MTJ», и блок усилителя чтения данных, соединенный с шиной ввода/вывода, выполнен с возможностью обнаруживать уровень сигнала в шине ввода/вывода разряда и формировать двоичный выходной сигнал на основе сравнения уровня сигнала в разряде матрицы с пороговым уровнем сигнала. С целью изменения полярности намагниченности верхнего свободного ферромагнитного слоя устройства «MTJ» процедура записи/чтения проводится в два цикла под управлением внешних разрешающих сигналов « $$\overline{CE1}$$

» и « $$\overline{CE2}$$

» (Фиг.16).The blocks of the organization for recording / reading information are combined to form an information bit based on the relative polarities of the free layer of each MTJ device, and the data reader amplifier block connected to the input / output bus is configured to detect a signal level in the discharge input / output bus and generate a binary output signal based on a comparison of the signal level in the matrix discharge with a threshold signal level. In order to change the polarity of the magnetization of the upper free ferromagnetic layer of the MTJ device, the write / read procedure is carried out in two cycles under the control of external enabling signals $$\overline{CE\mathrm{one}}$$

"And" $$\overline{\mathrm{<figure-callout\; id="2"\; label="C\; E"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">C\; </figure-callout>}E2}$$

"(Fig.16).

При этом по заднем фронту "0"→"1" сигнала разрешения записи первого цикла « $$\overline{CE}1$$

» и при уровне «0» сигнала разрешения записи « $$\overline{WE}$$

»формируется сигнал "0"→"1" записи слова «I_ЗС». Далее при формировании переднего фронта "1"→"0" сигнала записи второго цикла « $$\overline{CE2}$$

» начинается запись «0» током « $$I_{ЗС}^0:i,Э$$

» по шине записи слова «ШЗС:I» (i=0-4095), а уровень сигнала шины разряда «ШР:i, Э» (i=0-15) поддерживается равным «1». Запись « $$I_{ЗС}^0:i,Э$$

» завершается по заднему фронту "0"→"1" сигнала « $$\overline{CE2}$$

». По заднему фронту "0"→"1" сигнала $$\overline{WE}$$

производится запись «1» током « $$I_{ЗС}^1:i,Э$$

» по «ШЗС:I», которая завершается по заднему фронту "1"→"0" сигнала «I_ЗС» (Фиг.17).In this case, on the trailing edge "0" → "1" of the signal for recording permission of the first cycle " $$\overline{CE}\mathrm{one}$$

”And at level“ 0 ”of the recording permission signal“ $$\overline{WE}$$

"A signal" 0 "→" 1 "is formed of the recording of the word" I _ЗС ". Further, when forming the leading edge "1" → "0" of the recording signal of the second cycle " $$\overline{\mathrm{<figure-callout\; id="2"\; label="C\; E"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">C\; </figure-callout>}E2}$$

"Begins recording" 0 "current" $$I_{3\mathrm{FROM}}^0:i,E$$

"On the recording bus of the word" ШЗС: I "(i = 0-4095), and the signal level of the discharge bus" ШР: i, Э "(i = 0-15) is maintained equal to" 1 ". Record " $$I_{3\mathrm{FROM}}^0:i,E$$

"Ends at the trailing edge" 0 "→" 1 "of the signal" $$\overline{\mathrm{<figure-callout\; id="2"\; label="C\; E"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">C\; </figure-callout>}E2}$$

". On the trailing edge of the "0" → "1" signal $$\overline{WE}$$

record “1” by current “ $$I_{3\mathrm{FROM}}^{\mathrm{one}}:i,E$$

"According to" ShZS: I ", which ends on the trailing edge" 1 "→" 0 "of the signal" I _ZS "(Fig.17).

На Фиг.16 приведена блок-схема ИМС матрицы памяти «STT-MRAM» емкостью 64 кбит (16 К×16) с 16-разрядной двунаправленной шиной данных. На входы микросхемы поступают из внешнего по отношению к микросхеме устройства сигналы управления ее работой: « $$\overline{WE}$$

» - разрешает запись информации в микросхему; « $$\overline{OE}$$

» - разрешает чтение информации из микросхемы; « $$\overline{CE1}$$

» - разрешает выработку сигнала 1-го цикла работы микросхемы « $$\overline{ЗТ1}$$

» или « $$\overline{ЧТ1}$$

» в режиме записи или чтения информации соответственно; « $$\overline{CE2}$$

» разрешает выработку сигнала 2-го цикла работы микросхемы « $$\overline{ЗТ2}$$

» или « $$\overline{ЧТ2}$$

» соответственно в режиме записи или чтения информации.On Fig shows a block diagram of the IC matrix memory "STT-MRAM" with a capacity of 64 kbit (16 K × 16) with a 16-bit bi-directional data bus. The inputs of the microcircuit receive signals external to the microcircuit of the device to control its operation: " $$\overline{WE}$$

"- allows the recording of information in the chip; " $$\overline{OE}$$

"- allows reading information from the microcircuit; " $$\overline{CE\mathrm{one}}$$

"- allows the generation of a signal of the 1st cycle of the microcircuit" $$\overline{3T\mathrm{one}}$$

" or " $$\overline{HT\mathrm{one}}$$

»In the mode of writing or reading information, respectively; " $$\overline{\mathrm{<figure-callout\; id="2"\; label="C\; E"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">C\; </figure-callout>}E2}$$

"Allows the generation of a signal of the 2nd cycle of the microcircuit" $$\overline{3\mathrm{<figure-callout\; id="2"\; label="T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">T</figure-callout>}2}$$

" or " $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

»Respectively in the mode of recording or reading information.

По шине адреса «А:0-11» на микросхему поступают сигналы адреса, код которых определяет слово памяти, к которому производится обращение в режиме записи или чтения информации. По двунаправленной 16-разрядной шине данных «DIO:0-15» вводятся сигналы данных, которые необходимо записать в слово памяти по заданному адресу, в режиме записи или чтения данных, которые считаны из слова памяти по заданному адресу в режиме чтения информации. На Фиг.17 и Фиг.18 приведены временные диаграммы сигналов, поступающих на микросхему соответственно в режиме записи и чтения информации, и сигналы, вырабатываемые блоками микросхемы.On the address bus "A: 0-11" the address signals are sent to the microcircuit, the code of which determines the memory word that is accessed in the mode of writing or reading information. On the bi-directional 16-bit data bus "DIO: 0-15" data signals are entered that must be written to the memory word at the specified address, in the write or read mode of data that are read from the memory word at the specified address in the information reading mode. In Fig.17 and Fig.18 shows the timing diagrams of the signals received on the chip, respectively, in the mode of writing and reading information, and the signals generated by the blocks of the chip.

Блок дешифратора адреса (16-1) «Дш.А» вырабатывает на одном «C:i» из своих выходов «С:0-4095» сигнал с уровнем логической «1», обеспечивающий обращение к выбранному слову матрицы запоминающих ячеек (16-9) «МЗЯ» в соответствии с кодом адреса, сигналы которого поступают по шине «А:0-11», при этом i равно численному значению кода адреса.The block of the address decoder (16-1) “Дш.А” generates on one “C: i” from its outputs “C: 0-4095” a signal with a logic level “1”, which provides access to the selected word of the matrix of storage cells (16- 9) "MLM" in accordance with the address code, the signals of which are received on the bus "A: 0-11", while i is equal to the numerical value of the address code.

Блок ввода-вывода данных (16-2) «БВВД» обеспечивает передачу сигналов 16-разрядного кода данных: с шины «DIO:0-15» на входы « $$\overline{D3:0-15}$$

» блока управления ключами разрядных шин (16-5) «БУК ШР» в режиме записи информации в (16-9) «МЗЯ» (при высоком уровне сигнала « $$\overline{ЧТ2}$$

»); с выходов «DЧ:0-15» (16-10) «БУЧ» в шину «DIO:0-15» в режиме чтения информации (при низком уровне сигнала « $$\overline{ЧТ2}$$

»).The data input-output unit (16-2) “BVVD” provides the transmission of signals of a 16-bit data code: from the bus “DIO: 0-15” to the inputs “ $$\overline{D3:0-\mathrm{fifteen}}$$

"Of the control unit for the keys of the discharge buses (16-5)" BUK SHR "in the recording mode of information in (16-9)" MLM "(at a high signal level" $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

"); from the outputs “DCH: 0-15” (16-10) “BEECH” to the bus “DIO: 0-15” in the mode of reading information (with a low signal level “ $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

").

Блок управления записью и чтением информации (16-3) («БУЗЧ») обеспечивает: передачу сигнала « $$\overline{WE}$$

» после его инвертирования на вход «З» (16-8) «ФТЗЧ»; передачу сигнала « $$\overline{OE}$$

» после его инвертирования на входы «Ч» (16-7) «БК ШР» и (16-8) «ФТЗЧ»; выработку сигналов « $$\overline{ЗТ1}=\overline{CE1}\vee \overline{WE}$$

» и « $$\overline{ЗТ2}=\overline{CE2}\vee \overline{WE}$$

» в режиме записи; выработку сигналов $$\overline{ЧТ1}=\overline{CE1}\vee \overline{OE}$$

и $$\overline{ЧТ2}=\overline{CE2}\vee \overline{OE}$$

в режиме чтения.The control unit for writing and reading information (16-3) ("BUZCH") provides: signal transmission " $$\overline{WE}$$

"After it is inverted to the input" Z "(16-8)" FTZCH "; signal transmission " $$\overline{OE}$$

"After it is inverted to the inputs of" H "(16-7)" BC ShR "and (16-8)" FTZCH "; signal generation " $$\overline{3T\mathrm{one}}=\overline{CE\mathrm{one}}\vee \overline{WE}$$

"And" $$\overline{3\mathrm{<figure-callout\; id="2"\; label="T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">T</figure-callout>}2}=\overline{\mathrm{<figure-callout\; id="2"\; label="C\; E"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">C\; </figure-callout>}E2}\vee \overline{WE}$$

»In recording mode; signal generation $$\overline{HT\mathrm{one}}=\overline{CE\mathrm{one}}\vee \overline{OE}$$

and $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}=\overline{\mathrm{<figure-callout\; id="2"\; label="C\; E"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">C\; </figure-callout>}E2}\vee \overline{OE}$$

in read mode.

Блок управления ключами шин записи слова (16-4) «БУК ШЗС» в зависимости от состояния сигналов «С:0-4095», « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

» вырабатывает сигналы «а:0-4095», «б:0-4095», поступающие на (16-6) «БК ШЗС», которые обеспечивают управление состоянием ключей: при высоком уровне сигналов « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

» установку выходов всех ключей «БК ШЗС» в третье состояние (с выходным сопротивлением, близким к ∞), т.е. отключение концов «А» и «Б» шин «ШЗС:i» от (16-6) «БК ШЗС»; при высоком уровне сигнала «C:i» и низком уровне сигнала « $$\overline{ЗТ1}$$

» подключение концов «А» и «Б» шин «ШЗС:i» соответственно к источнику тока « $$I_{ЗС}^0:i$$

» и к общей шине («ШО»), или возвратной шине питания, ключами «КАi» и «КБi» (запись «0» обеспечивается током « $$I_{ЗС}^0:i$$

»), при этом выходы остальных ключей устанавливаются в третье состояние; при высоком уровне сигнала «C:i» и низком уровне сигнала « $$\overline{ЗТ2}$$

» подключение концов «А» и «Б» шины «ШЗС:i» соответственно к «ШО» и источнику тока «I_ЗС» ключами «KA:i» и «КБ:!» (запись «1» обеспечивается током « $$I_{ЗС}^1:i$$

»), показанным на Фиг.16, при этом выходы остальных ключей устанавливаются в третье состояние.The key management unit for the bus recording keys of the word (16-4) "BUK SHZS" depending on the state of the signals "C: 0-4095" $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

"Produces signals" a: 0-4095 "," b: 0-4095 ", arriving at (16-6)" BC ShZS ", which provide control of the state of the keys: at a high level of signals" $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

"Setting the outputs of all keys" BC ShZS "in the third state (with output resistance close to ∞), ie disconnection of the ends “A” and “B” of the buses “ШЗС: i” from (16-6) “БК ШЗС”; at a high signal level "C: i" and a low signal level " $$\overline{3T\mathrm{one}}$$

"Connecting the ends" A "and" B "of the buses" ШЗС: i ", respectively, to the current source" $$I_{3\mathrm{FROM}}^0:i$$

”And to the common bus (“ ШО ”), or the return power bus, with the keys“ KAi ”and“ KBi ”(record“ 0 ”is provided by the current“ $$I_{3\mathrm{FROM}}^0:i$$

»), While the outputs of the remaining keys are set to the third state; at a high signal level "C: i" and a low signal level " $$\overline{3T2}$$

"Connecting the ends" A "and" B "of the bus" ШЗС: i "respectively to" ШО "and the current source" I _ЗС "with the keys" KA: i "and" КБ :! "(record" 1 "is provided by the current" $$I_{3\mathrm{FROM}}^{\mathrm{one}}:i$$

"), Shown in Fig.16, while the outputs of the remaining keys are set to the third state.

Блок управления ключами разрядных шин (16-5) «БУК ШР» в зависимости от состояния сигналов « $$\overline{D3:0-15}$$

»,« $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

» вырабатывает сигналы «б:0-15», «Э», поступающие на блок ключей разрядных шин (16-7) «БК ШР», которые обеспечивают: при высоком уровне сигналов « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

» установку выходов всех ключей «БК ШР» в третье состояние, т.е. отключение концов «А» и «Б» всех шин «ШР» от «БК ШР»; при низком уровне сигнала « $$\overline{ЗТ1}$$

» и высоком уровне сигналов « $$\overline{D3:0-15}$$

» (например, $$\overline{D3:1}$$

, $$\overline{D3:5}$$

, $$\overline{D3:10}$$

) подключение концов «А» шин «ШР:1, 5, 10, Э» соответственно к источникам тока записи - «I_ЗР:1, 5,10, Э» ключами «КА:1, 5,10, Э» и концов «Б» этих шин к «ШО» ключами «КБ:1, 5, 10, Э» (запись «0» в разряды с кодом «0» в «DIO:i» выбранного слова «C:i» (16-9) «МЗЯ», обеспечивается токами « $$I_{ЗР}^0:i,Э$$

», показанными на Фиг.16, при этом выходы ключей, соединенных с шинами «ШР:0, 2-4, 6-9, 11-15» устанавливаются в третье состояние; при низком уровне сигналов « $$\overline{ЗТ2}$$

» и « $$\overline{D3}:\mathrm{0,}2-\mathrm{4,}6-\mathrm{9,}11-15$$

» (« $$\overline{D3}:\mathrm{1,}\mathrm{5,}10$$

» - имеют высокий уровень) подключение концов «А» шин «ШР:0, 2-4, 6-9,11-15» к «ШО» и концов «Б» этих шин соответственно к источникам тока «I_ЗР:0, 2-4, 6-9, 11-15» соответствующими ключами «БК ШР» (запись «1» в разряды с кодом «1» в «DIO:i» выбранного слова «C:i» «МЗЯ», обеспечивается токами « $$I_{ЗР}^1:i$$

», при этом выходы ключей, соединенных с шинами «ШР:1, 5, 10, Э», устанавливаются в третье состояние.The control unit keys bit tires (16-5) "BUK SHR" depending on the state of the signals $$\overline{D3:0-\mathrm{fifteen}}$$

"," $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

"Generates signals" b: 0-15 "," E ", arriving at the key block of the bit buses (16-7)" BC SR ", which provide: at a high level of signals" $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

"Setting the outputs of all keys" BC ShR "in the third state, ie disconnecting the ends "A" and "B" of all tires "ШР" from "БК ШР"; at a low signal level " $$\overline{3T\mathrm{one}}$$

"And a high level of signals" $$\overline{D3:0-\mathrm{fifteen}}$$

" (eg, $$\overline{D3:\mathrm{one}}$$

, $$\overline{D3:5}$$

, $$\overline{D3:10}$$

) connecting the ends “A” of the buses “ШР: 1, 5, 10, Э”, respectively, to the sources of the recording current - “I _ЗР : 1, 5,10, Э” with the keys “КА: 1, 5,10, Э” and the ends “B” of these buses to “SHO” with the keys “KB: 1, 5, 10, E” (entry “0” in the digits with the code “0” in “DIO: i” of the selected word “C: i” (16-9 ) "MLW", provided by currents " $$I_{3R}^0:i,E$$

", Shown in Fig.16, while the outputs of the keys connected to the tires" SHR: 0, 2-4, 6-9, 11-15 "are installed in the third state; at a low signal level " $$\overline{3T2}$$

"And" $$\overline{D3}:02-\mathrm{four,}6-\mathrm{9,}\mathrm{eleven}-\mathrm{fifteen}$$

"(" $$\overline{D3}:\mathrm{one,}\mathrm{5,}10$$

”- have a high level) connecting the ends“ A ”of the buses“ ШР: 0, 2-4, 6-9,11-15 ”to“ ШО ”and the ends“ B ”of these buses, respectively, to the current sources“ I _ЗР : 0, 2-4, 6-9, 11-15 "with the corresponding keys" BC ShR "(record" 1 "in the digits with the code" 1 "in" DIO: i "of the selected word" C: i "" MLW ", is provided by currents" $$I_{3R}^{\mathrm{one}}:i$$

”, While the outputs of the keys connected to the buses“ ШР: 1, 5, 10, Э ”are set to the third state.

Блок ключей шин записи слова (16-6) «БК ШЗС» обеспечивает соединение концов «ШЗС» выбранного для записи слова к источнику «I_ЗС» и «ШО» в режиме записи и отключение шин «ШЗС» в соответствии с описанием работы (16-4) «БУК ШЗС».The block of bus keys for recording the word (16-6) “BC ShZS” provides the connection of the ends of the ShZS of the word selected for recording to the source “I _ZS ” and “ShO” in the recording mode and disabling the buses of ShZS in accordance with the description of the work (16 -4) "BUK SHZS".

Блок ключей шин разряда (16-7) «БК ШР» обеспечивает: соединение концов «LUP:i» к источникам тока «I_ЗР:0-15, Э» и «ШО» в режиме записи и их отключение в соответствии с описанием работы (16-5) «БУК ШР»; соединение концов «A» («ШР:i» к источнику тока «I_Ч:0-15, Э» и отключение концов «Б» (16-37) «ШР:i» при высоком уровне сигнала чтения «Ч», при этом считанные из (16-9) «МЗЯ» сигналы «U_P:0-15» подаются на блок усилителей чтения (16-10) «БУЧ» с «ШР-А:0-15», а сигнал чтения «0» «U_P:Э» - с дополнительного выхода (16-7) «БК ШР».The key block of discharge buses (16-7) “BC SR” provides: connection of the ends “LUP: i” to current sources “I _ЗР : 0-15, Э” and “ШО” in recording mode and their disconnection in accordance with the description of work (16-5) "BUK SHR"; connecting the ends “A” (“ШР: i” to the current source “I _Ч : 0-15, Э” and disconnecting the ends “B” (16-37) “ШР: i” at a high reading signal “Ч”, at for this, the signals “U _P : 0-15” read from (16-9) “MZYA” are fed to the reading amplifier block (16-10) “BEECH” with “SR-A: 0-15”, and the read signal is “0” “U _P : E” - from the auxiliary output (16-7) of “BC SR”.

Блок формирователя токов записи и чтения (16-8) «ФТЗЧ» вырабатывает: при высоком уровне сигнала записи «З» стабильные токи записи слова «I_ЗС» и разрядные токи записи «I_ЗР:0-15, Э»; при высоком уровне сигнала чтения «Ч» стабильные токи чтения «I_Ч:0-15, Э».The block of the shaper of write and read currents (16-8) "FTZCH" produces: at a high level of the write signal "Z" stable write currents of the word "I _ЗС " and discharge write currents "I _ЗР : 0-15, Э"; at a high level of the reading signal "H" stable reading currents "I _H : 0-15, E".

Матрица запоминающих ячеек (16-9) «МЗЯ» предназначена для энергонезависимого хранения информации, записанной в 4096 шестнадцатиразрядных словах, и обеспечивает пословную запись и чтение информации. На Фиг.19 приведено схематическое изображение запоминающей ячейки «ЗЯ», которая состоит из магнитного туннельного перехода (19-1) «MTJ», (19-5) транзистора МОП и системы шин: (19-2) «ШР», (19-3) «ШЗС», (19-4) «ШЧС».The matrix of memory cells (16-9) "MLM" is designed for non-volatile storage of information recorded in 4096 sixteen-bit words, and provides a word-by-word record and reading information. On Fig shows a schematic representation of the storage cell "ZA", which consists of a magnetic tunnel junction (19-1) "MTJ", (19-5) of the MOS transistor and bus system: (19-2) "SHR", (19 -3) “ShZS”, (19-4) “ShChS”.

Каждое слово состоит из 17 «ЗЯ», одна из которых эталонная, установленная в состояние «0» и служащая для выработки эталонного напряжения U_Э при чтении информации из данного слова, что позволяет компенсировать частично технологические отклонения сопротивлений низкого R_H и высокого R_B уровней в (19-1) «MTJ» в словах /6/.Each word consists of 17 “ЗЯ”, one of which is a reference, set to “0” and serves to generate a reference voltage U _Э when reading information from this word, which allows to partially compensate for technological deviations of the low R _H and high R _B resistance levels in (19-1) "MTJ" in the words / 6 /.

Блок усилителей сигналов чтения (16-10) «БУЧ» обеспечивает усиление считанных сигналов «U_P:0-15» и выработку нормированных сигналов «D4:0-15» с уровнем логической «1» или «0» при поступлении сигнала « $$\overline{ЧТ2}$$

» высокого уровня. Сигнал « $$\overline{ЧТ1}$$

» используется для подготовки (16-10) «БУЧ» к чтению в соответствии с его алгоритмом работы.The block of amplifiers for reading signals (16-10) “BEECH” provides amplification of the read signals “U _P : 0-15” and the generation of normalized signals “D4: 0-15” with a logic level “1” or “0” when the signal “ $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

" high level. Signal " $$\overline{HT\mathrm{one}}$$

"Is used to prepare (16-10)" BEECH "for reading in accordance with its algorithm of work.

На Фиг.20 приведена схема функциональная блока дешифратора адреса (16-1) «Дш.А».Figure 20 shows a functional block diagram of the address decoder (16-1) "Дш.А".

При разработке больших матричных кристаллов (БМК) чаще всего применяются логические элементы типа «И-НЕ», «ИЛИ-НЕ» с числом входов не более 4 с коэффициентом разветвления не более 8 входов /7/. За один вход принимается два затвора транзисторов МОП. Для увеличения коэффициента разветвления используют параллельное соединение 2, 3 или 4 инверторов (далее по тексту «НЕ2», «НЕ3» или «НЕ4»), которые обеспечивают соответственно коэффициенты разветвления 16, 24 или 32 при использовании транзисторов МОП с одинаковыми параметрами (размерами).When developing large matrix crystals (BMCs), logical elements such as “AND-NOT”, “OR-NOT” with the number of inputs no more than 4 with the branching coefficient no more than 8 inputs / 7 / are most often used. Two gates of MOS transistors are taken as one input. To increase the branching coefficient, parallel connection of 2, 3 or 4 inverters (hereinafter referred to as "HE2", "HE3" or "HE4") is used, which provide branching coefficients of 16, 24 or 32, respectively, when using MOS transistors with the same parameters (sizes) .

В соответствии с этим для реализации функций блока (16-1) «Дш.А» выбрана функциональная схема, состоящая из трех однотипных дешифраторов «Дш.1-1», «Дш.1-2», «Дш.1-3» первого типа, построенных на основе элементов «4ИЛИ-НЕ» и шестнадцати однотипных дешифраторов «Дш.2.1-Дш.2.16», построенных на основе элементов «3И-НЕ».In accordance with this, to implement the functions of the unit (16-1) “Дш.А”, a functional scheme consisting of three decoders of the same type “Дш.1-1”, “Дш.1-2”, “Дш.1-3” was chosen the first type, built on the basis of elements "4IL-NOT" and sixteen of the same type of decoders "Дш.2.1-Дш.2.16", built on the basis of the elements "3I-NOT".

Поскольку каждый выход «Bi» дешифратора первого типа «Дш.1» должен работать на 256 входов дешифраторов второго типа «Дш.2», он показан в виде шины, состоящей из 8 проводников, каждый из которых соединен с выходом инвертора «НЕ4», способным работать на 32 входа логических элементов.Since each output “Bi” of the decoder of the first type “Дш.1” must work on 256 inputs of the decoders of the second type “Дш.2”, it is shown in the form of a bus consisting of 8 conductors, each of which is connected to the output of the inverter “HE4”, able to work on 32 inputs of logic elements.

В табл.1 приведено состояние выходов «В1-В16» дешифратора первого типа от комбинации сигналов, поступающих на его входы «а1-а4».Table 1 shows the status of the outputs "B1-B16" of the first type of decoder from a combination of signals arriving at its inputs "a1-a4".

Из табл.1 следует, что числовое значение двоичного кода, сигналы которого поступают на входы «а4-а1», соответствуют номеру выхода, на котором вырабатывается сигнал с уровнем логической «1».From table 1 it follows that the numerical value of the binary code, the signals of which are fed to the inputs "a4-a1", correspond to the number of the output on which the signal is generated with a logic level of "1".

Дешифратор второго типа «Дш.2-1» вырабатывает сигнал с уровнем логической «1» на одном из выходов «Bi» при условии, что на его вход «а1» поступает с «Дш.1-1» сигнал с уровнем логической «1», при этом i=(NBДш.1-2)·16+(NBДш.1-3), где NB - номер выходов соответственно «Дш.1-2» и «Дш.1-3», на которых вырабатывается сигналы с уровнем логической «1», поступающие соответственно на входы «а2» и «а3» «Дш.2». Таким образом, на одном из выходов «C:i» (16-1) «Дш.А» вырабатывается сигнал с уровнем логической «1», где i соответствует числовому значению кода адреса «A11-A0».The second type decoder “Дш.2-1” produces a signal with a logic level “1” at one of the outputs “Bi”, provided that its input “a1” receives a signal with a logic level “1” from “Дш.1-1” ", While i = (NBДш.1-2) · 16 + (NBДш.1-3), where NB is the number of outputs, respectively," Дш.1-2 "and" Дш.1-3 ", on which the signals are generated with a logic level of "1", respectively, received at the inputs "a2" and "a3" "Dsh.2". Thus, at one of the outputs “C: i” (16-1) “Дш.А” a signal is generated with a logic level “1”, where i corresponds to the numerical value of the address code “A11-A0”.

Таблица 1Table 1 Состояние выходов дешифратора первого типаThe state of the outputs of the first type of decoder Входы «А»Inputs A Выходы «В»Outputs "B" 4four 33 22 1one 15fifteen 14fourteen 1313 1212 11eleven 1010 99 88 77 66 55 4four 33 22 1one 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 1one 00 00 00 1one 00 00 00 00 00 00 00 00 00 00 00 00 00 00 1one 00 00 00 1one 00 00 00 00 00 00 00 00 00 00 00 00 00 00 1one 00 00 00 00 1one 1one 00 00 00 00 00 00 00 00 00 00 00 00 1one 00 00 00 -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- 00 1one 1one 1one 00 00 00 00 00 00 00 00 1one 00 00 00 00 00 00 00 -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- -- 1one 1one 1one 00 00 1one 00 00 00 00 00 00 00 00 00 00 00 00 00 00 1one 1one 1one 1one 1one 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

Каждый выход дешифратора второго типа нагружен на 13 входов: 4 входа (16-4) «БУК ШЗС» и 17 затворов транзисторов МОП «ЗЯ» выбранного слова (16-9) «МЗЯ».Each output of the second type of decoder is loaded with 13 inputs: 4 inputs (16-4) of the “BUK SHZS” and 17 gates of the transistors of the MOS “ZYA” of the selected word (16-9) “МЗЯ”.

На Фиг.21 приведена принципиальная электрическая схема дешифратора первого типа. На каждом выходе «Bi» (i=0…15) дешифратора установлен блок инверторов 8×4, состоящий из 8 инверторов «НЕ4», выходы которых ниже будем обозначать «Bi-1», «Bi-2»…«Bi-8».In Fig.21 shows a circuit diagram of a decoder of the first type. At each output “Bi” (i = 0 ... 15) of the decoder, an 8 × 4 inverter unit is installed, consisting of 8 “HE4” inverters, the outputs of which will be denoted below by “Bi-1”, “Bi-2” ... “Bi-8 ".

Вход каждого инвертора «НЕ4», входящего в блок инверторов 8×4, эквивалентен 4 простым входам (2 затвора транзисторов МОП). Поэтому между элементами «4ИЛИ-НЕ» и блоком инверторов установлен для согласования нагрузок инвертор «НЕ4».The input of each “HE4” inverter included in the 8 × 4 inverter unit is equivalent to 4 simple inputs (2 shutters of MOS transistors). Therefore, between the elements "4OR-NOT" and the inverter unit is installed for load balancing inverter "HE4".

В табл.2.1 приведено состояние выходов дешифратора от комбинации сигналов, поступающих на его входы «а1-а4».Table 2.1 shows the state of the decoder outputs from a combination of signals supplied to its inputs “A1-A4”.

На Фиг.22 приведена принципиальная электрическая схема одного (i) из 256 каналов дешифратора второго типа, где i=0,1…255.In Fig.22 shows a circuit diagram of one (i) of 256 channels of the decoder of the second type, where i = 0.1 ... 255.

На выходе «Bi» i-го канала «Дш.2» вырабатывается сигнал «C(i+n256)», где n=0, 1…15 соответственно для Дш.2-1, Дш.2-2…Дш.2-16.The signal “C (i + n256)” is generated at the output “Bi” of the i-th channel “Дш.2”, where n = 0, 1 ... 15, respectively, for Дш.2-1, Дш.2-2 ... Дш.2 -16.

В табл.2 приведены соединения входов «а1» «Дш.2-1-Дш.2-16» с выходами «Дш.1-1».Table 2 shows the connections of the inputs “a1” “Дш.2-1-Дш.2-16” with the outputs “Дш.1-1".

Таблица 2table 2 Соединения входов дешифратораDecoder Input Connections Входы Дш2Inputs Дш2 Выходы «Дш.1-1», соединенные с входами «а1» «Дш.2-1»-«Дш.2-16»The outputs "Дш.1-1" connected to the inputs "a1" "Дш.2-1" - "Дш.2-16" Дш2-1Dsh2-1 Дш2-2Dsh2-2 Дш2-3Dsh2-3 Дш2-4Dsh2-4 Дш2-5Dsh2-5 Дш2-6Dsh2-6 Дш2-7Dsh2-7 Дш2-8Dsh2-8 Дш2-9Dsh2-9 Дш2-10Dsh2-10 Дш2-11Dsh2-11 Дш2-12Dsh2-12 Дш2-13Dsh2-13 Дш2-14Dsh2-14 Дш2-15Dsh2-15 Дш2-16Dsh2-16 0а1-31а10a1-31a1 1B0-11B0-1 1B1-11B1-1 1B2-11B2-1 1B3-11B3-1 1B4-11B4-1 1B5-11B5-1 1B6-11B6-1 1B7-11B7-1 1B8-11B8-1 1B9-11B9-1 1B10-11B10-1 1B11-11B11-1 1B12-11B12-1 1B13-11B13-1 1B14-11B14-1 1B15-11B15-1 32а1-63а132a1-63a1 1B0-21B0-2 1B1-21B1-2 1B2-21B2-2 1B3-21B3-2 1B4-21B4-2 1B5-21B5-2 1B6-21B6-2 1B7-21B7-2 1B8-21B8-2 1B9-21B9-2 1B10-21B10-2 1B11-11B11-1 1B12-21B12-2 1B13-21B13-2 1B14-21B14-2 1B15-21B15-2 64а1-95а164a1-95a1 1B0-31B0-3 1B1-31B1-3 1B2-31B2-3 1B3-31B3-3 1B4-31B4-3 1B5-31B5-3 1B6-31B6-3 1B7-31B7-3 1B8-31B8-3 1B9-31B9-3 1B10-31B10-3 1B11-11B11-1 1B12-31B12-3 1B13-31B13-3 1B14-31B14-3 1B15-31B15-3 96а1-127а196a1-127a1 1B0-41B0-4 1B1-41B1-4 1B2-41B2-4 1B3-41B3-4 1B4-41B4-4 1B5-41B5-4 1B6-41B6-4 1B7-41B7-4 1B8-41B8-4 1B9-41B9-4 1B10-41B10-4 1B11-11B11-1 1B12-41B12-4 1B13-41B13-4 1B14-41B14-4 1B15-41B15-4 128а1-159а1128a1-159a1 1B0-51B0-5 1B1-51B1-5 1B2-51B2-5 1B3-51B3-5 1B4-51B4-5 1B5-51B5-5 1B6-51B6-5 1B7-51B7-5 1B8-51B8-5 1B9-51B9-5 1B10-51B10-5 1B11-11B11-1 1B12-51B12-5 1B13-51B13-5 1B14-51B14-5 1B15-51B15-5 160а1-191а1160a1-191a1 1B0-61B0-6 1B1-61B1-6 1B2-61B2-6 1B3-61B3-6 1B4-61B4-6 1B5-61B5-6 1B6-61B6-6 1B7-61B7-6 1B8-61B8-6 1B9-61B9-6 1B10-61B10-6 1B11-11B11-1 1B12-61B12-6 1B13-61B13-6 1B14-61B14-6 1B15-61B15-6 192а1-223а1192a1-223a1 1B0-71B0-7 1B1-71B1-7 1B2-71B2-7 1B3-71B3-7 1B4-71B4-7 1B5-71B5-7 1B6-71B6-7 1B7-71B7-7 1B8-71B8-7 1B9-71B9-7 1B10-71B10-7 1B11-11B11-1 1B12-71B12-7 1B13-71B13-7 1B14-71B14-7 1B15-71B15-7 224а1-255а1224a1-255a1 1B0-81B0-8 1B1-81B1-8 1B2-81B2-8 1B3-81B3-8 1B4-81B4-8 1B5-81B5-8 1B6-81B6-8 1B7-81B7-8 1B8-81B8-8 1B9-81B9-8 1B10-81B10-8 1B11-11B11-1 1B12-81B12-8 1B13-81B13-8 1B14-81B14-8 1B15-81B15-8

В табл.3 и 4 приведены соединения соответственно входов «а2» и «а3» любого «Дш.2» с выходами «Дш.1-2» и «Дш.1-3».Tables 3 and 4 show the connections of inputs “a2” and “a3” of any “Дш.2” with outputs “Дш.1-2” and “Дш.1-3”, respectively.

Таблица 3Table 3 Соединения входов и выходов дешифратораDecoder Input and Output Connections Соединение выходов «Дш.1-2» с входами «а2» «Дш.2»Connection of outputs “Дш.1-2” with inputs “а2" "Дш.2" Выходы Дш.1-2Outputs Dsh. 1-2 Входы Дш.2Inputs Дш.2 Выходы Дш.1-2Outputs Dsh. 1-2 Входы Дш.2Inputs Дш.2 Выходы Дш.1-2Outputs Dsh. 1-2 Входы Дш.2Inputs Дш.2 2B-12B-1 0а2, 1а20a2, 1a2 2B5-12B5-1 80а2, 81а280a2, 81a2 2B10-12B10-1 160а2, 161а2160a2, 161a2 2B0-22B0-2 2а2, 3а22a2, 3a2 -- -- -- -- 2B0-32B0-3 4а2, 5а24a2, 5a2 2B5-82B5-8 94а2, 95а294a2, 95a2 2B10-82B10-8 174а2, 175а2174a2, 175a2 2B0-42B0-4 6а2, 7а26a2, 7a2 2B6-12B6-1 96а2, 97а296a2, 97a2 2B11-12B11-1 176а2, 177а2176a2, 177a2 2B0-52B0-5 8а2, 9а28a2, 9a2 -- -- -- -- 2B0-62B0-6 10а2, 11а210a2, 11a2 2B6-82B6-8 110а2, 111а2110a2, 111a2 2B11-82B11-8 190а2, 191а2190a2, 191a2 2B0-72B0-7 12а2, 13а212a2, 13a2 2B7-12B7-1 112а2, 113а2112a2, 113a2 2B12-12B12-1 192а2, 193а2192a2, 193a2 2B0-82B0-8 14а2, 15а214a2, 15a2 -- -- -- -- 2B1-12B1-1 16а2, 17а216a2, 17a2 2B7-82B7-8 126а2, 127а2126a2, 127a2 2B12-82B12-8 206а2, 207а2206a2, 207a2 -- -- 2B8-12B8-1 128а2, 129а2128a2, 129a2 2B13-12B13-1 208а2, 209а2208a2, 209a2 2B1-82B1-8 30а2, 31а230a2, 31a2 -- -- -- -- 2B2-12B2-1 32а2, 33а232a2, 33a2 2B8-82B8-8 142а2, 143а2142a2, 143a2 2B13-82B13-8 222а2, 223а2222a2, 223a2 -- -- 2B9-12B9-1 144а2, 145а2144a2, 145a2 2B14-12B14-1 224а2, 225а2224a2, 225a2 2B2-82B2-8 46а2, 47а246a2, 47a2 2B9-22B9-2 146а2, 147а2146a2, 147a2 -- -- 2B3-12B3-1 48а2, 49а248a2, 49a2 2B9-32B9-3 148а2, 149а2148a2, 149a2 2B14-82B14-8 238а2, 239а2238a2, 239a2 -- -- 2B9-42B9-4 150а2, 151а2150a2, 151a2 2B15-12B15-1 240а2, 241а2240a2, 241a2 2B3-82B3-8 62а2, 63а262a2, 63a2 2B9-52B9-5 152а2, 153а2152a2, 153a2 2B15-22B15-2 242а2, 243а2242a2, 243a2 2B4-12B4-1 64а2, 65а264a2, 65a2 2B9-62B9-6 154а2, 155а2154a2, 155a2 -- -- -- -- 2B9-72B9-7 156а2, 157а2156a2, 157a2 2B15-72B15-7 252а2, 253а2252a2, 253a2 2B4-82B4-8 78а2, 79а278a2, 79a2 2B9-82B9-8 158а2, 159а2158a2, 159a2 2B15-82B15-8 254а2, 255а2254a2, 255a2

Таблица 4Table 4 Соединения входов и выходов дешифратораDecoder Input and Output Connections Соединение выходов «Дш.1-3» с входами «а3» «Дш.2»The connection of the outputs "Дш.1-3" with the inputs "a3" "Дш.2" Выходы
Дш.1-3Outputs
Dsh. 1-3 Входы Дш.2Inputs Дш.2 Выходы Дш.1-3Outputs Dsh.1-3 Входы Дш.2Inputs Дш.2 Выходы Дш.1-3Outputs Dsh.1-3 Входы Дш.2Inputs Дш.2 3В0-13В0-1 0а3, 16а30a3, 16a3 3B0-43B0-4 96а3, 112а396a3, 112a3 3В0-73В0-7 192а3, 208а3192a3, 208a3 3B1-13B1-1 1а3, 17а31a3, 17a3 -- -- -- -- 3B2-13B2-1 2а3,18а32a3.18a3 3B15-43B15-4 111а3, 127а3111a3, 127a3 3B15-73B15-7 207а3, 223а3207a3, 223a3 3B3-13B3-1 3а3, 19а33a3, 19a3 3B0-53B0-5 128а3, 144а3128a3, 144a3 3B0-83B0-8 224а3, 240а3224a3, 240a3 3B4-13B4-1 4а3, 20а34a3, 20a3 -- -- 3B1-83B1-8 225а3, 241а3225a3, 241a3 3B5-13B5-1 5а3, 21а35a3, 21a3 3B15-53B15-5 143а3, 159а3143a3, 159a3 3B2-83B2-8 226а3, 242а3226a3, 242a3 3B6-13B6-1 6а3, 22а36a3, 22a3 3B0-63B0-6 160а3, 176а3160a3, 176a3 3B3-83B3-8 227а3, 243а3227a3, 243a3 3B7-13B7-1 7а3, 23а37a3, 23a3 3B1-63B1-6 161а3, 177а3161a3, 177a3 3B4-83B4-8 228а3, 244а3228a3, 244a3 3B8-13B8-1 8а3, 24а38a3, 24a3 3B2-63B2-6 162а3, 178а3162a3, 178a3 3B5-83B5-8 229а3, 245а3229a3, 245a3 3B9-13B9-1 9а3, 25а39a3, 25a3 3B3-63B3-6 163а3, 179а3163a3, 179a3 3B6-83B6-8 230а3, 246а3230a3, 246a3 3B10-13B10-1 10а3, 26а310a3, 26a3 3B4-63B4-6 164а3, 180а3164a3, 180a3 3B7-83B7-8 231а3, 247а3231a3, 247a3 3B11-13B11-1 11а3, 27а311a3, 27a3 3B5-63B5-6 165а3, 181а3165-3, 181-3 3B8-83B8-8 232а3, 248а3232a3, 248a3 3B12-13B12-1 12а3, 28а312a3, 28a3 3B6-63B6-6 166а3, 182а3166a3, 182a3 3B9-83B9-8 233а3, 249а3233a3, 249a3 3B13-13B13-1 13а3, 29а313a3, 29a3 3B7-63B7-6 167а3, 183а3167a3, 183a3 3B10-83B10-8 234а3, 250а3234a3, 250a3 3B14-13B14-1 14а3, 30а314a3, 30a3 3B8-63B8-6 168а3, 184а3168-3, 184-3 3B11-83B11-8 235а3, 251а3235a3, 251a3 3B15-13B15-1 15а3, 31а315a3, 31a3 3B9-63B9-6 169а3, 185а3169a3, 185a3 3B12-83B12-8 236а3, 252а3236a3, 252a3 3В0-23В0-2 32а3, 48а332a3, 48a3 3B10-63B10-6 170а3, 186а3170a3, 186a3 3B13-83B13-8 237а3, 253а3237a3, 253a3 -- -- 3B11-63B11-6 171а3, 187а3171a3, 187a3 3B14-83B14-8 238а3, 254а3238a3, 254a3 3B15-23B15-2 47а3, 63а347a3, 63a3 3B12-63B12-6 172а3, 188а3172a3, 188a3 3B15-83B15-8 239а3, 255а3239a3, 255a3 3В0-33В0-3 64а3, 80а364a3, 80a3 3B13-63B13-6 173а3, 189а3173a3, 189a3     -- -- 3B14-63B14-6 174а3, 190а3174a3, 190a3     3B15-33B15-3 79а3, 95а379a3, 95a3 3B15-63B15-6 175а3, 191а3175a3, 191a3    

Блок ввода-вывода данных (16-2) «БВВД» в режиме записи должен отключать шины «DIO:0-15» от выходов усилителей чтения и вырабатывать сигналы « $$\overline{D3:0-15}$$

», которые поступают на входы (16-5) «БУК ШР». В режиме чтения (16-2) «БВВД» должен подключать шину «DIO:0-15» к выходам усилителей чтения через буферные каскады при поступлении сигнала « $$\overline{ЧТ2}$$

» низкого уровня. На Фиг.23 приведена принципиальная электрическая схема (16-2) «БВВД». Она состоит из инвертора «НЕ2», вырабатывающего сигнал «ЧТ2-В» и 16 одинаковых каналов. При работе первого канала в режиме записи на входы инвертора «НЕ2» и элемента «2ИЛИ-НЕ» поступает сигнал « $$\overline{ЧТ2}$$

» высокого уровня («1»), обеспечивающий выработку на выходах элементов «2И-НЕ» и «2ИЛИ-НЕ» соответственно сигналов высокого («1») и низкого («0») уровней, которые закрывают соответственно p-канальный и n-канальный транзисторы МОП, отключая шину «DIO:0» от выхода «D4:0» (16-10) «БУЧ». Сигнал с шины «DIO:0» инвертируется инвертором и поступает на вход « $$\overline{D3:0}$$

» (16-5) «БУК ШР».The data input-output unit (16-2) of the “BVVD” in the recording mode should disconnect the “DIO: 0-15” buses from the outputs of the reading amplifiers and generate signals “ $$\overline{D3:0-\mathrm{fifteen}}$$

”, Which enter the inputs (16-5) of“ BUK SHR ”. In the reading mode (16-2), the “BVVD” must connect the “DIO: 0-15” bus to the outputs of the reading amplifiers through the buffer stages when the signal “ $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

"Low level. In Fig.23 shows a circuit diagram (16-2) "BVVD". It consists of an inverter "HE2", generating a signal "CT2-V" and 16 identical channels. When the first channel is in recording mode, the signal “« 2 ’or-NOT” is received at the inputs of the inverter $$\stackrel{}{HT}$$$$\overline{2}$$

"High level (" 1 "), which ensures the output of the elements" 2I-NOT "and" 2IL-NOT ", respectively, signals of high (" 1 ") and low (" 0 ") levels, which close the p-channel and n, respectively channel MOS transistors, disconnecting the DIO: 0 bus from the D4: 0 (16-10) BEECH output. The signal from the bus "DIO: 0" is inverted by the inverter and fed to the input " $$\overline{D3:0}$$

"(16-5)" BUK SHR ".

В режиме чтения на входы инвертора «НЕ2» и элемента «2ИЛИ-НЕ» поступает сигнал « $$\overline{ЧТ2}$$

» низкого уровня («0»), обеспечивающий выработку на выходах элементов «2И-НЕ» и «2ИЛИ-НЕ»: сигналов высокого уровня («1») при поступлении сигнала «DЧ:0» с «БУЧ» низкого уровня («0»), которые закрывают p-канальный и открывают n-канальный транзисторы, при этом на выход шины «DIO:0» поступает сигнал низкого уровня («0»); сигналов низкого уровня («0») при поступлении сигнала «DЧ:0» высокого уровня («1»), которые открывают p-канальный и закрывают n-канальный транзисторы, при этом на выход шины «DIO:0» поступает сигнал высокого уровня («1»). Работа остальных 15 каналов (16-2) «БВВД» аналогична описанной работе первого канала.In the reading mode, the signal ““ OR-NOT ”receives the signal“ $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

"Low level (" 0 "), which ensures the generation of" 2I-NOT "and" 2IL-NOT "elements at the outputs: high-level signals (" 1 ") when a" DC: 0 "signal is received from a low-level" BEECH "signal (" 0 "), which close the p-channel and open the n-channel transistors, while the output of the bus" DIO: 0 "receives a low signal (" 0 "); low-level signals (“0”) when a high-level signal “DCH: 0” (“1”) is received, which opens the p-channel and closes the n-channel transistors, while a high-level signal is output to the “DIO: 0” bus ("one"). The work of the remaining 15 channels (16-2) of the BVVD is similar to the described operation of the first channel.

Блок управления записью и чтением данных (16-3) «БУЗЧ» вырабатывает сигналы управления в режимах записи и чтения в соответствии с временными диаграммами, приведенными на Фиг.17 и Фиг.18. Сигналы чтения « $$\overline{ЧТ1}$$

» и « $$\overline{ЧТ2}$$

», « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

» снимаются с выходов инверторов «НЕ3», обеспечивающих коэффициент разветвления 24, сигналы записи «З» и « $$\overline{ЧТ2}$$

» - с выходов инверторов «НЕ1» и «НЕ4», обеспечивающих коэффициенты разветвления соответственно 8 и 32.The control unit for writing and reading data (16-3) "BUZCH" generates control signals in write and read modes in accordance with the timing diagrams shown in Fig.17 and Fig.18. Read Signals $$\overline{HT\mathrm{one}}$$

"And" $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

"," $$\overline{3T\mathrm{one}}$$

"," $$\overline{3\mathrm{<figure-callout\; id="2"\; label="T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">T</figure-callout>}2}$$

"Removed from the outputs of the inverters" HE3 ", providing a branching factor of 24, the recording signals" Z "and" $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

"- from the outputs of the inverters" HE1 "and" HE4 ", providing branching ratios of 8 and 32, respectively.

Блок управления ключами шин записи слова (16-4) «БУК ШЗС» выполнен: из двух одинаковых схем разветвления «Сх.Р1» и «Сх.Р2», предназначенных для разветвления соответственно сигналов « $$\overline{ЗТ1}$$

» и « $$\overline{ЗТ2}$$

» на 256 выходов с коэффициентом разветвления 32 каждый; из блока схем управления ключами «БСх.УК». Блок «БСх.УК» состоит из 4096 одинаковых схем управления ключами («Сх.УК:0-Сх.УК:4095»). На вход «P» «Сх.УК:i» поступает с (16-1) «Дш.А» сигнал «C:i», разрешающий запись слова в строку «i» (16-9) «МЗЯ».The key management unit for the recording keys of the word (16-4) “BUK SHZS” is made of: from two identical branching circuits “Cx.P1” and “Cx.P2”, intended for branching the signals “ $$\overline{3T\mathrm{one}}$$

"And" $$\overline{3\mathrm{<figure-callout\; id="2"\; label="T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">T</figure-callout>}2}$$

"On 256 outputs with a branching ratio of 32 each; from the block of key management circuits “BSh.UK”. The “BSh.UK” block consists of 4096 identical key management schemes (“Sh.UK: 0-Sh.UK: 4095”). The input “P” “Scheme CC: i” receives from (16-1) “Дш.А” the signal “C: i”, which allows writing the word into the string “i” (16-9) “МЗЯ”.

Входы «У1» и «У2» каждых 8-и «Сх.УК.-i» («Сх.УК:0-7», «Сх.УК:8-15» и т.д.) соответственно объединены между собой, образуя 256 входов «У1:0-255» и «У2:0-255) «БСх.УК», при этом на «У1:1» и «У2:1» поступает соответственно сигнал «ЗT2-Bi» и «ЗТ1-Bi».The inputs “U1” and “U2” of each 8 “Sh.UK.-i” (“Sh.UK: 0-7”, “Sh.UK: 8-15”, etc.) are respectively interconnected , forming 256 inputs "U1: 0-255" and "U2: 0-255)" BSh.UK ", while at the same time, the signal" ZT2-Bi "and" ZT1, respectively, are supplied to "U1: 1" and "U2: 1" -Bi. "

Сигналы с выходов «а1», «б1» и «а2», «б2» «Сх.УК:i» поступают соответственно на входы ключей «КА:i» и «КБ:i», выходы которых соединены соответственно с концами «А» и «Б» шины «ШЗС:i».The signals from the outputs “a1”, “b1” and “a2”, “b2” “Ck. CC: i” are received respectively at the inputs of the keys “KA: i” and “KB: i”, the outputs of which are connected respectively to the ends “A "And" B "tires" ШЗС: i ".

На Фиг.26 приведена принципиальная электрическая схема разветвления «Сх.Р».In Fig.26 is a schematic electrical diagram of the branching "C. R".

Для увеличения коэффициента разветвления в схеме использованы инверторы «НЕ2» и «НЕ4», в которых параллельно соединены соответственно 2 и 4 инвертора. Инверторы «НЕ2» и «НЕ4» обеспечивают коэффициенты разветвления 16 и 32.To increase the branching coefficient in the circuit, the HE2 and HE4 inverters are used, in which 2 and 4 inverters are connected in parallel, respectively. Inverters “HE2” and “HE4” provide branching factors of 16 and 32.

На входах «Сх.Р» установлены блоки инверторов «НЕ8×4»,. входы каждого блока соединены между собой и выходом инвертора «НЕ4».At the inputs of “SC.R”, inverter blocks “HE8 × 4” are installed. the inputs of each block are interconnected and the output of the inverter "HE4".

Сигналы с 8-и выходов каждого блока «НЕ8×4» поступают на входы управления «У2i» («У1i») 16 схем управления ключами «Сх.УК:i».The signals from the 8 outputs of each HE8x4 block are fed to the control inputs “U2i” (“U1i”) of 16 key management circuits “Scheme CC: i”.

На Фиг.27 приведена принципиальная электрическая схема схемы управления ключами «Сх.УК:i». Схема управления ключами «Сх.УК» обеспечивает выработку сигналов «а1», «б1», «а2», «б2» в зависимости от входных сигналов «P», «У1», «У2» в соответствии с табл.5.On Fig is a schematic electrical diagram of a key management scheme "Scheme. CC: i". The key management scheme “Scheme UK” provides the generation of signals “A1”, “B2”, “A2”, “B2” depending on the input signals “P”, “U1”, “U2” in accordance with Table 5.

Примечание: состояние «У1»=«У2» запрещено при «P»=«1», x может принимать состояние «1» или «0».Note: the state “U1” = “U2” is prohibited with “P” = “1”, x can take the state “1” or “0”.

Таблица 5Table 5 Схема управления ключамиKey management scheme PP У1U1 У2U2 а1a1 б1b1 а2a2 б2b2 00 xx XX 1one 00 1one 00 1one 00 1one 00 00 1one 1one 1one 1one 00 1one 1one 00 00 1one 00 00 1one 00 1one 00

Принципиальная электрическая схема блока управления ключами шин разрядов (16-5) «БУК ШР» приведена на Фиг.28.Schematic diagram of the control unit keys bus discharges (16-5) "BUK SHR" is shown in Fig.28.

Схема «БУК ШР» состоит из инверторов «НЕ1», «НЕ3» и «НЕ1», «НЕ2», предназначенных для задержки, инвертирования и разветвления соответственно сигналов « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

», канала выработки сигналов «б1:Э», «б2:Э» и 16 одинаковых каналов выработки сигналов «б1:0-15», «б2:0-15» в зависимости от входных сигналов « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

» и « $$\overline{D3:i}$$

» в соответствии с табл.6.The circuit “BUK SHR” consists of inverters “HE1”, “HE3” and “HE1”, “HE2”, designed to delay, invert and branch the signals “ $$\overline{3T\mathrm{one}}$$

"," $$\overline{3\mathrm{<figure-callout\; id="2"\; label="T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">T</figure-callout>}2}$$

", The channel for generating signals" b1: E "," b2: E "and 16 identical channels for generating signals" b1: 0-15 "," b2: 0-15 "depending on the input signals" $$\overline{3T\mathrm{one}}$$

"," $$\overline{3\mathrm{<figure-callout\; id="2"\; label="T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">T</figure-callout>}2}$$

"And" $$\overline{D3:i}$$

"In accordance with table.6.

Таблица 6Table 6 Таблица соответствия сигналовSignal mapping table $$\overline{ЗТ1}$$

$$\overline{3T\mathrm{one}}$$

$$\overline{ЗТ2}$$

$$\overline{3\mathrm{<figure-callout\; id="2"\; label="T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">T</figure-callout>}2}$$

$$\overline{D3:i}$$

$$\overline{D3:i}$$

б1:ib1: i б2:ib2: i б1:Эb1: e б2:ЭB2: E 1one 1one XX 00 00 00 00 00 1one 00 00 00 00 1one 00 1one 1one 00 1one 00 1one 1one 00 00 1one 00 00 00 1one 00 1one 00 00 00 00

Примечание: состояние « $$\overline{ЗТ1}$$

»=« $$\overline{ЗТ2}$$

»=«0» запрещено, x может принимать состояние "1" или "0". На Фиг.29 приведена электрическая схема ключа коммутации тока, выполненная на транзисторах КМОП, которые обеспечивают соединение шины с источником тока I или «ШО», а также отключение шины от них за счет переключения выхода ключа в третье состояние (R≈∞).Note: “ $$\overline{3T\mathrm{one}}$$

"=" $$\overline{3\mathrm{<figure-callout\; id="2"\; label="T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">T</figure-callout>}2}$$

"=" 0 "is forbidden, x can take the state" 1 "or" 0 ". In Fig.29 shows the electrical circuit of the current switching key, made on CMOS transistors, which provide a bus connection to a current source I or "SHO", as well as disconnecting the bus from them by switching the key output to the third state (R≈∞).

В табл.7 приведено состояние выхода ключа в зависимости от уровня сигналов управления.Table 7 shows the key output status depending on the level of control signals.

Таблица 7Table 7 Состояние выхода ключаKey Output Status аbut бb ВAT 00 00 II 1one 1one ШОSHO 1one 00 R≈∞R≈∞

Ключи используются в (16-6) «БК ШЗС» и (16-7) «БК ШР».The keys are used in (16-6) “BC ShZS” and (16-7) “BC ShR”.

Блок ключей шин записи слова (16-6) «БК ШЗС» состоит из 4096 одинаковых каналов. На Фиг.30 приведена принципиальная электрическая схема одного из каналов (i), состоящего из двух ключей «К1» и «К2» и соединения их выходов «В1» и «В2» с концами «А» и «Б» шины «ШЗС:i».The block of bus keys for recording the word (16-6) “BC ShZS” consists of 4096 identical channels. On Fig shows a circuit diagram of one of the channels (i), consisting of two keys "K1" and "K2" and the connection of their outputs "B1" and "B2" with the ends "A" and "B" of the bus "SHZS: i ".

В табл.8 приведены уровни входных сигналов управления, обеспечивающих отключение шины «ШЗС:i» от источника тока «I_ЗС» (состояние «I_ЗС»=0), и изменение направления тока «I_ЗС» для обеспечения записи «0» (ток « $$I_{ЗС}^0$$

») и «1» (ток « $$I_{ЗС}^1$$

»).Table 8 shows the levels of control input signals that ensure the disconnection of the “SHZS: i” bus from the current source “I _ЗС ” (status “I _ЗС ” = 0), and the change in the direction of current “I _ЗС ” to ensure the recording “0” ( current " $$I_{3\mathrm{FROM}}^0$$

") And" 1 "(current" $$I_{3\mathrm{FROM}}^{\mathrm{one}}$$

").

Таблица 2.8Table 2.8 Сигналы управленияControl signals I_ЗС (I_{зр, iч})I _ZS (I _{sp, ih} ) a1a1 б1b1 a2a2 б2b2 00 1one 00 1one 00 $$I_{ЗС}^0$$

( $$I_{зр}^0$$

) $$I_{3\mathrm{FROM}}^0$$

( $$I_{sR}^0$$

) 00 00 1one 1one $$I_{ЗС}^0$$

( $$I_{зр}^0$$

) $${\mathrm{<figure-callout\; id="3"\; label="I"\; filenames="00000201.png,00000206.png"\; state="\{\{state\}\}">I</figure-callout>}}_{3\mathrm{FROM}}^0$$

( $$I_{sR}^0$$

) 1one 1one 00 00 (i_ч)(i _h ) 00 00 1one 00

На Фиг.30 и в табл.8 в скобках приведены токи, коммутируемые ключами блока (16-7) «БКШР».On Fig and table 8 in brackets shows the currents switched by the keys of the block (16-7) "BCSHR".

На Фиг.31 приведена принципиальная электрическая схема блока ключей шин разряда (16-7) «БК ШР», состоящая из 17 пар ключей, соединенных с концами «А» Фиг.30, ключа «К1Ч», соединенного с концом «А» шины «ШР:Э» через резистор «R1», и логических элементов «НЕ» и «2ИЛИ-НЕ», обеспечивающих выработку сигналов «a1:i», «a2:i» управления ключами «К1» и «К2» (сигналы управления «61:i», «62:i» поступают с (16-5) «БУК ШР»), где i=Э, 0-15. На Фиг.31 не показано подключение ключей к «ШО» и источнику «+U_П».On Fig is a schematic electrical diagram of a block of keys of tires of category (16-7) "BC SR", consisting of 17 pairs of keys connected to the ends "A" Fig.30, key "K1CH" connected to the end "A" of the bus "ШР: Э" through the resistor "R1", and the logic elements "NOT" and "2OR-NOT", providing the generation of signals "a1: i", "a2: i" control keys "K1" and "K2" (control signals “61: i”, “62: i” come from (16-5) “BUK SHR”), where i = Э, 0-15. On Fig not shown the connection of the keys to the "SHO" and the source "+ U _P ".

В режиме записи сигналы управления обеспечивают протекание токов « $$I_{ЗР}^0$$

», « $$I_{ЗР}^1$$

» через «ШР» в соответствии с табл.8, при этом ключ «К1Ч» устанавливается в третье состояние сигналами «а1» и «б1», которые имеют соответственно высокий («1») и низкий («0») уровень (см. табл.7).In recording mode, the control signals provide the flow of currents $$I_{3\mathrm{<figure-callout\; id="0"\; label="R"\; filenames="00000192.png,00000193.png"\; state="\{\{state\}\}">R</figure-callout>}}^0$$

"," $$I_{3R}^{\mathrm{one}}$$

"Through" ШР "in accordance with Table 8, and the key" K1CH "is set to the third state by the signals" a1 "and" b1 ", which have respectively a high (" 1 ") and low (" 0 ") level (see Table 7).

В режиме чтения: ключи «К2» и ключ «К1», непосредственно соединенный с концом «А» шины «ШР:Э», устанавливаются в третье состояние сигналами управления «a2:i», «а1:Э» высокого уровня и «б2:i», «б1:Э» низкого уровня, где i=Э, 0-15; ключи «К1» и «К1Ч» устанавливаются сигналами управления «a1:i», «б1:i» низкого уровня в состояние, обеспечивающее подачу токов чтения «I_Ч:0-15» и «I_Ч:Э» через резистор «R1» на концы «А» соответственно шин «ШР:i» (i=0-15, Э), при этом концы «Б» этих шин отключены от «ШО»; сигналы чтения «U_P:0-15» поступают на (16-10) «БУЧ» с концов «А» шин «ШР:0-15», а эталонный сигнал U_Э=I_ЧЭ·(R_H+R1) - с выхода «К1Ч», где $$R1=\frac{R_B-R_H}{2}$$

(R_B и R_H - сопротивление магнитного туннельного перехода запоминающей ячейки, хранящей «1» и «0» соответственно /8/).In reading mode: the keys "K2" and the key "K1", directly connected to the end "A" of the bus "ШР: Э", are set to the third state by the control signals "a2: i", "a1: Э" high level and "b2 : i "," b1: E "low level, where i = E, 0-15; the keys "K1" and "K1CH" are set by the control signals "a1: i", "b1: i" of a low level to a state that provides the reading currents "I _H : 0-15" and "I _H : E" through the resistor "R1 "To the ends of" A ", respectively, of the tires" ШР: i "(i = 0-15, Э), while the ends" B "of these tires are disconnected from the" ШО "; reading signals “U _P : 0-15” are received at (16-10) “BEECH” from the ends “A” of the buses “ШР: 0-15”, and the reference signal U _Э = I _ЧЭ · (R _H + R1) - from the exit "K1CH", where $$R\mathrm{one}=\frac{R_B-R_H}{2}$$

(R _B and R _H - the resistance of the magnetic tunnel junction of the storage cell storing "1" and "0", respectively / 8 /).

На Фиг.32 приведена принципиальная электрическая схема блока формирователя токов записи и чтения (16-8) «ФТЗЧ», основой которой является токовое зеркало, собранное на транзисторах МОП V1, V4-V21. При идентичности этих транзисторов токи «I_ЗС», «I_ЗР:0-15, Э» равны между собой и задаются в режиме записи током «1з», протекающим через резистор «R1» и открытый транзистор МОП V2, при этом транзистор V3 закрыт. В режиме чтения «I_Ч:0-15, Э» равны между собой и задаются током «I_Ч», протекающим через резистор «R2» и открытый транзистор V3, при этом транзистор V2 закрыт.On Fig shows a circuit diagram of the block shaper currents of writing and reading (16-8) "FTZCH", the basis of which is a current mirror assembled on transistors MOSFET V1, V4-V21. With the identity of these transistors, the currents “I _ЗС ”, “I _ЗР : 0-15, Э” are equal to each other and are set in the recording mode by the current “1з” flowing through the resistor “R1” and the open transistor MOSFET V2, while the transistor V3 is closed . In the reading mode, “I _H : 0-15, E” are equal to each other and are set by the current “I _H ” flowing through the resistor “R2” and the open transistor V3, while the transistor V2 is closed.

Описание работы и расчет токового зеркала приведен в /9/.A description of the operation and calculation of the current mirror is given in / 9 /.

Изменение токов записи или чтения в зависимости от напряжения питания «+U_П» составляет примерно 2% на 1 вольт, при этом должно выполняться условие:The change in write or read currents depending on the supply voltage "+ U _P " is approximately 2% per 1 volt, while the condition must be met:

$$I_{З}\cdot R_H<U_{П}-U_{ПЗИ};\left(1\right)$$

$$I_3\cdot R_H<U_P-{\mathrm{<figure-callout\; id="3"\; label="U\; P"\; filenames="00000201.png,00000206.png"\; state="\{\{state\}\}">U\; </figure-callout>}}_P;\left(\mathrm{one}\right)$$

$$I_{Ч}\cdot R_B<U_{П}-U_{ПЗИ};\left(2\right)$$

$$I_H\cdot R_B<U_P-{\mathrm{<figure-callout\; id="3"\; label="U\; P"\; filenames="00000201.png,00000206.png"\; state="\{\{state\}\}">U\; </figure-callout>}}_P;\left(2\right)$$

где R_H - низкое сопротивление MTJ, R_B - высокое сопротивление MTJ «ЗЯ», U_ПЗИ - пороговое напряжение между затвором и истоком, при котором начинает протекать ток через транзистор МОП.where R _H is the low resistance MTJ, R _B is the high resistance MTJ "ZA", U _PZI is the threshold voltage between the gate and the source at which current flows through the MOS transistor.

Напряжение U_ПЗИ составляет +1 В и -5 В соответственно для n-канального и p-канального транзистора МОП. С помощью ионного легирования подзатворного слоя можно получить U_ПЗИ=-1 В для p-канального транзистора МОП /10/.The voltage U of the _FDI is +1 V and -5 V, respectively, for the n-channel and p-channel MOSFETs. Using ion doping of the gate layer, one can obtain U _PZI = -1 V for the p-channel transistor MOS / 10 /.

Из соотношений (1) и (2) следует, что при U_П=3,35±10%, I_З=10 мА,From the relations (1) and (2) it follows that when U _P = 3.35 ± 10%, I _З = 10 mA,

U_ПЗИ=1 B, R_B=13 кОм сопротивление нагрузки R_H не должно превышать 200 Ом, а ток чтения I_Ч не должен превышать 0,15 мА.U _FDI = 1 B, R _B = 13 kΩ, the load resistance R _H should not exceed 200 Ohms, and the read current I _H should not exceed 0.15 mA.

На Фиг.33 приведено схематическое изображение «ЗЯ», системы шин и направления токов в шинах, обеспечивающих запись «0» (« $$I_{ЗР}^0$$

», « $$I_{ЗС}^0$$

») или «1» (« $$I_{ЗР}^1$$

», « $$I_{ЗС}^1$$

») в «ЗЯ» и чтение информации из «ЗЯ» («I_Ч»), а также направление векторов магнитного поля в СС и ФС ферромагнетиков «MTJ».On Fig is a schematic representation of "W", the bus system and the direction of the currents in the tires, providing a record of "0"(" $$I_{3\mathrm{<figure-callout\; id="0"\; label="R"\; filenames="00000192.png,00000193.png"\; state="\{\{state\}\}">R</figure-callout>}}^0$$

"," $$I_{3\mathrm{FROM}}^0$$

") Or" 1 "(" $$I_{3R}^{\mathrm{one}}$$

"," $$I_{3\mathrm{FROM}}^{\mathrm{one}}$$

”) In“ ЗЯ ”and reading information from“ ЗЯ ”(“ I _Ч ”), as well as the direction of the magnetic field vectors in the SS and FS of ferromagnets“ MTJ ”.

Запоминающая ячейка состоит из магнитного туннельного перехода «MTJ» и n-канального транзистора МОП /10/.The storage cell consists of the magnetic tunnel junction "MTJ" and the n-channel transistor MOS / 10 /.

Переход «MTJ» представляет собой «сэндвич», в котором два тонких слоя СС и ФС, проводящих ток ферромагнетиков, разделены тонким слоем И изолятора (обычно Al₂O₃), который при толщине менее 2 нм способен пропускать ток «I_Ч» при открытом транзисторе МОП.The MTJ junction is a “sandwich” in which two thin layers of SS and FS conducting current of ferromagnets are separated by a thin layer And of an insulator (usually Al ₂ O ₃ ), which with a thickness of less than 2 nm is capable of passing current “I _H ” at open transistor MOS.

Сопротивление «MTJ» зависит от величины и направления векторов магнитного поля в СС и ФС, при этом направление вектора поля при записи информации в «ЗЯ» меняется только в СС. Принято считать, что если направление векторов магнитного поля в СС и ФС совпадают, то «ЗЯ» хранит «0», при этом «MTJ» имеет низкое сопротивление «R_H», а если направления намагниченности коллениарны, то «ЗЯ» хранит «1», при этом «MTJ» имеет высокое сопротивление («R_B»).The resistance "MTJ" depends on the magnitude and direction of the magnetic field vectors in the SS and FS, while the direction of the field vector when recording information in "W" changes only in the SS. It is generally accepted that if the directions of the magnetic field vectors in the SS and FS coincide, then “ZJ” stores “0”, while “MTJ” has a low resistance “R _H ”, and if the directions of magnetization are knee-joint, then “ZJ” stores “1 ", While" MTJ "has a high resistance (" R _B ").

Для чтения информации, хранимой в «ЗЯ», необходимо пропустить через «MTJ» ток чтения «I_Ч» от источника тока («I_Ч» не зависит от «R_H» или «R_B») и измерить падение напряжения на сопротивлении «MTJ».To read the information stored in "ЗЯ", it is necessary to pass through the "MTJ" read current "I _H " from the current source ("I _H " does not depend on "R _H " or "R _B ") and measure the voltage drop across the resistance " MTJ. "

Основной характеристикой «MTJ» является относительное изменение сопротивления при хранении «1» и «0»:The main characteristic of "MTJ" is the relative change in resistance during storage of "1" and "0":

$$MR=\frac{R_B-R_H}{R_H}=\frac{\Delta R}{R_H}.\left(3\right)$$

$$MR=\frac{R_B-R_H}{R_H}=\frac{\Delta R}{R_H}.\left(3\right)$$

На Фиг.34 приведена принципиальная электрическая схема матрицы запоминающих ячеек (16-9) («МЗЯ»), состоящей из 69632 запоминающих ячеек, размещенных под перекрестием шин «ШР» и «ШЗС», «ШЧС» в соответствии с Фиг.19.On Fig shows a circuit diagram of a matrix of storage cells (16-9) ("MLA"), consisting of 69632 storage cells located under the crosshair of the tires "ШР", "ШЗС", "ШЧС" in accordance with Fig. 19.

Из-за несовершенства технологии изготовления «МЗЯ» сопротивления «R_H» и «R_B» «MTJ» в крайних словах (т.е. с номерами 0 и 4095) матрицы будут иметь наибольшие отклонения от среднего значения их в слове с номером 2047. Для компенсации этих отклонений в каждое слово введен эталонный разряд, шину «ШР:Э» которого помещают в середину слова.Due to imperfect manufacturing techniques "MZYA" resistance «R _H» and «R _B» «MTJ» in extreme words (i.e., numbers 0 and 4095) of the matrix will have the largest deviation from the average value of the word with the number 2047 To compensate for these deviations, a standard discharge is introduced in each word, the bus “ШР: Э” of which is placed in the middle of the word.

Магнитный туннельный переход «ЗЯ» эталонного разряда хранит «О», который подновляется в цикле записи информации в слово. При чтении информации из эталонной «ЗЯ» в «БК ШР» вырабатывается эталонное напряжениеThe magnetic tunnel junction “ЗЯ” of the reference discharge stores “О”, which is updated in the cycle of writing information into a word. When reading information from the reference “ЗЯ” in “БК ШР”, the reference voltage is generated

$$U_{Э}\approx \frac{U_P^1-U_P^0}{2},\left(3\right)$$

$$U_E\approx \frac{U_P^{\mathrm{one}}-{\mathrm{<figure-callout\; id="0"\; label="U\; P"\; filenames="00000192.png,00000193.png"\; state="\{\{state\}\}">U\; </figure-callout>}}_P^{}}{2},\left(3\right)$$

где $$U_P^{\mathrm{1,0}}=U_P:I$$

- напряжение сигнала чтения в состоянии «MTJ» «0» или «1» соответственно.Where $${\mathrm{<figure-callout\; id="1"\; label="U\; P"\; filenames="00000197.png,00000205.png"\; state="\{\{state\}\}"><figure-callout\; id="0"\; label="U\; P"\; filenames="00000192.png,00000193.png"\; state="\{\{state\}\}">U\; </figure-callout></figure-callout>}}_P^{}=U_P:I$$

- the voltage of the read signal in the state "MTJ""0" or "1", respectively.

В качестве усилителя сигнала чтения «U_P:i» следует использовать компаратор напряжения, который обеспечивает выработку сигнала «D_Ч:i» с уровнем логической «1» или «0», если соответственно «U_P:i»>U_Э или «U_P:i»<U_Э. В качестве основного элемента при построении компараторов напряжения применяют инвертор КМОП, схема и передаточная характеристика которого приведена на Фиг.35.As a reading signal amplifier “U _P : i”, a voltage comparator should be used, which ensures the generation of a signal “D _P : i” with a logic level of “1” or “0” if, respectively, “U _P : i”> U _Э or “ U _P : i "<U _E. As the main element in the construction of voltage comparators, a CMOS inverter is used, the circuit and transfer characteristic of which is shown in Fig. 35.

Инвертор КМОП, работающий в области переключения, т.е. при U_ВХ от U_C-ΔU до U_C+ΔU (U_C - напряжение порога переключения "1"→"0") имеет высокий коэффициент усиления. Каждый полевой транзистор можно рассматривать как нагрузку другого. Для полевых транзисторов I_C=K(U_ЗИ-U_ПЗИ)², где K (некоторая константа крутизны) и U_ПЗИ зависят от свойств p-канального и n-канального транзистора МОП. Динамическая передаточная проводимостьCMOS inverter operating in the field of switching, i.e. at U _ВХ from U _C -ΔU to U _C + ΔU (U _C - switching threshold voltage "1" → "0") has a high gain. Each field effect transistor can be considered as a load of the other. For field-effect transistors, I _C = K (U _ЗИ- U _ПЗИ ) ² , where K (some slope constant) and U _ПЗИ depend on the properties of the p-channel and n-channel MOS transistors. Dynamic transfer conductivity

$$g_{CU}=\frac{d{I}_C}{d{U}_{ЗИ}}=2K\left(U_{ЗИ}-U_{ПЗИ}\right)=\frac{2I_C}{U_{ЗИ}-U_{ПЗИ}}.\left(4\right)$$

$$g_{CU}=\frac{d{I}_C}{d{\mathrm{<figure-callout\; id="3"\; label="U"\; filenames="00000201.png,00000206.png"\; state="\{\{state\}\}">U</figure-callout>}}_{3\mathrm{AND}}}=2K\left({\mathrm{<figure-callout\; id="3"\; label="U"\; filenames="00000201.png,00000206.png"\; state="\{\{state\}\}">U</figure-callout>}}_{3\mathrm{AND}}-{\mathrm{<figure-callout\; id="3"\; label="U\; P"\; filenames="00000201.png,00000206.png"\; state="\{\{state\}\}">U\; </figure-callout>}}_P\right)=\frac{2{\mathrm{<figure-callout\; id="3"\; label="I\; C\; U"\; filenames="00000201.png,00000206.png"\; state="\{\{state\}\}">I\; </figure-callout>}}_C}{U_{}}.\left(\mathrm{four}\right)$$

Активной нагрузкой каждого транзистора МОП является динамическое сопротивление канала «сток-исток» $$Z_{СИ}=\frac{U_A}{I_C}$$

, где U_A - коэффициент модуляции длины канала, который обычно лежит в диапазоне от 30 до 300 В /9/.The active load of each MOS transistor is the dynamic resistance of the drain-source channel $$Z_{\mathrm{FROM}\mathrm{AND}}=\frac{U_A}{I_C}$$

where U _A is the modulation coefficient of the channel length, which usually lies in the range from 30 to 300 V / 9 /.

При К_n=-К_p, U_ПЗИn=-U_ПЗИp и U_An=-U_Ap коэффициент усиления инвертора КМОП по напряжению равен:At К _n = -К _p , U _ПЗИn = -U _ПЗИp and U _An = -U _Ap, the voltage gain of the CMOS inverter is equal to:

$${К}_{Н}=2g_{CU}\frac{Z_{CU}}{2}=\frac{2I_C}{U_{ЗИ}-U_{ПЗИ}}\cdot \frac{U_A}{I_C}=\frac{2U_A}{U_{ЗИ}-U_{ПЗИ}}.\left(5\right)$$

$${\mathrm{TO}}_N=2g_{CU}\frac{{\mathrm{<figure-callout\; id="2"\; label="Z\; C\; U"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">Z\; </figure-callout>}}_{CU}}{2}=\frac{2{\mathrm{<figure-callout\; id="3"\; label="I\; C\; U"\; filenames="00000201.png,00000206.png"\; state="\{\{state\}\}">I\; </figure-callout>}}_C}{U_{}}\cdot \frac{U_A}{I_C}=\frac{2U_A}{{\mathrm{<figure-callout\; id="3"\; label="U"\; filenames="00000201.png,00000206.png"\; state="\{\{state\}\}">U</figure-callout>}}_{3\mathrm{AND}}-{\mathrm{<figure-callout\; id="3"\; label="U\; P"\; filenames="00000201.png,00000206.png"\; state="\{\{state\}\}">U\; </figure-callout>}}_P}.\left(5\right)$$

$${К}_{н}=2g_{cu}\frac{Z_{cu}}{2}=\frac{2I_c}{U_{зи}-U_{пзи}}\cdot \frac{U_A}{I_C}=\frac{2U_A}{U_{зи}-U_{пзи}}$$

. $${\mathrm{TO}}_n=2g_{cu}\frac{{\mathrm{<figure-callout\; id="2"\; label="Z\; c\; u"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">Z\; </figure-callout>}}_{cu}}{2}=\frac{2I_c}{U_{s\mathrm{and}}-U_{Ps\mathrm{and}}}\cdot \frac{U_A}{I_C}=\frac{2U_A}{U_{s\mathrm{and}}-U_{Ps\mathrm{and}}}$$

.

При $$U_{вх}=U_{вых}=U_{с}\cong \frac{U_n}{2}\left(6\right)$$

At $$U_{\mathrm{at}x}=U_{\mathrm{at}sx}=U_{\mathrm{from}}\cong \frac{U_n}{2}\left(6\right)$$

$${К}_{н}=\frac{2\left|U_A\right|}{\frac{U_n}{2}-\left|U_{пзи}\right|}.\left(7\right)$$

$${\mathrm{TO}}_n=\frac{2|\; |\; |U_A|\; |\; |}{\frac{U_n}{2}-|\; |\; |U_{Ps\mathrm{and}}|\; |\; |}.\left(7\right)$$

Например, при U_n=3 B, U_ПЗИ=1 В и U_A=60 В коэффициент усиления К_н=240 на линейном участке передаточной характеристики.For example, when U _n = 3 B, U _FDI = 1 V and U _A = 60 V, the gain is K _n = 240 in the linear portion of the transfer characteristic.

На Фиг.36 приведена принципиальная электрическая схема компаратора напряжения (а) и аналогового ключа (б). В компараторе напряжения использованы два инвертора КМОП «HE-1», «HE-2», три двунаправленных аналоговых ключа «АК1», «АК2», «АК3» и разделительный конденсатор «С1». В исходном состоянии при низком уровне («0») сигналов «ЧТ1», «ЧТ2» и соответственно высоком уровне («1») сигналов « $$\overline{ЧТ1}$$

», « $$\overline{ЧТ2}$$

» ключи «АК1», «АК2» и «АК3» закрыты и уровень напряжения на выходе «В» компаратора может принимать любое значение в зависимости от напряжения на входе «HE-1» (U_ВХ).On Fig shows a circuit diagram of a voltage comparator (a) and an analog switch (b). The voltage comparator used two CMOS inverters “HE-1”, “HE-2”, three bidirectional analog switches “AK1”, “AK2”, “AK3” and a isolation capacitor “C1”. In the initial state, with a low level ("0") of the signals "CT1", "CT2" and a correspondingly high level ("1") of the signals " $$\overline{HT\mathrm{one}}$$

"," $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

”The keys“ AK1 ”,“ AK2 ”and“ AK3 ”are closed and the voltage level at the output“ B ”of the comparator can take any value depending on the voltage at the input“ HE-1 ”(U _BX ).

Сигналы «ЧТ1» и « $$\overline{ЧТ1}$$

» соответственно высокого и низкого уровней открывают ключи «АК1» и «АК3», обеспечивая подготовку к чтению (на Фиг.18 показан интервал времени Δt_л, соответствующий подготовке к чтению). При этом ключ «АК3» замыкает вход инвертора «НЕ-1» с его выходом, обеспечивая равенство U_ВX=U_ВЫX=U_С, а ключ «АК1» обеспечивает заряд конденсатора «С1», напряжение на котором стремится к значению U_P-U_C.Signals "CT1" and " $$\overline{HT\mathrm{one}}$$

"Respectively high and low levels open the keys" AK1 "and" AK3 ", providing preparation for reading (Fig. 18 shows the time interval Δt _l corresponding to the preparation for reading). In this case, the key "AK3" closes the input of the inverter "NOT-1" with its output, ensuring the equality U _BX = U _OUT = U _C , and the key "AK1" provides the charge of the capacitor "C1", the voltage at which tends to the value U _P - U _c .

Сигналы «ЧТ2» и « $$\overline{ЧТ2}$$

» соответственно высокого и низкого открывают ключ «АК2», обеспечивая выработку на выходе «В» компаратора напряжения (сигнала чтения «D4:i») с уровнем логического «0» или «1» в соответствии со считанной из «ЗЯ» информацией (сигналы «DЧ:i» вырабатываются на интервале времени ΔtDЧ, показанном на Фиг.18). При этом величина напряжения на конденсаторе C1 не меняется, поскольку при закрытых ключах «АК1» и «АК3» и высоком входном сопротивлении инвертора «НЕ-1» ток через «C1» практически не течет, а напряжение на левой обкладке C1 меняется с U_P на U_Э относительно общей шины, что ведет к изменению напряжения U_ВХ на входе инвертора «HE-1» с U_C на U_C+ΔU, где ΔU=U_P-U_Э. Напряжение ΔU усиливается инвертором «HE-1», при этом на его выходе напряжение U_ВЫХ меняется с U_C до 0 В, если ΔU>0, либо до U_П если ΔU<0 при условии, чтоSignals "CT2" and " $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

”, Respectively, high and low, open the key“ AK2 ”, ensuring the output of the voltage comparator (read signal“ D4: i ”) with a logic level“ 0 ”or“ 1 ”in accordance with the information read out from“ ЗЯ ”(signals “DCH: i” are generated in the time interval ΔtDCH shown in FIG. 18). In this case, the voltage across the capacitor C1 does not change, since with the private keys “AK1” and “AK3” and a high input resistance of the inverter “NOT-1”, the current through “C1” practically does not flow, and the voltage on the left lining C1 changes with U _P U _E on a relatively common bus, which leads to a change in voltage U at the inverter input _BX «HE-1" in a U _C U _C + ΔU, where ΔU = U _P -U _e. The voltage ΔU is amplified by the HE-1 inverter, while the output voltage U _OUT changes from U _C to 0 V if ΔU> 0, or to U _P if ΔU <0, provided that

$$\left|\Delta U\cdot K_H\right|\ge U_C=\frac{U_{П}}{2},\left(8\right)$$

$$|\; |\; |\Delta U\cdot K_H|\; |\; |\ge U_C=\frac{{\mathrm{<figure-callout\; id="2"\; label="U\; P"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">U\; </figure-callout>}}_P}{2},\left(8\right)$$

где К_Н - коэффициент усиления инвертора «НЕ-1» по напряжению на линейном участке передаточной характеристики. Следует отметить, что компаратор не реагирует на синфазный сигнал за счет использования конденсатора C1, а его усиление на линейном участке равно $${К}_{Н}^2$$

.where K _N - the gain of the inverter "NE-1" voltage on the linear portion of the transfer characteristics. It should be noted that the comparator does not respond to the common mode signal due to the use of the capacitor C1, and its gain in the linear section is $${\mathrm{TO}}_{\mathrm{<figure-callout\; id="2"\; label="N"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">N</figure-callout>}}^2$$

.

Идея построения описанного компаратора приведена в /9/, а работа двунаправленного аналогового ключа рассмотрена в /11/.The idea of constructing the described comparator is given in / 9 /, and the work of a bidirectional analog key is discussed in / 11 /.

При этом по переднему фронту "1"→"0" сигнала разрешения записи первого цикла « $$\overline{CE}1$$

» и при уровне «0» сигнала разрешения чтения « $$\overline{OE}$$

» формируется сигнал "0"→"1" переключения транзисторов МОП в открытое состояние. Далее через структуру «MTJ» «ЗЯ» начинают протекать токи считывания «i_Ч:i, Э» и «i_Ч:i, A» (i=0-15), а при подаче сигнала записи второго цикла « $$\overline{CE2}$$

» начинается формирование данных чтения «DЧ:0-15», которые выводятся по двунаправленной шине данных «DIO:0-15» во внешнюю цепь (Фиг.18).In this case, on the leading edge "1" → "0" of the signal for recording permission of the first cycle " $$\overline{CE}\mathrm{one}$$

"And at level" 0 "read permission signal" $$\overline{OE}$$

»A signal" 0 "→" 1 "is formed for switching the MOS transistors to the open state. Further, read currents “i _H : i, E” and “i _H : i, A” (i = 0-15) begin to flow through the “MTJ” “ZY” structure, and when the recording signal of the second cycle “ $$\overline{\mathrm{<figure-callout\; id="2"\; label="C\; E"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">C\; </figure-callout>}E2}$$

"Begins the formation of read data" DCH: 0-15 ", which are output via the bidirectional data bus" DIO: 0-15 "to an external circuit (Fig. 18).

Наряду с возможностью интегрирования матрицы памяти «STT-MRAM» в технологию КМОП/КНД, другими аспектами, варианты осуществления изобретения имеют преимущество в энергосбережении, статической памяти и электрических признаков чтения/записи, рассмотренной выше технологии «STT-MRAM». Варианты реализации изобретения дают возможность рассмотреть много признаков, в том числе:Along with the ability to integrate the STT-MRAM memory matrix into CMOS / KND technology, in other aspects, embodiments of the invention have the advantage of energy saving, static memory, and electrical read / write features discussed above with the STT-MRAM technology. Embodiments of the invention provide an opportunity to consider many features, including:

расширяемые аппаратные средства, масштабируемость посредством формирования процесса, реконфигурируемость, отсутствие инициализации, малую утечку в состоянии ожидания и сохранение записанной информации, маленькие размеры и высокую скорость записи/считывания.expandable hardware, scalability through the formation of the process, reconfigurability, lack of initialization, low leakage in the standby state and storage of recorded information, small size and high write / read speed.

ПРИЛОЖЕНИЕ «А»: Структура запоминающей ячейки MRAMAPPENDIX A: MRAM memory cell structure

Конструкция запоминающей ячейки («ЗЯ») памяти «MTJ» показана на Фиг.6. В этой конструкции запоминающей ячейки («ЗЯ») имеются два магнитных слоя из материалов с различными свойствами, подобранными таким образом, что один слой переключается при меньшей напряженности поля, а другой - при большей. При использовании одного и того же материала, требуется изготовить слои различной толщины. В этом случае более тонкая пленка переключится при меньшей напряженности поля («мягкий» слой), более толстая - при большей напряженности («жесткий» слой). «Мягкий» слой используют для считывания информации, «жесткий» - для ее записи и хранения. «Мягкий» слой может быть многократно перемагничен без изменения состояния «жесткого» слоя.The design of the storage cell ("W") of the memory "MTJ" is shown in Fig.6. In this design of the storage cell (“ЗЯ”) there are two magnetic layers of materials with different properties, selected in such a way that one layer switches at a lower field strength and the other at a higher one. When using the same material, it is required to produce layers of different thicknesses. In this case, a thinner film will switch at a lower field strength (“soft” layer), a thicker film will switch at a higher intensity (“hard” layer). The “soft” layer is used to read information, the “hard” layer is used to record and store it. The “soft” layer can be repeatedly magnetized without changing the state of the “hard” layer.

Запись информации производится пропусканием тока одновременно по двум линиям: считывающей («Sense line»), или шины разрядов (ШР), и записывающей («Word line»), или шина записи слова «ШЗС»), на пересечении которых и находится данная ячейка. Для запоминания используется нижний ферромагнитный слой с большим значением коэрцитивного магнитного поля. Значению логического «О» («I») соответствует направление намагниченности слоя по (против) оси х.Information is recorded by passing current simultaneously along two lines: the reading (“Sense line”), or the discharge bus (SR), and the recording (“Word line”), or the recording bus of the word “ШЗС”), at the intersection of which this cell is located . For memorization, the lower ferromagnetic layer with a large value of the coercive magnetic field is used. The value of the logical “O” (“I”) corresponds to the direction of layer magnetization along the (against) the x axis.

В процессе считывания ток переменной полярности пропускается по записывающей линии «ШЗС». Создаваемое им магнитное поле недостаточно сильно для того, чтобы перемагнитить нижний слой, однако достаточно для перемагничивания верхнего ферромагнитного слоя. Поэтому при пропускании тока параллельная ориентация намагниченностей сменяется антипараллельной и т.д. Если пропускать по считывающей линии постоянный ток, то вследствие модуляции сопротивления элемента «MTJ», находящегося на пересечении двух линий (Фиг.5), напряжение считывающей линии также будет промодулировано, но с меньшей глубиной, так как изменяется сопротивление только одного элемента в линии. Состояние именно этого элемента и определяется в процессе считывания. Поскольку напряжение на всех считывающих линиях можно измерять одновременно, то происходит одновременно считывание со всех элементов, расположенных вдоль записывающей линии. На Фиг.7 в едином масштабе времени изображены зависимости тока «ШЗС», сопротивления элемента «MTJ», напряжения «ШР» и его производной для случаев, когда в ячейке записан «0» (а) и «1» (б).In the process of reading, a current of alternating polarity is passed through the “ShZS” recording line. The magnetic field created by him is not strong enough to magnetize the lower layer, but enough to magnetize the upper ferromagnetic layer. Therefore, when passing current, the parallel orientation of the magnetizations is replaced by antiparallel, etc. If a direct current is passed through the read line, then due to the modulation of the resistance of the MTJ element located at the intersection of the two lines (Figure 5), the voltage of the read line will also be modulated, but with less depth, since the resistance of only one element in the line changes. The state of this particular element is determined during the reading process. Since the voltage across all the reading lines can be measured simultaneously, it reads simultaneously from all elements located along the recording line. In Fig. 7, in a single time scale, the dependences of the current “SHZ”, the resistance of the element “MTJ”, the voltage “ShR” and its derivative are shown for the cases when “0” (a) and “1” (b) are recorded in the cell.

Для считывания достаточно прохождения нескольких импульсов, его характерное время составляет величину порядка 50 нс. Время записи - порядка 100 нс. Ток записи (переключение «жесткого» слоя) тем больше, чем выше степень интеграции схемы. При формировании ячейки «MTJ» используется 2-D организация памяти (Фиг.5).For reading, it is sufficient to pass several pulses; its characteristic time is about 50 ns. Recording time is about 100 ns. The write current (switching of the “hard” layer) is greater, the higher the degree of integration of the circuit. When forming the cell "MTJ" is used 2-D memory organization (Figure 5).

В ячейках «SDT» (Spin Dependent Tunneling) (Фиг.8) магнитные слои разделены диэлектриком (в «PSV» структурах промежуточный слой - медный). Для электронов проводимости ферромагнитных слоев этот слой является потенциальным барьером. Если его толщина составляет десяток ангстрем, то существует заметная вероятность туннелирования электронов из одного ферромагнитного слоя в другой. Именно этими процессами обусловлено наличие тока в направлении, перпендикулярном слоям. Оказалось, что туннельный ток больше, а сопротивление слоев меньше, когда намагниченности ферромагнитных слоев параллельны. При этом в результате туннелирования электрон большинства (меньшинства) остается таковым и после туннелирования. Поэтому при антипараллельной ориентации намагниченностей ферромагнитных слоев сопротивление в направлении, перпендикулярном слоям, больше, чем при параллельной ориентации намагниченностей, теоретически на 45%. Взаимодействие ферромагнитных слоев через диэлектрическую прослойку намного слабее, чем через проводящую. Оно обусловлено только электронами, туннелирующими через диэлектрический барьер. Если это взаимодействие приводит к антиферромагнитному упорядочению намагниченностей, то, прикладывая к системе магнитное поле, можно изменить ориентацию намагниченностей с антипараллельной на параллельную. Такая переориентация сопровождается падением сопротивления. Это явление носит название «туннельного магнитосопротивления».In the cells "SDT" (Spin Dependent Tunneling) (Fig. 8), the magnetic layers are separated by a dielectric (in the "PSV" structures, the intermediate layer is copper). For conduction electrons of ferromagnetic layers, this layer is a potential barrier. If its thickness is ten angstroms, then there is a noticeable probability of tunneling of electrons from one ferromagnetic layer to another. It is these processes that determine the presence of current in the direction perpendicular to the layers. It turned out that the tunneling current is larger and the layer resistance is less when the magnetizations of the ferromagnetic layers are parallel. Moreover, as a result of tunneling, the electron of the majority (minority) remains the same after tunneling. Therefore, with the antiparallel orientation of the magnetizations of the ferromagnetic layers, the resistance in the direction perpendicular to the layers is more than theoretically parallel to the orientation of the magnetizations by 45%. The interaction of ferromagnetic layers through the dielectric layer is much weaker than through the conductive one. It is caused only by electrons tunneling through the dielectric barrier. If this interaction leads to antiferromagnetic ordering of the magnetizations, then applying a magnetic field to the system, you can change the orientation of the magnetizations from antiparallel to parallel. Such a reorientation is accompanied by a drop in resistance. This phenomenon is called “tunnel magnetoresistance”.

Ячейки памяти «MRAM» на эффекте «SDT» обеспечивают изменение магнетосопротивления до 40% по сравнению с 6…9% для структур «PSV». Однако сопротивление ячеек «SDT», в отличие от «PSV», составляет тысячи Ом, при этом напряжение пробоя диэлектрического слоя не превышает 1…2 В. Это накладывает ограничения на величину тока через прибор, на уровне не более 1 мА, что недостаточно для надежного переключения ячеек. Кроме того, необходимы дополнительные внешние контакты, что снижает плотность компоновки по сравнению с ячейками «PSV».“SDAM” MRAM memory cells provide a change in magnetoresistance of up to 40% compared to 6 ... 9% for PSV structures. However, the resistance of the "SDT" cells, in contrast to the "PSV", is thousands of ohms, while the breakdown voltage of the dielectric layer does not exceed 1 ... 2 V. This imposes restrictions on the amount of current through the device at a level of not more than 1 mA, which is not enough reliable cell switching. In addition, additional external contacts are needed, which reduces the density of the layout compared to the PSV cells.

Элементы памяти на ячейках «SDT» строятся по архитектуре «DRAM», или как триггерные. Сигналы считывания по уровню (30…40 мВ) соизмеримы с используемыми в полупроводниковой памяти.The memory elements on the "SDT" cells are built according to the "DRAM" architecture, or as trigger ones. Reading signals by level (30 ... 40 mV) are comparable with those used in semiconductor memory.

В первых вариантах ячеек «MRAM» магнитное поле, генерируемое проводником тока, вызывало поворот вектора магнитной индукции свободного слоя. Состояние бита («0» или «1») определяется направлением тока, генерирующего магнитное поле. Вследствие технологического разброса в массиве ячеек памяти существовали вариации в величине генерируемых магнитных полей. Структура ячейки представлена на Фиг.9. Поэтому для уверенного переключения всех ячеек приходилось подавать многократно больший ток, чем это было бы необходимо при оптимальных условиях. В то же время требовалось удерживать магнитные поля на «полувыбранных» элементах массива в состоянии, гарантирующем надежное сохранение битов в неизменном виде. («Выбранные» - это ячейки, находящиеся на пересечении линий строк и столбцов, а «полувыбранные» - ячейки, расположенные в магнитном поле, генерируемом только одним из проводников, при протекании тока только по одной из линий.)In the first versions of MRAM cells, the magnetic field generated by the current conductor caused a rotation of the magnetic induction vector of the free layer. The state of the bit (“0” or “1”) is determined by the direction of the current generating the magnetic field. Due to the technological spread in the array of memory cells, there were variations in the magnitude of the generated magnetic fields. The cell structure is shown in Fig.9. Therefore, to confidently switch all cells, it was necessary to supply a much larger current than would be necessary under optimal conditions. At the same time, it was required to keep magnetic fields on the “half-selected” array elements in a state guaranteeing reliable preservation of bits in an unchanged form. (“Selected” are cells located at the intersection of lines of rows and columns, and “half-selected” are cells located in a magnetic field generated by only one of the conductors, with current flowing along only one of the lines.)

Сопротивления «MTJ» для этих двух состояний отличались всего на 15-30%. С ростом объемов матрицы памяти и уменьшением физических размеров ячейки сокращаются интервалы между проводниками и усиливается влияние магнитного поля на состояние соседних ячеек. Понятно, что никакого эффективного экранирования внутри кристалла реализовать невозможно. Электромагнитные наводки приводили к сбоям в работе памяти. Требовалось обеспечить довольно узкое «рабочее окно», внутри которого разряды уверенно бы программировались в нужное состояние при записи и также надежно сохранялись бы в исходном состоянии при «полувыборке» при необходимости выполнить жесткие требования к качеству материалов, стабильности и повторяемости технологических процессов.The MTJ resistance for these two states differed by only 15-30%. With an increase in the volume of the memory matrix and a decrease in the physical size of the cell, the intervals between the conductors shorten and the influence of the magnetic field on the state of neighboring cells increases. It is clear that no effective shielding inside the crystal is possible. Electromagnetic interference led to malfunctions in the memory. It was required to provide a rather narrow “working window”, inside which the discharges would surely be programmed to the desired state during recording and would also be reliably kept in the initial state during “half-sampling”, if necessary, meet strict requirements for the quality of materials, stability and repeatability of technological processes.

Для устранения вышеуказанных недостатков специалистами фирмы «Motorola» («Freescale») была предложена новая структура ЗЯ «MRAM».To eliminate the above drawbacks, the specialists of Motorola (Freescale) proposed a new structure of the MRAM.

В новой структуре ЗЯ нет «полувыбранных» битов. Благодаря применению новой структуры свободного слоя, иной ориентации бита и специальной последовательности токовых импульсов, состояние разряда в массиве памяти может быть запрограммировано в «переключательном» режиме, названном в честь его изобретателя «методом Савченко». Структурная схема такой ЗЯ приведена на Фиг.10.There are no “half-selected" bits in the new structure of the GP. Due to the use of a new structure of the free layer, a different orientation of the bit and a special sequence of current pulses, the state of the discharge in the memory array can be programmed in the "switching" mode, named after its inventor the "Savchenko method". The structural diagram of such an open loop is shown in FIG. 10.

Переключательным новый метод назван потому, что одна и та же токовая импульсная последовательность используется как для записи «0», так и для записи «1». И всякий раз состояние свободного магнитного слоя переключается в противоположное магнитное состояние. Этот тип переключения значительно отличается от «обычного», где магнитный момент свободного слоя просто следовал за состоянием прикладываемого поля.The new method is called switching because the same current pulse sequence is used both for writing “0” and for writing “1”. And each time the state of the free magnetic layer switches to the opposite magnetic state. This type of switching differs significantly from the “ordinary” one, where the magnetic moment of the free layer simply followed the state of the applied field.

Во время операции установки бита магнитный вектор свободного слоя принимает одно из двух возможных состояний. Направление вектора поля задается с помощью внутренних медных проводников, расположенных в перпендикулярных направлениях относительно друг друга на вершине и в основании структуры «MTJ». Импульсы тока, протекающего через перпендикулярно расположенные медные проводники, создают магнитное поле, которое изменяет намагниченность свободного слоя той битовой ячейки, которая находится в области перекрещивания проводников (Фиг.11).During the bit-setting operation, the magnetic vector of the free layer assumes one of two possible states. The direction of the field vector is set using internal copper conductors located in perpendicular directions relative to each other at the top and at the base of the MTJ structure. The pulses of the current flowing through the perpendicularly located copper conductors create a magnetic field that changes the magnetization of the free layer of that bit cell, which is located in the region of the intersection of the conductors (Figure 11).

Такая трехслойная структура повышает скорость и стабильность операций стирания/записи, однако требует более высокого тока для выполнения этих операций, чем ячейки традиционной памяти. На практике среднее потребление остается на том же уровне, так как при записи байта данных не все биты требуют изменения, если только не изменяют значение байта с «FF» на «00» и обратно. Кроме того, процесс стирания/записи занимает крайне малое время порядка 25 нс. В результате по показателю потребления микросхема памяти типа «MRAM» выигрывает по сравнению с другими типами постоянных запоминающих устройств (ПЗУ), которые к тому же, существенно работают гораздо медленнее.Such a three-layer structure increases the speed and stability of erase / write operations, however, it requires a higher current to perform these operations than traditional memory cells. In practice, the average consumption remains at the same level, since when writing a data byte, not all bits require a change, unless they change the byte value from “FF” to “00” and vice versa. In addition, the erase / write process takes an extremely short time of about 25 ns. As a result, in terms of consumption, the “MRAM” memory microcircuit wins compared to other types of read-only memory devices (ROM), which, moreover, work much slower.

«Режим переключения Савченко» основан на уникальном поведении составного антиферромагнитного свободного слоя («SAF»), который формируется из двух ферромагнитных слоев, разделенных тончайшей немагнитной прослойкой, связывающей их вместе. Общие принципы формирования «MTJ» и структура этого «слоеного пирога», образующего вместе со стабильным слоем, имеющим неизменный магнитный момент, «MTJ», приведены на Фиг.12.The “Savchenko switching mode” is based on the unique behavior of the composite antiferromagnetic free layer (“SAF”), which is formed from two ferromagnetic layers separated by the thinnest non-magnetic layer connecting them together. The general principles of the formation of “MTJ” and the structure of this “puff cake”, forming together with a stable layer having a constant magnetic moment, “MTJ”, are shown in Fig. 12.

Моментно-сбалансированный составной слой «SAF» откликается на прикладываемое магнитное поле иначе, чем единственный магнитный слой «обычной» ячейки. Под действием поля, генерируемого токовыми линиями, два его антипараллельных магнитных момента будут вращаться примерно перпендикулярно прикладываемому магнитному полю. Импульсная токовая последовательность будет передвигать магнитные моменты слоев, поворачивая их в противоположном направлении по отношению к исходному положению. Она состоит из четырех фаз, в соответствии с которыми вращаются моменты свободного слоя (Фиг.13).The moment-balanced composite SAF layer responds to the applied magnetic field differently than the single magnetic layer of the “ordinary” cell. Under the action of the field generated by current lines, its two antiparallel magnetic moments will rotate approximately perpendicular to the applied magnetic field. The pulse current sequence will move the magnetic moments of the layers, turning them in the opposite direction with respect to the initial position. It consists of four phases, in accordance with which the moments of the free layer rotate (Fig.13).

Очевидно, что каков бы ни был уровень тока, как бы близко ни располагались ячейки в матрице памяти, одиночная линия выборки не сможет переключить магнитный момент свободного слоя в противоположное состояние. Просто потому, что необходимой импульсной последовательности в полувыбранных разрядах не бывает. Она имеет место только на адресуемой ячейке, то есть на пересечении линий строк и столбцов, где есть магнитное поле от двух токовых линий. По этой причине существенно возрастает надежность работы ИС, удается полностью избежать нарушений, присущих «старой» структурной ячейке /1/.Obviously, no matter what the current level, no matter how close the cells are in the memory matrix, a single sampling line will not be able to switch the magnetic moment of the free layer to the opposite state. Just because there is no necessary pulse sequence in half-selected digits. It takes place only at the addressed cell, that is, at the intersection of the lines of rows and columns, where there is a magnetic field from two current lines. For this reason, the reliability of the IP significantly increases, it is possible to completely avoid the violations inherent in the "old" structural cell / 1 /.

Благодаря свойственной ячейке симметрии токовая последовательность обязательно переключает бит, и, следовательно, для выяснения необходимости перепрограммирования (перезаписи) разряда необходимо произвести предварительное чтение. Потребность в таком чтении, однако, практически не сказывается на скорости выполнения операции записи. Оно производится встроенными схемами и абсолютно незаметно для пользователя. В результате, в серийных ИМС памяти MR2A16A объемом 4 Мбит, выпускаемых компанией «Freescale», время цикла для операций записи и чтения равно 35 нс, что при параллельной загрузке данных (16 разрядов) позволяет достичь темпа накопления данных около 450 Мбит/с. Это очень хороший показатель, превзойти который в сегнетоэлектрической памяти пока не удалось. В ИМС «FRAM» фирмы «Ramtron» также выполняется лишний цикл при любом обращении к ячейке памяти (цикл восстановления данных), но в отличие от «MRAM» это чтение заметно влияет на длительность операций.Due to the inherent symmetry cell, the current sequence necessarily switches the bit, and therefore, to determine the need for reprogramming (overwriting) of the discharge, a preliminary reading is necessary. The need for such a reading, however, has practically no effect on the speed of the write operation. It is produced by integrated circuits and is completely invisible to the user. As a result, in the 4 Mbps serial MR2A16A memory ICs manufactured by Freescale, the cycle time for write and read operations is 35 ns, which allows parallel data download (16 bits) to achieve a data storage rate of about 450 Mbps. This is a very good indicator, which has not yet been surpassed in ferroelectric memory. Ramtron's FRAM IC also executes an extra cycle for any access to the memory cell (data recovery cycle), but unlike MRAM, this reading significantly affects the duration of operations.

На Фиг.13 схематически представлена эволюция электродов элемента памяти. Первые структуры изготавливались с электродами из простых магнитных материалов. Для использования эффекта магнетосопротивления в элементах электроники было удобно зафиксировать намагниченность одного из электродов и управлять намагниченностью только второго (свободного) слоя.On Fig schematically shows the evolution of the electrodes of the memory element. The first structures were made with electrodes from simple magnetic materials. To use the magnetoresistance effect in electronics, it was convenient to fix the magnetization of one of the electrodes and control the magnetization of only the second (free) layer.

Наибольшее распространение получил способ фиксации или «пиннинга» намагниченности на подслое антиферромагнетика с помощью обменных полей. Это позволяет увеличить коэрцитивное магнитное поле до нескольких тысяч эрстед. Из Фиг.13 следует, что верхний электрод всегда находился в магнитных полях, индуцированных нижним слоем. Это магнитостатическое взаимодействие слоев накладывает ограничения на управление верхним свободным слоем. Для уменьшения магнитостатического взаимодействия намагниченность нижнего слоя стали пиннинговать на так называемом искусственном антиферромагнетике - нижний электрод стал состоять из двух одинаковых магнитных слоев, связанных обменным образом (через прослойку Ru), а нижний слой этого многослойного электрода по-прежнему пининговался на антиферромагнетике. Таким образом, магнитостатическое взаимодействие между верхним и нижним электродами было существенно уменьшено. В дальнейшем и верхний электрод формируют с использованием искусственного антиферромагнетика, что позволяет, возможно, уменьшить магнитные поля рассеяния магниторезистивного элемента на соседние ячейки, что важно при конструировании чипов со сверхплотной записью информации.The most widespread method of fixing or "pinning" the magnetization of the sublayer of an antiferromagnet using exchange fields. This allows you to increase the coercive magnetic field to several thousand Oersteds. From Fig.13 it follows that the upper electrode was always in the magnetic fields induced by the lower layer. This magnetostatic interaction of the layers imposes restrictions on the control of the upper free layer. To reduce the magnetostatic interaction, the magnetization of the lower layer began to be pinned on the so-called artificial antiferromagnet - the lower electrode began to consist of two identical magnetic layers connected in an exchange manner (through the Ru interlayer), and the lower layer of this multilayer electrode was still pinned on the antiferromagnet. Thus, the magnetostatic interaction between the upper and lower electrodes was significantly reduced. Subsequently, the upper electrode is formed using an artificial antiferromagnet, which makes it possible to reduce the magnetic fields of the scattering of the magnetoresistive element to neighboring cells, which is important when designing chips with superdense information recording.

При проектировании памяти «MRAM», пригодной для серийного производства, главной проблемой является высокая чувствительность к случайному перемагничиванию. При изменении определенного бита памяти высока вероятность того, что свободный магнитный слой соседних битов может быть также непреднамеренно изменен. Для повышения стабильности процесса установки бита и устранения эффекта непреднамеренного перемагничивания медные проводники с трех сторон экранируют специальным экраном, предотвращающим паразитные наводки на соседние битовые ячейки. Кроме этого, изолирующий экран направляет и фокусирует магнитное поле только на целевую битовую ячейку, что позволяет существенно снизить ток программирования.When designing MRAM memory suitable for mass production, the main problem is the high sensitivity to accidental magnetization reversal. When changing a specific memory bit, it is highly likely that the free magnetic layer of adjacent bits may also be inadvertently changed. To increase the stability of the bit installation process and eliminate the effect of inadvertent magnetization reversal, copper conductors are shielded on three sides with a special screen that prevents stray interference to neighboring bit cells. In addition, the insulating screen directs and focuses the magnetic field only to the target bit cell, which can significantly reduce the programming current.

Следует отметить основные недостатки технологии «MRAM»:The main disadvantages of the MRAM technology should be noted:

- большой ток записи;- high recording current;

- нестабильность магнитных параметров «ЗЯ»;- instability of the magnetic parameters "ЗЯ";

- температурная нестабильность ячеек памяти;- temperature instability of memory cells;

- технологические проблемы.- technological problems.

Теоретически «MRAM» могут работать при токах записи в несколько мА при размерах проводников 0,2…0,3 мкм. Однако на практике его величина достигает 120 мА и более. Существуют несколько способов снижения тока записи. Ток записи можно уменьшить, нанося на шину записи покрытие (сверху или с трех сторон). При этом происходит концентрация магнитного потока, снижается поток рассеивания, создается поле большей напряженности при меньших токах. Таким способом можно снизить ток записи примерно в 3 раза.Theoretically, “MRAM” can operate at write currents of several mA with a wire size of 0.2 ... 0.3 μm. However, in practice, its value reaches 120 mA or more. There are several ways to reduce recording current. The recording current can be reduced by applying a coating to the recording bus (top or on three sides). In this case, the concentration of the magnetic flux occurs, the dispersion flux decreases, and a field of greater intensity is created at lower currents. In this way, you can reduce the write current by about 3 times.

Другой подход - использование гиромагнитного эффекта при перемагничивании, для чего следует увеличить время нарастания (удлинить фронт) импульсов. При этом ток записи можно уменьшить еще в два раза. Кроме того, ток записи может быть уменьшен за счет снижения размеров ячеек, но до определенного предела.Another approach is the use of the gyromagnetic effect during magnetization reversal, for which it is necessary to increase the rise time (lengthen the front) of the pulses. In this case, the recording current can be reduced by half. In addition, the write current can be reduced by reducing the size of the cells, but to a certain limit.

В 80-х годах полагали, что если размеры ячеек сократить до ширины доменов, то проблемы намагничивания доменов в ячейках исчезнут, поскольку перемагничиваться будут спины только с одной степенью свободы. Эксперименты опровергли эту теорию. В ячейках существуют аномалии («vortices»), которые не позволяют сократить их размеры менее чем до нескольких десятых мкм в диаметре. Проблема решается путем использования круглых ячеек «MRAM», для которых аномалии несущественны.In the 80s, it was believed that if the cell sizes were reduced to the width of the domains, then the problems of magnetization of domains in the cells would disappear, since spins with only one degree of freedom would be magnetized. Experiments have disproved this theory. Anomalies (“vortices”) exist in the cells, which do not allow reducing their sizes to less than a few tenths of a micron in diameter. The problem is solved by using the round "MRAM" cells, for which the anomalies are not significant.

Существуют определенные ограничения по ширине шин записи, которые не могут быть сделаны уже 1 мкм, поскольку при меньших размерах ячейки перестают надежно работать вследствие искажения магнитного поля на краях проводника при соизмеримых размерах его толщины и ширины.There are certain restrictions on the width of the recording buses, which cannot be made already 1 μm, since at smaller sizes the cells cease to work reliably due to distortion of the magnetic field at the edges of the conductor with comparable dimensions of its thickness and width.

Стабильность ячеек «MRAM» может быть рассмотрена с энергетической точки зрения. Запасенная магнитная энергия равна MH_cV, где М - намагниченность, Н_с - напряженность коэрцитивного поля, V - объем магнитного материала в ячейке. Для характерных размеров ячейки отношение магнитной энергии к kT (k - постоянная Больцмана, Т - температура) составляет около 20, при этом ошибка памяти становится несущественной. При уменьшении объема ячейки вероятность ошибки растет. При существующих режимах работы нижний предел для размера ячейки составляет около 0,1 мкм на сторону. Увеличение Не нежелательно, поскольку ведет к росту тока записи и перегреву ячеек.The stability of MRAM cells can be viewed from an energy point of view. The stored magnetic energy is equal to MH _c V, where M is the magnetization, N _s is the coercive field strength, V is the volume of magnetic material in the cell. For characteristic cell sizes, the ratio of magnetic energy to kT (k is the Boltzmann constant, T is the temperature) is about 20, and the memory error becomes insignificant. With decreasing cell volume, the probability of error increases. Under existing operating conditions, the lower limit for the cell size is about 0.1 μm per side. The increase is not undesirable, since it leads to an increase in the write current and overheating of the cells.

Базовая конструкция ячейки «MRAM» была разработана в середине 80-х годов компанией «Honeywell». В ее основу были положены три основных принципа:The basic design of the MRAM cell was developed in the mid-80s by Honeywell. It was based on three basic principles:

- для записи и хранения информации использовалось явление гистерезиса;- the hysteresis phenomenon was used to record and store information;

- считывание информации производилось на основе магнеторезистивного эффекта в той же структуре, в которой хранилась информация;- information was read based on the magnetoresistive effect in the same structure in which the information was stored;

- ячейки памяти были интегрированы непосредственно в кремниевый кристалл.- memory cells were integrated directly into the silicon crystal.

В 1997 году фирма «Honeywell» разработала «MRAM» емкостью 256 кбайт на основе ячейки из двух сверхтонких ферромагнитных пленок, разделенных слоем материала с низкой проводимостью (TaN), а также пленок сложного состава, вытравленных в виде плоских проводников (полосок, шин). Однако первым серийным производителем «MRAM» стала корпорация «Freescale». На Фиг.14 представлена одна из реализации элемента памяти, используемая компанией «Freescale Semiconductor, Inc.» Перемагничивание свободного слоя происходит с помощью магнитного поля, созданным электрическим полем, протекающим по двум скрещенным шинам (проводам). В этом случае в элементе, находящемся в месте пересечения шин, создается максимальное магнитное поле, направленное под углом 45 градусов к оси анизотропии частицы. Как показывают расчеты, величина магнитного поля, необходимая для перемагничивания частицы, минимальна, если оно приложено под углом 45 к оси анизотропии частицы. Таким образом, решается сразу две проблемы - перемагничивание определенной ячейки и отсутствие паразитных переключений в соседних ячейках. Магнитное поле, создаваемое по отдельности каждой из шин на других элементах памяти, недостаточно для переключения элемента «MTJ» как по амплитуде, так и вследствие приложения не под оптимальным углом. Считывание информации с элемента производится малым током, при этом выбор элемента, с которого необходимо считать информацию, управляется транзистором, включенным последовательно в цепь с туннельным магнитным контактом.In 1997, Honeywell developed the 256KB MRAM based on a cell of two ultrathin ferromagnetic films separated by a layer of low conductivity (TaN) material, as well as complex films etched in the form of flat conductors (strips, buses). However, Freescale Corporation became the first serial manufacturer of MRAM. On Fig presents one of the implementation of the memory element used by Freescale Semiconductor, Inc. The magnetization reversal of the free layer occurs using a magnetic field created by an electric field flowing through two crossed buses (wires). In this case, the maximum magnetic field is created in the element located at the intersection of the tires, directed at an angle of 45 degrees to the axis of anisotropy of the particle. As calculations show, the magnitude of the magnetic field necessary for the magnetization reversal of the particle is minimal if it is applied at an angle of 45 to the axis of the anisotropy of the particle. Thus, two problems are solved at once - the magnetization reversal of a certain cell and the absence of spurious switching in neighboring cells. The magnetic field created individually by each of the buses on other memory elements is not enough to switch the MTJ element both in amplitude and due to the application not at an optimal angle. Reading information from the element is carried out by low current, while the choice of the element from which it is necessary to read information is controlled by a transistor connected in series with a tunnel magnetic contact.

На основе представленной архитектуры была разработана микросхема MR2A16A. Модуль памяти MR2A16A изготовлен по технологии с проектными нормами 0,18 мкм и является уже вторым поколением устройств на базе данной технологии. Емкость микросхемы составляет 4 Мбит с организацией 256К×16 бит. Управление осуществляется по стандартным входам: «chip enable», «write enable», «output enable» и «upper/lower byte select», обеспечивающим гибкость системы и предотвращающим конфликтные ситуации при обращении к шине (см. табл.ПА.1). В зависимости от состояния управляющих входов данные могут быть записаны/считаны как в 8-битном, так и в 16-битном формате. Устройство также поддерживает полностью статические операции.Based on the presented architecture, the MR2A16A chip was developed. The MR2A16A memory module is manufactured using technology with design standards of 0.18 microns and is already the second generation of devices based on this technology. The capacity of the chip is 4 Mbit with the organization of 256K × 16 bits. The control is carried out using standard inputs: “chip enable”, “write enable”, “output enable” and “upper / lower byte select”, which provide system flexibility and prevent conflict situations when accessing the bus (see table PA.1). Depending on the status of the control inputs, data can be written / read in both 8-bit and 16-bit formats. The device also supports fully static operations.

Времена циклов чтения/записи/стирания малы, симметричны по длительности и составляют 35 нс. Диапазон рабочих напряжений микросхемы - 3…3,6 В, встроенная схема мониторинга питания предотвращает запись ячеек памяти при снижении уровняThe read / write / erase cycle times are small, symmetrical in duration and amount to 35 ns. The operating voltage range of the microcircuit is 3 ... 3.6 V, an integrated power monitoring circuit prevents memory cells from being recorded when the level is reduced

Таблица ПА.1Table PA.1 Функции выводов MR2A16A Terminal Functions MR2A16A СигналSignal ФункцияFunction А [17:0]A [17: 0] Вход адресаAddress input ЕE Выбор чипаChip selection WW Разрешение записиRecording Resolution GG Разрешение чтенияRead permission UBUB Выбор старшего байтаHigh byte selection LBLb Выбор младшего байтаLow byte selection DQL [7:0]DQL [7: 0] Запись/чтение данных, младший байтWrite / read data, low byte DQU [15:8]DQU [15: 8] Запись/чтение данных, старший байтWrite / read data, high byte VDDVdd Питание 3.3 ВPower Supply 3.3 V VSSVss ЗемляEarth NCNC Не используетсяNot used

питающего напряжения более чем на 0,5 В относительно рабочего. Рабочий температурный диапазон микросхем «MRAM» составляет - 40…+105°С.supply voltage of more than 0.5 V relative to the working one. The operating temperature range of the MRAM microcircuit is 40 ... + 105 ° C.

Микросхемы MR2A16A выпускаются в корпусе 44-TSOP (type-II) в соответствии с техническими условиями «RoHS». В корпус микросхемы встроено защитное экранирование от внешних электромагнитных помех. Конфигурация выводов MR2A16A полностью соответствует микросхемам памяти типа SRAM, по принципу работы с памятью MRAM также схожа с SRAM. Поэтому чипы памяти MR2A16A могут применяться в существующих устройствах и системах, использующих память SRAM, без каких-либо изменений в схеме.The MR2A16A is available in 44-TSOP (type-II) package in accordance with RoHS specifications. Protective shielding from external electromagnetic interference is built into the microcircuit housing. The pin configuration of the MR2A16A is fully consistent with SRAM type memory chips; in principle, working with MRAM memory is also similar to SRAM. Therefore, the MR2A16A memory chips can be used in existing devices and systems using SRAM without any circuit changes.

Эксперименты показали, что ячейки памяти MR2A16A выдерживают более 58 триллионов циклов записи и стирания, работая в наихудших эксплуатационных условиях. До настоящего времени не было зарегистрировано ни одного сбоя в работе ячеек памяти, и эксперимент по тестированию количества циклов записи/стирания ячеек памяти «MRAM» продолжается. В ходе испытаний микросхемы MR2A16A работали на частоте 4 МГц при температуре окружающей среды 90°С и на частоте 28,5 МГц при температуре окружающей среды 70°С.Experiments have shown that MR2A16A memory cells withstand over 58 trillion write and erase cycles, operating in the worst operating conditions. To date, not a single malfunction of the memory cells has been recorded, and the experiment on testing the number of write / erase cycles of the MRAM memory cells continues. During the tests, the MR2A16A microcircuit operated at a frequency of 4 MHz at an ambient temperature of 90 ° C and at a frequency of 28.5 MHz at an ambient temperature of 70 ° C.

Внутренняя структура микросхемы памяти представлена на Фиг.15. Фирмы «NEC» и «Toshiba» добились скорости считывания и записи 16 Мбит «MRAM» на уровне 100 Мбайт/с при напряжении питания 1,8 В. Площадь кристалла составляет 78,7 мм², что на 30% меньше, чем у микросхем других типов аналогичной емкости. Элементы ИМС технологии КМОП изготовлены с проектными нормами 0,13 мкм, минимальные размеры элементов составляют 240 нм. Размер одной ячейки памяти 1,87 мкм², время цикла записи/чтения - 34 нс.The internal structure of the memory chip is shown in Fig. 15. The firms NEC and Toshiba achieved a read and write speed of 16 Mbps MRAM at 100 Mb / s with a supply voltage of 1.8 V. The crystal area is 78.7 mm ² , which is 30% less than that of microcircuits other types of similar capacity. CMOS elements of CMOS technology are manufactured with design standards of 0.13 microns, the minimum dimensions of the elements are 240 nm. The size of one memory cell is 1.87 μm ² , the write / read cycle time is 34 ns.

«MRAM» обладает рядом преимуществ перед всеми остальными типами памяти, в том числе перед «FRAM», в первую очередь - это принципиальная неограниченность числа циклов перезаписи и высокое быстродействие. Преимущества технологии «MRAM» отражены в табл.1.2.“MRAM” has a number of advantages over all other types of memory, including “FRAM”, first of all it is a fundamental unlimited number of rewriting cycles and high speed. The advantages of the MRAM technology are reflected in Table 1.2.

Таблица ПА.2Table PA.2 Сравнительные характеристики различных технологий памятиComparative characteristics of various memory technologies СвойстваThe properties Тип памятиMemory type MRAMMram DRAMDRAM SRAMSRAM FLASHFlash EEPROMEeprom FeRAMFeram Высокая плотностьHigh density ++ ++ -- ++ -- -- ЭнергонезависимостьNon-volatility ++ -- -- ++ ++ ++ Произвольный доступRandom access ++ ++ ++ -- -- ++ Неразрушающее чтениеNon-destructive reading ++ -- ++ ++ ++ -- Неограниченное число обращенийUnlimited hits ++ ++ ++ -- -- -- Быстрое считываниеQuick read ++ ++ ++ ++ ++ ++ Быстрая записьQuick record ++ ++ ++ -- -- ++ Низкое потребление при записиLow recording power ++ ++ ++ -- -- ++ Цикл чтенияReading cycle 5-70 нс5-70 ns ~100 нс~ 100 ns 5-100 нс5-100 ns ~100 нс~ 100 ns ~100 нс~ 100 ns 50-150 нс50-150 ns Цикл записиRecording cycle 5-70 нс5-70 ns ~100 нс~ 100 ns 5-100 нс5-100 ns >1 мс> 1 ms >1 мс> 1 ms 50-150 нс50-150 ns Напряжение записи, ВWrite voltage, V <5<5 <5<5 <5<5 55 1212 <5<5 Срок хранения данных (без питания), летData retention period (without power), years бесконечноinfinitely 00 00 >10> 10 >5> 5 >10> 10 Стойкость (число циклов записи)Persistence (number of write cycles) >10 15> 10 15 >10 15> 10 15 >10 15> 10 15 ~10 6~ 10 6 ~10 6~ 10 6 -10 6-10 6 Радиационная стойкостьRadiation resistance ++ -- -- -- -- --

ПРИЛОЖЕНИЕ «Б»: Задержки распространения сигналов в блоках матрицы памяти «MRAM»APPENDIX B: Delayed propagation of signals in blocks of the MRAM memory matrix

За единицу измерения времени принималось время переключения транзистора МОП из состояния "открыт" в состояние "закрыт" и наоборот, при этом считалось, что номинальное время переключения τ_п одинаково у p и n-канальных транзисторов, а технологическое отклонение его величины не превышает ±10%. В табл.ПБ-1 приведены расчетные значения задержки распространения сигналов в блоках матрицы памяти «MRAM».The unit of time measurement was the switching time of the MOS transistor from the open state to the closed state and vice versa, while it was assumed that the nominal switching time τ _{p is the} same for p and n-channel transistors, and the technological deviation of its value does not exceed ± 10 % Table PB-1 shows the calculated values of the propagation delay in the blocks of the MRAM memory matrix.

Определим задержки и длительности сигналов, поступающих на входы микросхемы памяти, при величине τ_п=10 нс:Define the delay and duration of the signals received at the inputs of the memory chip, with the value of τ _p = 10 ns:

Таблица ПБ-1Table PB-1 Задержки распространения сигналов в блоках микросхемы «MRAM»Propagation delays in the blocks of the MRAM chip БлокBlock Наименование сигналаSignal Name Время прохождения сигналаSignal transit time ПримечанияNotes на входеat the entrance на выходеat the exit «Дш.А»"Dsh.A" «A:I»"A: I" «C:I»"C: I" 5 τ_п 5 τ _p   «БВВД»"BVVD" «DIO:I»"DIO: I" « $$\overline{D3:i}$$

»" $$\overline{D3:i}$$

" 1 τ_п 1 τ _p   «DЧ:I»"DCH: I" «DIO:I»"DIO: I" 2 τ_п 2 τ _p Вырабатывается при « $$\overline{ЧТ2}$$

»="0"It is developed at $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

"=" 0 " « $$\overline{ЧТ2}$$

»" $$\overline{\mathrm{<figure-callout\; id="2"\; label="H\; T"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">H\; </figure-callout>}T2}$$

" «ЧТ2-В»ChT2-V 1 τ_п 1 τ _p Разрешают вывод «D4:0-15»Allow the output of "D4: 0-15" «БУЗЧ»
 BUZCH
« $$\overline{WE}$$

»" $$\overline{WE}$$

" «З»"Z" 1 τ_п 1 τ _p   « $$\overline{OE}$$

»" $$\overline{OE}$$

" «Ч»"H" 1 τ_п 1 τ _p « $$\overline{CE1}$$ »" $$\overline{CE\mathrm{one}}$$ " « $$\overline{ЗТ1}$$

»" $$\overline{3T\mathrm{one}}$$

" 2 τ_п 2 τ _p Вырабатываются при « $$\overline{WE}$$

»="0"Are developed at $$\overline{WE}$$

"=" 0 " « $$\overline{CE2}$$

»" $$\overline{CE2}$$

" « $$\overline{ЗТ2}$$

»" $$\overline{3T2}$$

" 2 τ_п 2 τ _p « $$\overline{CE1}$$ »" $$\overline{CE\mathrm{one}}$$ " « $$\overline{ЧТ1}$$

»" $$\overline{HT\mathrm{one}}$$

" 2 τ_п 2 τ _p Вырабатываются при « $$\overline{OE}$$

»="0"Are developed at $$\overline{OE}$$

"=" 0 " « $$\overline{CE2}$$

»" $$\overline{CE2}$$

" « $$\overline{ЧТ2}$$

»" $$\overline{HT2}$$

" 2 τ_п 2 τ _p «БУК ШЗС»"BUK SHZS" «C:I»"C: I" «a1:I», «б1:I»“A1: I”, “b1: I” 1 τ_п 1 τ _p При стробировании «C:I»="1" сигналом «ЗТ1-В» или «ЗТ2-В» обеспечивают управление протеканием тока «I_ЗС» в шине «ШЗС:I» соответственно для записи "0" или "1"When gating “C: I” = “1” with the signal “ЗТ1-В” or “ЗТ2-В”, the current flow “I _ЗС ” is provided in the bus “ШЗС: I”, respectively, for recording “0” or “1”   «a2:I», «б2:I»“A2: I”, “b2: I” «ЗТ1-В»"ZT1-V"   «ЗТ2-В»ZT2-V   « $$\overline{ЗТ1}$$

»" $$\overline{3T\mathrm{one}}$$

" «ЗТ1-В»"ZT1-V" 3 τ_п 3 τ _p Обеспечивают стробирование сигнала «C:I»Provide gating signal "C: I"   « $$\overline{ЗТ2}$$

»" $$\overline{3T2}$$

" «ЗТ2-В»ZT2-V 3 τ_п 3 τ _p «БУК ШР»"BUK SHR" « $$\overline{D3:i}$$

»" $$\overline{D3:i}$$

" «б2»"B2" 2 τ_п 2 τ _p При стробировании «D3:i-B»="0" сигналом « $$\overline{ЗТ1-B}$$

»="0" обеспечивает управление протеканием тока «I_зр:I» по шине «ШР:I» для записи "0"When gating "D3: iB" = "0" with the signal " $$\overline{3T\mathrm{one}-B}$$

"=" 0 "provides control of the current flow" I _sp : I "on the bus" ШР: I "for recording" 0 " « $$\overline{ЗТ2-B}$$

»" $$\overline{3T2-B}$$

" «б2»"B2" 1 τ_п 1 τ _p « $$\overline{D3:i}$$

»" $$\overline{D3:i}$$

" «б1»"B1" 1 τ_п 1 τ _p При стробировании « $$\overline{D3:i}$$

»="0"сигналом « $$\overline{ЗТ2-B}$$

»="0" обеспечивает управление протеканием тока «Iзр:I» по шине «ШР:I» для записи "1"When gating " $$\overline{D3:i}$$

"=" 0 "by the signal" $$\overline{3T2-B}$$

"=" 0 "provides control of the current flow" Izr: I "on the bus" ШР: I "for recording" 1 " « $$\overline{ЗТ2}-B$$

»" $$\overline{3T2}-B$$

" «б1»"B1" 1 τ_п 1 τ _p « $$\overline{ЗТ1}$$

»" $$\overline{3T\mathrm{one}}$$

" « $$\overline{ЗТ1-B}$$

»" $$\overline{3T\mathrm{one}-B}$$

" 2 τ_п 2 τ _p Обеспечивают стробирование «D3:i-B» и « $$\overline{D3:i}$$

»Provide gating "D3: iB" and " $$\overline{D3:i}$$

" « $$\overline{ЗТ2}$$

»" $$\overline{3T2}$$

" « $$\overline{ЗТ2-B}$$

»" $$\overline{3T2-B}$$

" 2 τ_п 2 τ _p   « $$\overline{D3:i}$$

»" $$\overline{D3:i}$$

" «D3:i-B»"D3: i-B" 1 τ_п 1 τ _p Используется для выработки «б1:I» и «б2:I».Used to generate “b1: I” and “b2: I”.   «Ч»"H" «i_Ч:i-А»"I _H : i-A" 2 τ_п 2 τ _p Разрешает подачу токов «iч:i» в шины «ШР:i-A»Allows the supply of currents "ich: i" to the bus "ШР: i-A"   «iч:i"Ich: i «i_Ч:i-А»"I _H : i-A" 1 τ_п 1 τ _p i_ч:i-A» - токи, поступающие на «ШР-А:0-15, Э»i _h : iA "- currents supplied to" ShR-A: 0-15, E " «ФТЗЧ»"FTZCH" «З»"Z" «I_ЗС»"I _ZS " 3 τ_п 3 τ _p Обеспечивает ток записи словаProvides current write words «З»"Z" «I_ЗР:I, Э»"I _ZR : I, E" 3 τ_п 3 τ _p Обеспечивает ток записи разрядаProvides discharge current recording «Ч»"H" «i_Ч:i, Э»"I _h : i, e" 3 τ_п 3 τ _p Обеспечивает чтение данныхProvides data reading «БУЧ»"BEECH" « $$\overline{ЧТ1}$$

»" $$\overline{HT\mathrm{one}}$$

" «ЧТ1-В»ChT1-V 1 τ_п 1 τ _p Обеспечивают подготовку «БУЧ»Provide training "BEACH" «ЧТ2-В»ChT2-V 1 τ_п 1 τ _p « $$\overline{ЧТ2}$$

»" $$\overline{HT2}$$

" «DЧ:I»"DCH: I" 4 τ_п 4 τ _p « $$\overline{ЧТ2}$$

»" $$\overline{HT2}$$

"     «МЗЯ»"MZYA" «C:I»"C: I" «Up:I»"Up: I" 1 τ_п 1 τ _p Открывает транзисторы МОП «ЗЯ» слова i (i=0-4095)Opens transistors MOS "ZYA" words i (i = 0-4095) «БК ШЗС»"BC ShZS" «I_ЗС»"I _ZS " « $$I_{ЗС}^0:I$$

»" $$I_{3\mathrm{FROM}}^0:I$$

" 1 τ_п 1 τ _p Ток «I_ЗС» пропускается по шине «ШЗС:I» от «А» к «Б» при «a1:i», «б1:I»="0" и «а2:I»,«б2:I»="1"The current "I _ZS " is passed through the "ShZS: I" bus from "A" to "B" with "a1: i", "b1: I" = "0" and "a2: I", "b2: I" = "one" «I_ЗС»"I _ZS " « $$I_{ЗС}^1:I$$

»" $$I_{3\mathrm{FROM}}^{\mathrm{one}}:I$$

" i τ_п i τ _p Ток «I_ЗС» пропускается по шине «ШЗС:I» от «Б» к «А» при «a1:I», «б1:I»="1" и «a2:I», «б2:I»="0"The current “I _ZS ” is passed through the “ShZS: I” bus from “B” to “A” with “a1: I”, “b1: I” = “1” and “a2: I”, “b2: I” = "0" «a1:i»,"A1: i", « $$I_{ЗС}^0:i$$

или" $$I_{3\mathrm{FROM}}^0:i$$

or 1 τ_п 1 τ _p Управляют направлением протекания тока «I_ЗС» по шине «ШЗС:i» или отключением «I_ЗС» в соответствии с табл.2.8Control the direction of current flow "I _ЗС " on the bus "ШЗС: i" or turning off the "I _ЗС " in accordance with Table 2.8 «б1:i»,"B1: i", « $$I_{ЗС}^1:i$$

»" $$I_{3\mathrm{FROM}}^{\mathrm{one}}:i$$

" «a2:i»,"A2: i",   «б2:i»“B2: i” «БК ШР»"BC ShR" «I_ЗР:I»"I _ZR : I" « $$I_{ЗР}^0:i$$

" $$I_{3R}^0:i$$

1 τ_п 1 τ _p Ток «I_ЗР:I» пропускается по шине «ШР:I» от «А» к «Б» при «a1:i-B», «б1:I»="0" и «a2:i-B», «б2:I»="1"The current "I _ЗР : I" is passed on the bus "ШР: I" from "A" to "B" with "a1: iB", "b1: I" = "0" and "a2: iB", "b2: I "=" 1 " «I_ЗР:I»"I _ZR : I" « $$I_{ЗР}^1:I$$

»" $$I_{3R}^{\mathrm{one}}:I$$

" 1 τ_п 1 τ _p Ток «I_ЗР:i пропускается по шине «ШР:I» от «Б» к «А» при «a1:i-B», «б1:I»="1" и «a2:i-В», «б2:I»="0"The current "I _ЗР : i is passed on the bus" ШР: I "from" B "to" A "with" a1: iB "," b1: I "=" 1 "and" a2: i-B "," b2: I "=" 0 " «б1:I»"B1: I" «a2:i-B»"A2: i-B" 1 τ_п 1 τ _p «a2:i-B»=« $$\overline{б1:i}$$

»"A2: iB" = " $$\overline{b\mathrm{one}:i}$$

" «б2:I»B2: I «a1:i-B»"A1: i-B" 1 τ_п 1 τ _p «a1:i-B»=« $$\overline{б2:i}$$

»"A1: iB" = " $$\overline{b2:i}$$

" «б1:I»"B1: I" « $$I_{ЗР}^0:i$$

»" $$I_{3R}^0:i$$

"   Управляют направлением протекания тока «I_ЗР:I» по шине «ШР:I» или отключением «I_ЗР:I» от шины в соответствии с табл.2.8Control the direction of current flow “I _ЗР : I” on the bus “ШР: I” or disconnecting “I _ЗР : I” from the bus in accordance with Table 2.8 иand илиor 2 τ_п 2 τ _p «б2:I»B2: I « $$I_{ЗР}^1:i$$

»" $$I_{3R}^{\mathrm{one}}:i$$

"   - $$\tau \overline{OE}/A\ge 21нс$$

;
- $$\tau \overline{CE1}/\overline{OE}\ge 39нс$$

;
- $$\tau \overline{CE1}\ge 54нс$$

;
- $$\tau \overline{CE2}\ge 90нс$$

;
- $$\Delta t\overline{CE}\ge 14нс$$

;
- t1≥218 нс;
- $$t\overline{OE}\ge 197нс$$

;
- tA≥2143 нс.- $$\tau \overline{OE}/A\ge 21n\mathrm{from}$$

;
- $$\tau \overline{CE\mathrm{one}}/\overline{OE}\ge 39n\mathrm{from}$$

;
- $$\tau \overline{CE\mathrm{one}}\ge 54n\mathrm{from}$$

;
- $$\mathrm{<figure-callout\; id="2"\; label="\tau \; C\; E"\; filenames="00000206.png,00000208.png"\; state="\{\{state\}\}">\tau \; </figure-callout>}\stackrel{}{CE}\overline{2}\ge 90n\mathrm{from}$$

;
- $$\Delta t\overline{CE}\ge \mathrm{fourteen}n\mathrm{from}$$

;
- t1≥218 ns;
- $$t\overline{OE}\ge 197n\mathrm{from}$$

;
- tA≥2143 ns.

На Фиг.19 приведены временные диаграммы сигналов, поступающих на микросхему памяти «MRAM» в режиме чтения, и выходные сигналы DIO:0-15, а также внутренние сигналы микросхемы:On Fig shows the timing diagrams of the signals received by the memory chip "MRAM" in read mode, and the output signals DIO: 0-15, as well as internal signals of the chip:

- МОП ЗЯ - состояние МОП-транзисторов запоминающих ячеек слова i МЗЯ;- MOS W - the state of the MOS transistors of the storage cells of the word i MLW;

- i_ч:i, э - токи чтения на выходах ФТЗЧ;- i _h : i, e - read currents at the outputs of the FTZCh;

- i_ч:i-A - токи чтения на выходах блока БК ШР;- i _h : iA - read currents at the outputs of the BC SR unit;

- DЧ:i - сигналы чтения на выходах блока БУЧ при условии, приведенном в 2.12.3.8.- DCH: i - read signals at the outputs of the BEECH unit under the condition given in 2.12.3.8.

На временных диаграммах сигналы DIO:i, МОП ЗЯ, i_ч:i, э, i_ч:i-А, D4:i показаны при минимальной номинальной и максимальной величине их задержек.In the time diagrams, the signals DIO: i, MOS ЗЯ, i _h : i, e, i _h : i-A, D4: i are shown at the minimum nominal and maximum value of their delays.

На диаграмме сигналов D4:i обозначены временные интервалы:On the signal diagram D4: i, time intervals are indicated:

- Δt_л - интервал, в котором компаратор за счет замыкания ключа АК3 выведен на линейный участок характеристики, а через ключ АК1 производится заряд конденсатора С1;- Δt _l is the interval in which the comparator is brought to the linear part of the characteristic due to the closure of the key AK3, and the capacitor C1 is charged through the key AK1;

- ΔtDЧ - интервал, в котором уровни сигналов DЧ:i соответствуют считанной из слова i МЗЯ информации.- ΔtDCH - the interval in which the signal levels DCH: i correspond to the information read from the word i of the MLM.

На диаграмме сигналов «DIO:I» обозначен интервал «tDIO», в котором уровни сигналов «DIO:I» соответствуют считанной из слова «I» «МЗЯ» информации.On the “DIO: I” signal diagram, the “tDIO” interval is indicated, in which the “DIO: I” signal levels correspond to the information read out from the word “I”.

На заштрихованных участках диаграммы сигналы могут иметь любой уровень.On the shaded sections of the diagram, the signals can have any level.

ЛитератураLiterature

1. Патент US 5959465.1. Patent US 5959465.

2. Патент US 6876228.2. Patent US 6876228.

3. Соклоф С. Аналоговые интегральные схемы. Пер. с англ. А.Б. Перевезенцева, под ред. к. т.н. В.Д.Вернера. М.: Мир, 1988.3. Soklof S. Analog integrated circuits. Per. from English A.B. Perevezentseva, ed. so-called V.D. Werner. M .: Mir, 1988.

4. Чуа-Уоан Л.Г., Новак М.М., Канг С.Х. Программно-управляемая логическая схема, использующая магнеторезистивные устройства с передачей спинового вращения. Патент RU 2420865 С1 с приорит. от 31.03.2008, опубл. 10.06.2011 Бюл. №16.4. Chua-Uoan L.G., Novak M.M., Kang S.Kh. Software-controlled logic circuit using magnetoresistive devices with spin rotation transmission. Patent RU 2420865 C1 with priority. dated March 31, 2008, publ. 06/10/2011 Bull. No. 16.

5. Hosomi М.М., et al., A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM / Proceedings of IEDM conference (2005).5. Hosomi, M.M., et al., A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM / Proceedings of IEDM conference (2005).

6. Jian-Gang Zhu, Proceedings of IEEE, V.96, N.11, p.1786, 2008.6. Jian-Gang Zhu, Proceedings of IEEE, V.96, N.11, p.1786, 2008.

7. Hirota E., Sakakima Н., Inomata K., Giant Magneto-Resistance Devices, Springer Series in surface science 40, 2001.7. Hirota E., Sakakima N., Inomata K., Giant Magneto-Resistance Devices, Springer Series in surface science 40, 2001.

8. Gupta Arunava, Joshi Rajiv V. Non-Voltaite Magnetic Memory Cell and Devices / Pat. US 6034887, Mar.7, 2007.8. Gupta Arunava, Joshi Rajiv V. Non-Voltaite Magnetic Memory Cell and Devices / Pat. US 6034887, Mar. 7, 2007.

9. Соклоф С. Аналоговые интегральные схемы. Пер. с англ. А.Б. Перевезенцева, под ред. к.т.н. В.Д.Вернера. М.: «Мир», 1988.9. Soklof S. Analog integrated circuits. Per. from English A.B. Perevezentseva, ed. Ph.D. V.D. Werner. M .: "World", 1988.

10. Шурыгина В. Энергонезависимая память / Электроника: наука технология бизнес, 2008. - №6.10. Shurygina V. Non-volatile memory / Electronics: science, technology, business, 2008. - No. 6.

11. Мальцев П.П., Долидзе Н.С., Критенко М.И., Пономарев С.Н., Портянко В.В., Посысаева Т.Т., Михалева Л.З. Цифровые интегральные микросхемы / Справочник. М.:«Радио и Связь», 1994.11. Maltsev P.P., Dolidze N.S., Kritenko M.I., Ponomarev S.N., Portyanko V.V., Possysaeva T.T., Mikhaleva L.Z. Digital integrated circuits / Reference. M.: "Radio and Communication", 1994.

Claims (12)

1. Интегрированная в СБИС технологии КМОП/КНИ с n⁺- и p⁺-поликремниевыми затворами матрица памяти «MRAM» с магниторезистивными устройствами с передачей спинового вращения (матрица памяти «STT-MRAM»), представляющая собой устройство матричного типа, управляемое внешними сигналами записи/чтения информации и ввода/вывода данных, содержащее:
множество устройств на магнитных туннельных переходах («MTJ») с передачей спинового вращения, организованных в матрицу запоминающих ячеек;
устройство организации записи/чтения информации для конкретного устройства «MTJ», включающее:
блок ввода/вывода данных,
блок дешифратора адресного кода,
блок управления ключами шин записи слова,
блок ключей шин записи слова,
блок управления ключами разрядных шин,
блок ключей разрядных шин,
блок управления записью/чтением данных,
блок формирователя тока записи/чтения,
источники тока записи слова, тока записи разряда, тока чтения в составе блока формирователя тока записи/чтения,
шины разрядные, шины записи слова, шины чтения слова, двунаправленную шину ввода/вывода данных,
соединенные с соответствующими устройствами «MTJ» для изменения полярности намагниченности свободного слоя каждого устройства «MTJ», причем блоки устройства организации записи/чтения информации объединены соответствующими шинами для формирования логического состояния на основе относительных полярностей свободного слоя и фиксированного слоя каждого устройства «MTJ»,
блок усилителя чтения данных на выходе матрицы запоминающих ячеек, соединенный с двунаправленной шиной ввода/вывода данных по цепям «U_P:0-15,Э» и «DЧ:0-15», выполненный с возможностью обнаруживать уровень сигнала на конце «А» в шине разрядной и формировать двоичный выходной сигнал «DЧ:0-15» на основе сравнения уровня сигнала в разряде матрицы запоминающих ячеек в компараторе, включенным в состав блока усилителя чтения данных, с эталонным пороговым уровнем сигнала («U_Э»), отличающаяся тем,
что для придания исходной анизотропии намагниченности свободного и фиксированного ферромагнитного слоев каждой запоминающей ячейки матрицы памяти «STT-MRAM» при формировании топологии устройства «MTJ» оно выполнено в виде эллипса с осью легкого намагничивания, направленной по его большой оси, а для изменения полярности намагниченности верхнего свободного слоя устройства «MTJ» внешнее управляющее матрицей памяти «STT-MRAM» устройство соединено по цепям сигнала разрешения записи информации (« $$\overline{\text{WE}}$$

»), сигнала разрешения считывания информации (« $$\overline{\text{OE}}$$

»), сигнала разрешения выработки сигнала первого цикла работы (« $$\overline{\text{CE}}1$$

»), сигнала разрешения выработки сигнала второго цикла (« $$\overline{\text{CE}}2$$

») с блоком управления записью/чтением данных, по цепям ввода/вывода данных внешнее управляющее устройство по двунаправленной 16-разрядной шине данных («DIO:0-15») соединено с блоком ввода/вывода данных, по 12-разрядной адресной шине («А:0-11») внешнее устройство соединено с блоком дешифратора адреса с возможностью реализации процедуры записи/чтения в два цикла путем последовательной подачи внешних разрешающих сигналов « $$\overline{\text{CE}}1$$

» и « $$\overline{\text{CE}}2$$

» на соответствующие входы блока управления записью/чтением данных.1. Integrated in the VLSI CMOS / SOI technology with n ⁺ and p ⁺ polysilicon gates, the MRAM memory matrix with spin-transmitting magnetoresistive devices (STT-MRAM memory matrix), which is a matrix-type device controlled by external signals write / read information and input / output data containing:
many devices on magnetic tunnel junctions ("MTJ") with the transmission of spin rotation, organized in a matrix of storage cells;
a device for organizing the recording / reading of information for a specific device "MTJ", including:
data input / output unit,
address code decoder unit,
a key management unit for the word recording bus keys,
a block of bus keys
bit bus key control unit,
bit tire key block,
data write / read control unit,
write / read current driver unit,
sources of write current of a word, write current of a discharge, read current as part of a write / read current shaper unit,
bit buses, word write buses, word read buses, bidirectional data input / output bus,
connected to the corresponding MTJ devices to change the magnetization polarity of the free layer of each MTJ device, and the blocks of the information recording / reading organization device are combined by corresponding buses to form a logical state based on the relative polarities of the free layer and the fixed layer of each MTJ device,
an amplifier for reading data at the output of a matrix of storage cells connected to a bi-directional data input / output bus along the chains “U _P : 0-15, Э” and “DC: 0-15”, configured to detect a signal level at the end “A” in the bus bit and generate a binary output signal "DC: 0-15" based on a comparison of the signal level in the discharge of the matrix of storage cells in the comparator included in the unit of the amplifier for reading data, with a reference threshold signal level ("U _E "), characterized in ,
that to give the initial anisotropy of the magnetization of the free and fixed ferromagnetic layers of each storage cell of the STT-MRAM memory matrix when forming the topology of the MTJ device, it is made in the form of an ellipse with an easy magnetization axis directed along its major axis, and to change the polarity of the magnetization of the upper the free layer of the MTJ device, the external control matrix of the STT-MRAM memory device is connected via the circuits of the information recording permission signal (" $$\overline{\text{WE}}$$

"), A signal for permission to read information (" $$\overline{\text{OE}}$$

"), The signal of permission to generate the signal of the first cycle of $$\overline{\text{CE}}\mathrm{one}$$

"), The signal of permission to generate a signal of the second cycle (" $$\overline{\text{CE}}2$$

") With a data write / read control unit, via an input / output data circuit, an external control device is connected via a bi-directional 16-bit data bus (" DIO: 0-15 ") to a data input / output unit, via a 12-bit address bus ( “A: 0-11”) an external device is connected to the address decoder unit with the possibility of implementing a write / read procedure in two cycles by sequentially supplying external enable signals “ $$\overline{\text{CE}}\mathrm{one}$$

"And" $$\overline{\text{CE}}2$$

»To the corresponding inputs of the data recording / reading control unit. 2. Матрица памяти «STT-MRAM» по п.1, отличающаяся тем, что для исключения статистического разброса величины магнитного момента нижнего закрепленного ферромагнитного слоя в каждом устройстве «MTJ», концы «А» разрядной шины «ШР-А:0-15, Э» этого устройства в режиме чтения данных соединены с одним из входов компаратора, а второй вход компаратора соединен с шиной записи/чтения, в которой генерируется выходной сигнал «U_Э» эталонного устройства «MTJ», расположенного в центре каждого слова матрицы запоминающих ячеек.2. The memory matrix "STT-MRAM" according to claim 1, characterized in that to eliminate the statistical spread of the magnetic moment of the lower fixed ferromagnetic layer in each device "MTJ", the ends "A" of the discharge bus "ШР-А: 0-15 , »” Of this device in data reading mode are connected to one of the comparator inputs, and the second comparator input is connected to the write / read bus, in which the output signal “U _Э ” of the “MTJ” reference device is located, which is located in the center of each word of the matrix of storage cells . 3. Матрица памяти «STT-MRAM» по п.1, отличающаяся тем, что для организации постоянного запоминающего устройства емкостью 64 кбит с 16-разрядной двунаправленной шиной ввода/вывода данных «DIO:0-15», она содержит множество запоминающих ячеек на основе устройств «MTJ», которые могут быть электрически приведены в состояние высокого сопротивления «R_B» или низкого сопротивления «R_H».3. The memory matrix "STT-MRAM" according to claim 1, characterized in that for the organization of a permanent storage device with a capacity of 64 kbit with a 16-bit bi-directional data input / output bus "DIO: 0-15", it contains many memory cells on based on MTJ devices that can be electrically brought into a high resistance state “R _B ” or a low resistance state “R _H ”. 4. Матрица памяти «STT-MRAM» по п.1 или п.3, отличающаяся тем, что для обеспечения обращения к выбранному слову матрицы запоминающих ячеек выходы «C:i» блока дешифратора адреса, где i=0…4095 равно численному значению кода адреса, соединены с входом блока управления ключами шины записи слова и одновременно через блок ключей шины записи слова с шиной записи слова («ШЗС:i») матрицы запоминающих ячеек, где i=0…4095 равно численному значению кода адреса устройства «MTJ», с возможностью выработки на одном из выходов «C:i» сигнала с уровнем логической «1» при поступлении на вход дешифратора адреса по шине «А:0-11» от внешнего устройства параллельного адресного кода.4. The memory matrix "STT-MRAM" according to claim 1 or claim 3, characterized in that to provide access to the selected word of the matrix of storage cells, the outputs "C: i" of the address decoder block, where i = 0 ... 4095 is equal to the numerical value address codes, connected to the input of the key management unit of the word recording bus and simultaneously through the key block of the word recording bus with the word recording bus ("ШЗС: i") of the matrix of storage cells, where i = 0 ... 4095 is equal to the numerical value of the address code of the MTJ device , with the possibility of generating at one of the outputs “C: i” a signal with a logic level of “1” at a post pressure on the input of the address decoder on the bus "A: 0-11" from the external device parallel address code. 5. Матрица памяти «STT-MRAM» по п.1 или п.3, отличающаяся тем, что для обеспечения формирования сигналов 1-го и 2-го цикла записи (« $$\overline{\text{ЗТ}}1$$

», « $$\overline{\text{ЗТ}}2$$

»), 1-го и 2-го циклов чтения (« $$\overline{\text{ЧТ}}1$$

», « $$\overline{\text{ЧТ}}2$$

») и сигналов записи «З» и чтения «Ч» внешнее управляющее устройство соединено с входом блока управления записью/чтением по цепям: сигнала разрешения записи данных « $$\overline{\text{WE}}$$

» с возможностью, после его инвертирования, поступления в виде сигнала «З» на вход блока формирователя токов записи/чтения, сигнала разрешения чтения данных « $$\overline{\text{OE}}$$

» с возможностью, после его инвертирования, поступления в виде сигнала «Ч» на вход блока ключей шин разряда и блока формирователя токов записи/чтения, а в режиме записи выход « $$\overline{\text{ЗТ}}1$$

» блока управления записью/чтением соединен с соответствующими входами блока управления ключами шины записи слова и блока управления ключами шины разряда при выполнении условия « $$\overline{\text{ЗТ}}1$$

= $$\overline{\text{CE}}1$$

V $$\overline{\text{WE}}$$

», выход « $$\overline{\text{ЗТ}}2$$

» блока управления записью/чтением соединен с соответствующими входами блока управления ключами шины записи слова и блока управления ключами шины разряда при выполнении условия « $$\overline{\text{ЗТ}}2$$

= $$\overline{\text{CE}}2$$

V $$\overline{\text{WE}}$$

», в режиме чтения выход « $$\overline{\text{ЧТ}}1$$

» блока управления записью/чтением соединен с блоком усилителя чтения данных при выполнении условия « $$\overline{\text{ЧТ}}1$$

= $$\overline{\text{CE}}1$$

V $$\overline{\text{OE}}$$

», выход « $$\overline{\text{ЧТ}}2$$

» блока управления записью/чтением соединен с соответствующими входами блоком усилителя чтения данных и блока ввода/вывода данных при выполнении условия « $$\overline{\text{ЧТ}}2$$

= $$\overline{\text{CE}}2$$

V $$\overline{\text{OE}}$$

».5. The memory matrix "STT-MRAM" according to claim 1 or claim 3, characterized in that to ensure the formation of signals of the 1st and 2nd recording cycle (" $$\overline{\text{ST}}\mathrm{one}$$

"," $$\overline{\text{ST}}2$$

"), 1st and 2nd reading cycles (" $$\overline{\text{Thurs}}\mathrm{one}$$

"," $$\overline{\text{Thurs}}2$$

") And write signals" Z "and read" H ", an external control device is connected to the input of the write / read control unit in chains: the data write enable signal" $$\overline{\text{WE}}$$

"With the possibility, after inverting it, of receiving in the form of a signal" Z "at the input of the block of the driver of the write / read currents, a signal for allowing data reading" $$\overline{\text{OE}}$$

"With the possibility, after inverting it, of receiving in the form of a signal" H "at the input of the key block of the busbars of the discharge and the block of the driver of the write / read currents, and in the recording mode, the output" $$\overline{\text{ST}}\mathrm{one}$$

"The write / read control unit is connected to the corresponding inputs of the word write bus key control unit and the discharge bus key control unit when the condition" $$\overline{\text{ST}}\mathrm{one}$$

= $$\overline{\text{CE}}\mathrm{one}$$

V $$\overline{\text{WE}}$$

", exit " $$\overline{\text{ST}}2$$

"The write / read control unit is connected to the corresponding inputs of the word write bus key control unit and the discharge bus key control unit when the condition" $$\overline{\text{ST}}2$$

= $$\overline{\text{CE}}2$$

V $$\overline{\text{WE}}$$

", In read mode output" $$\overline{\text{Thurs}}\mathrm{one}$$

"The write / read control unit is connected to the data amplifier unit when the condition" $$\overline{\text{Thurs}}\mathrm{one}$$

= $$\overline{\text{CE}}\mathrm{one}$$

V $$\overline{\text{OE}}$$

", exit " $$\overline{\text{Thurs}}2$$

"The write / read control unit is connected to the corresponding inputs by the data reader amplifier unit and the data input / output unit when the condition" $$\overline{\text{Thurs}}2$$

= $$\overline{\text{CE}}2$$

V $$\overline{\text{OE}}$$

". 6. Матрица памяти «STT-MRAM» по п.4, отличающаяся тем, что для генерации сигналов управления ключами блока управления ключами шины записи слова в зависимости от состояния входных сигналов «C:i», где i=0…4095, « $$\overline{\text{ЗТ}}1$$

», « $$\overline{\text{ЗТ}}2$$

», выходы «a:i», «б:i» блока управления ключами шины записи слова соединены с соответствующими входами блока ключей шины записи слова с возможностью обеспечения управлением состояния ключей: при уровне «1» сигналов « $$\overline{\text{ЗТ}}1$$

», « $$\overline{\text{ЗТ}}2$$

» выходы всех ключей блока ключей шины записи слова установлены в третье состояние (с выходным сопротивлением, близким к состоянию «холостого хода» (или «∞»)), т.е. концы «А» и «Б» всех шин записи слова отсоединены от блока ключей шины записи слова, при уровне сигнала «C:i», равном «1», и уровне «0» сигнала « $$\overline{\text{ЗТ}}2$$

», концы «А» и «Б» шины «ШЗС:i» подсоединены соответственно к источнику тока «I_ЗС» и общей шине ключами «KA:i» и «КБ:i» с возможностью обеспечения записи «0» током «I⁰ _ЗС:i»; при этом выходы остальных ключей установлены в третье состояние при уровне сигнала «C:i», равном «0», и уровне «1» сигнала « $$\overline{\text{ЗТ}}2$$

», концы «А» и «Б» шины «ШЗС:i», где i=0…4095, присоединены соответственно к источнику тока «I_ЗС» и общей шине ключами «KA:i» и «КБ:i» с возможностью обеспечения записи «1» током «I¹ _ЗС:i», при этом выходы «a:i», «б:i» блока управления ключами шины записи слова соединены с входом блока ключей шины записи слова.6. The memory matrix "STT-MRAM" according to claim 4, characterized in that for generating the key management signals of the key management unit of the write bus keys of the word, depending on the state of the input signals "C: i", where i = 0 ... 4095, " $$\overline{\text{ST}}\mathrm{one}$$

"," $$\overline{\text{ST}}2$$

", Outputs" a: i "," b: i "of the word write bus key control unit are connected to the corresponding inputs of the word write bus key block with the ability to control the state of the keys: at level" 1 "of signals" $$\overline{\text{ST}}\mathrm{one}$$

"," $$\overline{\text{ST}}2$$

"The outputs of all the keys of the key block of the word bus are set to the third state (with output resistance close to the" idle "(or" ∞ "state)), that is the ends "A" and "B" of all word recording buses are disconnected from the key block of the word recording bus, with the signal level "C: i" equal to "1" and the level "0" of the signal " $$\overline{\text{ST}}2$$

", The ends" A "and" B "of the bus" ШЗС: i "are connected respectively to the current source" I _ЗС "and the common bus with the keys" KA: i "and" КБ: i "with the possibility of recording" 0 "with the current" I ⁰ _AP : i "; while the outputs of the remaining keys are set to the third state at a signal level “C: i” equal to “0” and a level “1” of the signal “ $$\overline{\text{ST}}2$$

", The ends" A "and" B "of the bus" ШЗС: i ", where i = 0 ... 4095, are connected respectively to the current source" I _ЗС "and the common bus with keys" KA: i "and" КБ: i "with the possibility providing the recording “1” with the current “I ¹ _AP : i”, while the outputs “a: i”, “b: i” of the word write bus key control unit are connected to the input of the word write bus key block. 7. Матрица памяти «STT-MRAM» по п.5, отличающаяся тем, что для управления блоком ключей шины разряда выходы «б:0-15, Э» блока управления ключами шины разряда присоединены с одной стороны к блоку ключей шины разряда с логическим состоянием, определяемым состоянием входных сигналов внешнего устройства « $$\overline{\text{D3:0-15}}$$

», « $$\overline{\text{ЗТ}}1$$

», « $$\overline{\text{ЗТ}}2$$

», с другой стороны входы «Ч», «i_Ч», «I_ЗР:0-15, Э» блока ключей шины разряда соединены с соответствующими выходами блока управления записью/чтением и блока формирователя токов записи/чтения с возможностью обеспечения: при уровне «1» сигналов « $$\overline{\text{ЗТ}}1$$

», « $$\overline{\text{ЗТ}}2$$

» установки выходов всех ключей блока ключей шины разряда в третье состояние, т.е. концы «А» и «Б» шин разряда отсоединены от блока ключей шин разряда, при уровне «0» сигнала « $$\overline{\text{ЗТ}}1$$

» и высоком уровне сигналов « $$\overline{\text{D3}}$$

» (например, « $$\overline{\text{D3:1}}$$

», « $$\overline{\text{D3:5}}$$

», « $$\overline{\text{D3:10}}$$

») концы «А» шин «ШР-А:1, 5, 10, Э» соответственно присоединены к источникам тока записи «I_ЗР:1, 5, 10, Э» ключами «KA:1, 5, 10, Э» и концы «Б» шин «ШР-Б:1, 5, 10, Э» присоединены к общей шине ключами «КБ:1, 5, 10, Э» (запись «0» в разряды с кодом «0» в «DIO:i» выбранного слова i матрицы запоминающих ячеек обеспечивается токами «I⁰ _ЗР:i, Э»), при этом выходы ключей, соединенных с шинами «ШР-Б:0, 2-4, 6-9, 11-15», установлены в третье состояние, при уровне «0» внешних сигналов « $$\overline{\text{ЗТ}}2$$

» и « $$\overline{\text{D3}}$$

:0, 2-4, 6-9, 11-15» (« $$\overline{\text{D3}}$$

:1, 5, 10» имеют уровень «1») концы «А» шин «ШР-А: 0, 2-4, 6-9, 11-15» присоединены к общей шине и концы «Б» шин «ШР-Б:0, 2-4, 6-9, 1-15» соответственно присоединены к источникам тока «I¹ _ЗР:0, 2-4, 6-9, 11-15» соответствующими ключами блока ключей шин разряда (запись «1» в разряды с кодом «1» в «DIO:i» выбранного слова «C:i» матрицы запоминающих ячеек обеспечивается токами «I¹ _ЗР:i»), при этом выходы ключей, соединенных с шинами «ШР-А:1, 5, 10, Э», установлены в третье состояние с возможностью формирования на выходе блока ключей шины разряда также сигналов чтения «U_P:0-15, Э» и «U_Э», соединенных с соответствующими входами блока усилителя чтения данных.7. The STT-MRAM memory matrix according to claim 5, characterized in that for controlling the discharge bus key block, the outputs “b: 0-15, E” of the discharge bus key control block are connected on one side to the discharge bus key block with a logical the state determined by the state of the input signals of the external device $$\overline{\text{D3: 0-15}}$$

"," $$\overline{\text{ST}}\mathrm{one}$$

"," $$\overline{\text{ST}}2$$

”, On the other hand, the inputs“ Ch ”,“ i _Ch ”,“ I _ZR : 0-15, E ”of the key block of the discharge bus are connected to the corresponding outputs of the write / read control unit and the write / read current generator block with the possibility of ensuring: level “1” of signals “ $$\overline{\text{ST}}\mathrm{one}$$

"," $$\overline{\text{ST}}2$$

»Setting the outputs of all the keys of the discharge bus key block in the third state, ie the ends “A” and “B” of the discharge buses are disconnected from the key block of the discharge buses, at the signal level “0” $$\overline{\text{ST}}\mathrm{one}$$

"And a high level of signals" $$\overline{\text{D3}}$$

" (eg, " $$\overline{\text{D3: 1}}$$

"," $$\overline{\text{D3: 5}}$$

"," $$\overline{\text{D3: 10}}$$

”) The ends“ A ”of the buses“ ШР-А: 1, 5, 10, Э ”are respectively connected to the recording current sources“ I _ЗР : 1, 5, 10, Э ”with the keys“ KA: 1, 5, 10, Э ” and the ends “B” of the buses “ШР-Б: 1, 5, 10, Э” are connected to the common bus with the keys “КБ: 1, 5, 10, Э” (entry “0” in the digits with the code “0” in “DIO : i "of the selected word i of the matrix of storage cells is provided by currents" I ⁰ _ЗР : i, Э "), while the outputs of the keys connected to the buses" ШР-Б: 0, 2-4, 6-9, 11-15 ", set to the third state, at level “0” of external signals “ $$\overline{\text{ST}}2$$

"And" $$\overline{\text{D3}}$$

: 0, 2-4, 6-9, 11-15 "(" $$\overline{\text{D3}}$$

: 1, 5, 10 "have a level of" 1 ") the ends" A "of the tires" ШР-А: 0, 2-4, 6-9, 11-15 "are connected to the common bus and the ends" B "of the tires" ШР- B: 0, 2-4, 6-9, 1-15 "are respectively connected to the current sources" I ¹ _ЗР : 0, 2-4, 6-9, 11-15 "with the corresponding keys of the discharge bus key block (record" 1 ”In the digits with the code“ 1 ”in“ DIO: i ”of the selected word“ C: i ”, the matrix of storage cells is provided by currents“ I ¹ _ЗР : i ”), while the outputs of the keys connected to the buses“ ШР-А: 1, 5, 10, E ”, are installed in the third state with the possibility of generating, at the output of the key block of the discharge bus, also read signals“ U _P : 0-15, Э ”and“ U _Э ” connected to the corresponding inputs of the amplifier block data reader. 8. Матрица памяти «STT-MRAM» по п.6, отличающаяся тем, что для обеспечения соединения концов шин записи слова, выбранных для записи слова, к источнику тока «I_ЗС» и общей шине в режиме записи и отключения шин записи слова входы «a:i», «б:i» блока ключей шины записи слова соединены с соответствующими выходами блока управления ключами шины записи слова с возможностью реализации алгоритма работы блока ключей шины записи слова, а выходы «ШЗС-А:i» и «ШЗС-Б:i» (i=0…4095) блока ключей шины записи слова соединены с соответствующими шинами матрицы запоминающих ячеек.8. The memory matrix "STT-MRAM" according to claim 6, characterized in that to ensure the connection of the ends of the word recording bus selected for recording the word to the current source "I _ZS " and the common bus in the recording mode and disconnecting the recording bus of the word inputs "A: i", "b: i" of the key block of the word recording bus key are connected to the corresponding outputs of the key block of the word recording bus with the possibility of implementing the algorithm of the key block of the word recording bus, and the outputs "ШЗС-А: i" and "ШЗС- B: i ”(i = 0 ... 4095) of the key block of the word write bus is connected to the corresponding buses of the storage matrix i check. 9. Матрица памяти «STT-MRAM» по п.5, отличающаяся тем, что для формирования стабильных токов записи слова «I_ЗС» и разрядных токов записи «I_ЗР:0-15, Э» входы «З» и «Ч» блока формирователя токов записи и чтения соединены с соответствующими выходами блока управления записью/чтением, а выход «I_ЗС» блока формирователя токов записи/чтения при уровне «1» сигнала «З» соединен с входом блока ключей шины записи слова и токи «I¹ _ЗР:0-15, Э» поступают на блок ключей шины разряда, а при уровне «1» сигнала «Ч» выход «i_Ч:0-15, Э» блока формирователя токов записи/чтения соединен с соответствующим входом блока ключей шины разряда.9. The memory matrix "STT-MRAM" according to claim 5, characterized in that for the formation of stable write currents of the word "I _ZS " and bit write currents "I _ZR : 0-15, E" inputs "Z" and "H" the block of the driver of the write and read currents are connected to the corresponding outputs of the control unit for writing / reading, and the output "I _ЗС " of the block of the driver of the write / read currents at the level "1" of the signal "З" is connected to the input of the key block of the bus for writing the word and currents "I ¹ _RR: 0-15, E "supplied to the discharge unit bus key, and at level" 1 "signal" H "output« i _H: 0-15, E "block driver current recording / reading I connected to a respective input of the discharge bus keys. 10. Матрица памяти «STT-MRAM» по п.9, отличающаяся тем, что для частичной компенсации технологических отклонений сопротивлений «R_H» и «R_B» устройств «MTJ» в словах энергонезависимой матрицы запоминающих ячеек, она организована в виде 4096 шестнадцатиразрядных слов, каждая запоминающая ячейка содержит «MTJ», транзистор МОП и систему шин для обеспечения записи и чтения данных по словам, а каждое слово содержит 17 запоминающих ячеек, одна из которых эталонная, исходно заранее установленная в состояние «0» с возможностью выработки эталонного напряжения «U_Э» при чтении данных из конкретного слова.10. The memory matrix "STT-MRAM" according to claim 9, characterized in that for partial compensation of technological deviations of the resistances "R _H " and "R _B " of the MTJ devices in words of a non-volatile matrix of storage cells, it is organized in the form of 4096 sixteen-bit words, each memory cell contains an “MTJ”, a MOS transistor, and a bus system for writing and reading data by words, and each word contains 17 memory cells, one of which is a reference, initially set to “0” with the possibility of generating a reference voltage I "U _E " when reading data from a specific word. 11. Матрица памяти «STT-MRAM» по п.6 или п.7, отличающаяся тем, что для организации управления работой матрицы запоминающих ячеек все шины записи/чтения этой матрицы соединены с соответствующими выходами «ШЗС-А:1», «ШЗС-Б:i» блока ключей шины записи слова (i=0…4095), шины «ШР-А:i, Э,», «ШР-Б:i, Э» (i=0-15) - с соответствующими выходами блока ключей шины разряда, шина «ШЧС:i» - с соответствующим выходом блока дешифратора адреса, а в режиме чтения шина «ШP-A:i, Э» соединена с входами «U_P:0-15, Э» блока усилителя чтения данных и с выбранной запоминающей ячейкой.11. The memory matrix "STT-MRAM" according to claim 6 or claim 7, characterized in that for organizing the operation of the matrix of storage cells, all the write / read buses of this matrix are connected to the corresponding outputs "ШЗС-А: 1", "ШЗС -B: i "of the key block of the word recording bus (i = 0 ... 4095), of the bus" ШР-А: i, Э, "," ШР-Б: i, Э "(i = 0-15) - with corresponding outputs the key block of the discharge bus, the bus "ШЧС: i" - with the corresponding output of the address decoder block, and in the read mode the bus "ШP-A: i, Э" is connected to the inputs "U _P : 0-15, Э" of the data amplifier unit and with the selected storage cell. 12. Матрица памяти «STT-MRAM» по любому из 7 или п.10, отличающаяся тем, что для обеспечения усиления считанных с шины «ШP-A:i, Э» блока ключей шины разряда сигналов «U_P:0-15, Э» и выработки нормированных сигналов «DЧ:0-15» в режиме чтения вход « $$\overline{Ч\text{Ò1}}$$

» блока усилителя чтения данных соединен с соответствующим выходом блока управления записью/чтением для подготовки блока усилителя чтения данных к чтению и вход « $$\overline{Ч\text{Ò2}}$$

» соединен с уровнем «1» с соответствующим выходом блока управления записью/чтением с возможностью формирования сигналов «DЧ:0-15» с уровнями «1» или «0» в соответствии с алгоритмом работы блока усилителя чтения данных при уровне «1» « $$\overline{Ч\text{Ò2}}$$

». 12. The memory matrix "STT-MRAM" according to any one of 7 or claim 10, characterized in that to ensure the amplification of the key block of the signal discharge bus "U _P : 0-15, read from the ШP-A: i, Э bus, E "and the generation of normalized signals" DC: 0-15 "in read mode, the input" $$\overline{H\text{Ò1}}$$

"The unit of the amplifier for reading data is connected to the corresponding output of the control unit for writing / reading to prepare the unit of the amplifier for reading data for reading and input" $$\overline{H\text{Ò2}}$$

"Is connected to level" 1 "with the corresponding output of the control unit for writing / reading with the possibility of generating signals" ДЧ: 0-15 "with levels" 1 "or" 0 "in accordance with the algorithm of operation of the amplifier unit for reading data at level" 1 "" $$\overline{H\text{Ò2}}$$

".

Images