RU2012132836A - VLSI-INTEGRATED CMOS / SOI TECHNOLOGY WITH n + - AND p + SILICON SHUTTERS MRAM MEMORY MATRIX WITH MAGNETIC RESISTANT TRANSMISSION - Google Patents

Abstract

1. Интегрированная в СБИС технологии КМОП/КНИ с n- и p-поликремниевыми затворами матрица памяти «MRAM» с магниторезистивными устройствами с передачей спинового вращения (матрица памяти «STT-MRAM»), представляющая собой устройство матричного типа, управляемое внешними сигналами записи/чтения информации и ввода/вывода данных, содержащее:множество устройств на магнитных туннельных переходах («MTJ») с передачей спинового вращения, организованных в матрицу запоминающих ячеек;устройство организации записи/чтения информации для конкретного устройства «MTJ», включающее:блок ввода/вывода данных,блок дешифратора адресного кода,блок управления ключами шин записи слова,блок ключей шин записи слова,блок управления ключами разрядных шин,блок ключей разрядных шин,блок управления записью/чтением данных,блок формирователя тока записи/чтения,источники тока записи слова, тока записи разряда, тока чтения в составе блока формирователя тока записи/чтения,шины разрядные, шины записи слова, шины чтения слова, двунаправленную шину ввода/вывода данных,соединенные с соответствующими устройствами «MTJ» для изменения полярности намагниченности свободного слоя каждого устройства «MTJ», причем блоки устройства организации записи/чтения информации объединены соответствующими шинами для формирования логического состояния на основе относительных полярностей свободного слоя и фиксированного слоя каждого устройства «MTJ»,блок усилителя чтения данных на выходе матрицы запоминающих ячеек, соединенный с двунаправленной шиной ввода/вывода данных по цепям «U:0-15, Э» и «DЧ:0-15», выполненный с возможностью обнаруживать уровень сигнала на конце «А�1. Integrated in the VLSI CMOS / SOI technology with n- and p-polysilicon gates, the MRAM memory matrix with spin-transmitting magnetoresistive devices (STT-MRAM memory matrix), which is a matrix-type device controlled by external recording signals / reading information and input / output of data, comprising: a plurality of devices on magnetic tunnel junctions ("MTJ") with spin rotation transmission organized in a matrix of storage cells; a device for organizing the recording / reading of information for a particular device “MTJ” VA, including: data input / output unit, address code decoder unit, word write bus key control unit, word write bus key block, bit bus key control unit, bit bus key block, data write / read control block, block write / read current shaper, word write current sources, discharge write current, read current as part of the write / read current shaper block, bit buses, word write buses, word read buses, bidirectional data input / output bus connected to the corresponding MT devices J "to change the polarity of the magnetization of the free layer of each device" MTJ ", moreover, the blocks of the device organizing the recording / reading of information are combined with the corresponding buses to form a logical state based on the relative polarities of the free layer and the fixed layer of each device" MTJ ", the amplifier block of the data reader matrix of storage cells connected to a bi-directional data input / output bus along the circuits “U: 0-15, E” and “DC: 0-15”, configured to detect a signal level at the end of “A

Claims (12)

1. Интегрированная в СБИС технологии КМОП/КНИ с n⁺- и p⁺-поликремниевыми затворами матрица памяти «MRAM» с магниторезистивными устройствами с передачей спинового вращения (матрица памяти «STT-MRAM»), представляющая собой устройство матричного типа, управляемое внешними сигналами записи/чтения информации и ввода/вывода данных, содержащее:1. Integrated in the VLSI CMOS / SOI technology with n ⁺ and p ⁺ polysilicon gates, the MRAM memory matrix with spin-transmitting magnetoresistive devices (STT-MRAM memory matrix), which is a matrix-type device controlled by external signals write / read information and input / output data containing: множество устройств на магнитных туннельных переходах («MTJ») с передачей спинового вращения, организованных в матрицу запоминающих ячеек;many devices on magnetic tunnel junctions ("MTJ") with the transmission of spin rotation, organized in a matrix of storage cells; устройство организации записи/чтения информации для конкретного устройства «MTJ», включающее:a device for organizing the recording / reading of information for a specific device "MTJ", including: блок ввода/вывода данных,data input / output unit, блок дешифратора адресного кода,address code decoder unit, блок управления ключами шин записи слова,a key management unit for the word recording bus keys, блок ключей шин записи слова,a block of bus keys for recording a word, блок управления ключами разрядных шин,bit bus key control unit, блок ключей разрядных шин,bit tire key block, блок управления записью/чтением данных,data write / read control unit, блок формирователя тока записи/чтения,write / read current driver unit, источники тока записи слова, тока записи разряда, тока чтения в составе блока формирователя тока записи/чтения,sources of write current of a word, write current of a discharge, read current as part of a write / read current shaper unit, шины разрядные, шины записи слова, шины чтения слова, двунаправленную шину ввода/вывода данных,bit buses, word write buses, word read buses, bidirectional data input / output bus, соединенные с соответствующими устройствами «MTJ» для изменения полярности намагниченности свободного слоя каждого устройства «MTJ», причем блоки устройства организации записи/чтения информации объединены соответствующими шинами для формирования логического состояния на основе относительных полярностей свободного слоя и фиксированного слоя каждого устройства «MTJ»,connected to the corresponding MTJ devices to change the magnetization polarity of the free layer of each MTJ device, and the blocks of the information recording / reading organization device are combined by corresponding buses to form a logical state based on the relative polarities of the free layer and the fixed layer of each MTJ device, блок усилителя чтения данных на выходе матрицы запоминающих ячеек, соединенный с двунаправленной шиной ввода/вывода данных по цепям «U_P:0-15, Э» и «DЧ:0-15», выполненный с возможностью обнаруживать уровень сигнала на конце «А» в шине разрядной и формировать двоичный выходной сигнал «DЧ:0-15» на основе сравнения уровня сигнала в разряде матрицы запоминающих ячеек в компараторе, включенным в состав блока усилителя чтения данных, с эталонным пороговым уровнем сигнала («U_Э»),an amplifier for reading data at the output of a matrix of storage cells connected to a bi-directional data input / output bus along the chains “U _P : 0-15, Э” and “DC: 0-15”, configured to detect a signal level at the end “A” in the bus bit and generate a binary output signal "DC: 0-15" based on a comparison of the signal level in the discharge of the matrix of storage cells in the comparator included in the unit of the data reading amplifier with a reference threshold signal level ("U _E "), отличающаяся тем,characterized in что с целью, придания исходной анизотропии намагниченности свободного и фиксированного ферромагнитного слоев каждой запоминающей ячейки матрицы памяти «STT-MRAM», при формировании топологи устройства «MTJ» оно выполнено в виде эллипса с осью легкого намагничивания, направленной по его большой оси,that in order to give the initial anisotropy of the magnetization of the free and fixed ferromagnetic layers of each storage cell of the STT-MRAM memory matrix, when forming the topology of the MTJ device, it is made in the form of an ellipse with an easy magnetization axis directed along its major axis, а с целью, изменения полярности намагниченности верхнего свободного слоя устройства «MTJ» внешнее управляющее матрицей памяти «STT-MRAM» устройство соединено по цепям сигнала разрешения записи информации (« $$\overline{WE}$$

»), сигнала разрешения считывания информации (« $$\overline{OE}$$

»), сигнала разрешения выработки сигнала первого цикла работы (« $$\overline{CE}1$$

»), сигнала разрешения выработки сигнала второго цикла (« $$\overline{CE}2$$

») с блоком управления записью/чтением данных, по цепям ввода/вывода данных внешнее управляющее устройство по двунаправленной 16-разрядной шине данных («DIO:0-15») соединено с блоком ввода/вывода данных, по 12-разрядной адресной шине («A:0-11») внешнее устройство соединено с блоком дешифратора адреса с возможностью реализации процедуры записи/чтения в два цикла путем последовательной подачи внешних разрешающих сигналов « $$\overline{CE}1$$

» и « $$\overline{CE}2$$

» на соответствующие входы блока управления записью/чтением данных.and for the purpose of changing the magnetization polarity of the upper free layer of the MTJ device, the external STT-MRAM memory control matrix device is connected via information recording permission signal circuits (" $$\overline{WE}$$

"), A signal for permission to read information (" $$\overline{OE}$$

"), The signal of permission to generate the signal of the first cycle of $$\overline{CE}\mathrm{one}$$

"), The signal of permission to generate a signal of the second cycle (" $$\overline{CE}2$$

") With a data write / read control unit, via an input / output data circuit, an external control device is connected via a bi-directional 16-bit data bus (" DIO: 0-15 ") to a data input / output unit, via a 12-bit address bus ( “A: 0-11”) an external device is connected to the address decoder unit with the possibility of implementing a write / read procedure in two cycles by sequentially supplying external enable signals “ $$\overline{CE}\mathrm{one}$$

"And" $$\overline{CE}2$$

»To the corresponding inputs of the data recording / reading control unit. 2. Матрица памяти «STT-MRAM» по п.1, отличающаяся тем, что для исключения статистического разброса величины магнитного момента нижнего закрепленного ферромагнитного слоя в каждом устройстве «MTJ», концы «А» разрядной шины «ШР-А:0-15, Э» этого устройства в режиме чтения данных соединены с одним из входов компаратора, а второй вход компаратора соединен с шиной записи/чтения, в которой генерируется выходной сигнал «U_Э» эталонного устройства «MTJ», расположенного в центре каждого слова матрицы запоминающих ячеек.2. The memory matrix "STT-MRAM" according to claim 1, characterized in that to eliminate the statistical spread of the magnetic moment of the lower fixed ferromagnetic layer in each device "MTJ", the ends "A" of the discharge bus "ШР-А: 0-15 , »” Of this device in data reading mode are connected to one of the comparator inputs, and the second comparator input is connected to the write / read bus, in which the output signal “U _Э ” of the “MTJ” reference device is located, which is located in the center of each word of the matrix of storage cells . 3. Матрица памяти «STT-MRAM» по п.1, отличающаяся тем, что, с целью организации постоянного запоминающего устройства емкостью 64 кбит с 16-и разрядной двунаправленной шиной ввода/вывода данных «DIO:0-15», она содержит множество запоминающих ячеек на основе устройств «MTJ», которые могут быть электрически приведены в состояние высокого сопротивления «R_В» или низкого сопротивления «R_Н».3. The memory matrix "STT-MRAM" according to claim 1, characterized in that, in order to organize a permanent storage device with a capacity of 64 kbit with a 16-bit bi-directional data input / output bus "DIO: 0-15", it contains many storage cells based on MTJ devices, which can be electrically brought into a state of high resistance "R _B " or low resistance "R _N ". 4. Матрица памяти «STT-MRAM» по п.1 или 3, отличающаяся тем, что, с целью обеспечения обращения к выбранному слову матрицы запоминающих ячеек, выходы «C:i» блока дешифратора адреса, где i=0…4095 равно численному значению кода адреса, соединены с входом блока управления ключами шины записи слова и одновременно, через блок ключей шины записи слова, с шиной записи слова («ШЗС:i») матрицы запоминающих ячеек, где i=0…4095 равно численному значению кода адреса устройства «MTJ», с возможностью выработки на одном из выходов «C:i» сигнала с уровнем логической «1» при поступлении на вход дешифратора адреса по шине «A:0-11» от внешнего устройства параллельного адресного кода.4. The memory matrix "STT-MRAM" according to claim 1 or 3, characterized in that, in order to provide access to the selected word of the matrix of storage cells, the outputs "C: i" of the address decoder block, where i = 0 ... 4095 is equal to the number the value of the address code, connected to the input of the key management unit of the word recording bus and simultaneously, through the key block of the word recording bus, with the word recording bus ("ШЗС: i") of the matrix of storage cells, where i = 0 ... 4095 is equal to the numerical value of the device address code “MTJ”, with the possibility of generating at one of the outputs “C: i” a signal with a logic level of “1” at arriving at the input of the decoder addresses on the bus "A: 0-11" from an external device parallel address code. 5. Матрица памяти «STT-MRAM» по п.1 или 3, отличающаяся тем, что, с целью обеспечения формирования сигналов 1-го и 2-го цикла записи (« $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

») 1-го и 2-го циклов чтения (« $$\overline{ЧТ1}$$

», « $$\overline{ЧТ2}$$

») и сигналов записи «З» и чтения «Ч», внешнее управляющее устройство соединено с входом блока управления записью/чтением по цепям: сигнала разрешения записи данных « $$\overline{WE}$$

», с возможностью, после его инвертирования, поступления в виде сигнала «З» на вход блока формирователя токов записи/чтения, сигнала разрешения чтения данных « $$\overline{OE}$$

», с возможностью, после его инвертирования, поступления в виде сигнала «Ч» на вход блока ключей шин разряда и блока формирователя токов записи/чтения, а в режиме записи выход « $$\overline{ЗТ1}$$

» блока управления записью/чтением соединен с соответствующими входами блока управления ключами шины записи слова и блока управления ключами шины разряда при выполнении условия « $$\overline{ЗТ1}=\overline{CE1}\vee \overline{WE}$$

», выход « $$\overline{ЗТ2}$$

» блока управления записью/чтением соединен с соответствующими входами блока управления ключами шины записи слова и блока управления ключами шины разряда при выполнении условия « $$\overline{ЗТ2}=\overline{CE2}\vee \overline{WE}$$

», в режиме чтения выход « $$\overline{ЧТ1}$$

» блока управления записью/чтением соединен с блоком усилителя чтения данных при выполнении условия « $$\overline{ЧТ1}=\overline{CE1}\vee \overline{OE}$$

», выход « $$\overline{ЧТ2}$$

» блока управления записью/чтением соединен с соответствующими входами блоком усилителя чтения данных и блока ввода/вывода данных при выполнении условия « $$\overline{ЧТ2}=\overline{CE2}\vee \overline{OE}$$

».5. The memory matrix "STT-MRAM" according to claim 1 or 3, characterized in that, in order to ensure the formation of signals of the 1st and 2nd recording cycle (" $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

") Of the 1st and 2nd reading cycles (" $$\overline{HT\mathrm{one}}$$

"," $$\overline{HT2}$$

") And write signals" Z "and read" H ", an external control device is connected to the input of the write / read control unit in the following circuits: data write enable signal" $$\overline{WE}$$

", With the possibility, after it is inverted, of receiving in the form of a signal" Z "at the input of the recording / reading current generator block, a data reading permission signal" $$\overline{OE}$$

", With the possibility, after inverting it, of receiving in the form of a signal" H "at the input of the block of bus keys of the discharge and the block of the driver of the write / read currents, and in the recording mode, the output $$\overline{3T\mathrm{one}}$$

"The write / read control unit is connected to the corresponding inputs of the word write bus key control unit and the discharge bus key control unit when the condition" $$\overline{3T\mathrm{one}}=\overline{CE\mathrm{one}}\vee \overline{WE}$$

", exit " $$\overline{3T2}$$

"The write / read control unit is connected to the corresponding inputs of the word write bus key control unit and the discharge bus key control unit when the condition" $$\overline{3T2}=\overline{CE2}\vee \overline{WE}$$

", In read mode output" $$\overline{HT\mathrm{one}}$$

"The write / read control unit is connected to the data amplifier unit when the condition" $$\overline{HT\mathrm{one}}=\overline{CE\mathrm{one}}\vee \overline{OE}$$

", exit " $$\overline{HT2}$$

"The write / read control unit is connected to the corresponding inputs by the data reader amplifier unit and the data input / output unit when the condition" $$\overline{HT2}=\overline{CE2}\vee \overline{OE}$$

". 6. Матрица памяти «STT-MRAM» по п.4, отличающаяся тем, что, с целью генерации сигналов управления ключами блока управления ключами шины записи слова в зависимости от состояния входных сигналов «C:i», где i=0…4095, « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

», выходы «a:i», «б:i» блока управления ключами шины записи слова соединены с соответствующими входами блока ключей шины записи слова, с возможностью обеспечения управлением состояния ключей: при уровне «1» сигналов « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

» выходы всех ключей блока ключей шины записи слова установлены в третье состояние (с выходным сопротивлением, близким к состоянию «холостого хода» (или «∞»)), т.е. концы «А» и «Б» всех шин записи слова отсоединены от блока ключей шины записи слова, при уровне сигнала «C:i», равном «1», и уровне «0» сигнала « $$\overline{ЗТ2}$$

», концы «А» и «Б» шины «ШЗС:i» подсоединены, соответственно, к источнику тока «I_ЗС» и общей шине ключами «КА:i» и «КБ:i», с возможностью обеспечения записи «0» током « $$I_{ЗС}^0:i$$

», при этом выходы остальных ключей установлены в третье состояние, при уровне сигнала «C:i» равном «0», и уровне «1» сигнала « $$\overline{ЗТ2}$$

», концы «А» и «Б» шины «ШЗС:i», где i=0…4095, присоединены, соответственно, к источнику тока «I_ЗС» и общей шине ключами «КА:i» и «КБ:i», с возможностью обеспечения записи «1» током « $$I_{ЗС}^1:i$$

», при этом выходы «a:i», «б:i» блока управления ключами шины записи слова соединены с входом блока ключей шины записи слова.6. The memory matrix "STT-MRAM" according to claim 4, characterized in that, in order to generate key management signals of the key management unit of the write bus keys of the word, depending on the state of the input signals "C: i", where i = 0 ... 4095, " $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

", The outputs" a: i "," b: i "of the word write bus key control unit are connected to the corresponding inputs of the word write bus key block, with the ability to control the state of the keys: at signal level" 1 " $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

"The outputs of all the keys of the key block of the word bus are set to the third state (with output resistance close to the" idle "(or" ∞ "state)), that is the ends "A" and "B" of all word recording buses are disconnected from the key block of the word recording bus, with the signal level "C: i" equal to "1" and the level "0" of the signal " $$\overline{3T2}$$

", The ends" A "and" B "of the bus" ШЗС: i "are connected, respectively, to the current source" I _ЗС "and the common bus with the keys" КА: i "and" КБ: i ", with the possibility of recording" 0 " current " $$I_{3\mathrm{FROM}}^0:i$$

”, While the outputs of the remaining keys are set to the third state, with the signal level“ C: i ”equal to“ 0 ”, and the level“ 1 ”of the signal“ $$\overline{3T2}$$

”, The ends“ A ”and“ B ”of the bus“ ШЗС: i ”, where i = 0 ... 4095, are connected, respectively, to the current source“ I _ЗС ”and the common bus with the keys“ КА: i ”and“ КБ: i ” , with the ability to provide recording "1" current " $$I_{3\mathrm{FROM}}^{\mathrm{one}}:i$$

”, While the outputs“ a: i ”,“ b: i ”of the word write bus key control unit are connected to the input of the word write bus key block. 7. Матрица памяти «STT-MRAM» по п.5, отличающаяся тем, что, с целью управления блоком ключей шины разряда, выходы «б:0-15, Э» блока управления ключами шины разряда присоединены с одной стороны к блоку ключей шины разряда с логическим состоянием, определяемым состоянием входных сигналов внешнего устройства « $$\overline{D3:0-15}$$

», « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

», с другой стороны входы «Ч», «i_Ч»,«I_ЗР:0-15, Э» блока ключей шины разряда соединены с соответствующими выходами блока управления записью/чтением и блока формирователя токов записи/чтения, с возможностью обеспечения: при уровне «1» сигналов « $$\overline{ЗТ1}$$

», « $$\overline{ЗТ2}$$

» установку выходов всех ключей блока ключей шины разряда в третье состояние, т.е. концы «А» и «Б» шин разряда отсоединены от блока ключей шин разряда, при уровне «0» сигнала « $$\overline{ЗТ1}$$

» и высоком уровне сигналов « $$\overline{D3}$$

» (например, « $$\overline{D3:1}$$

», « $$\overline{D3:5}$$

», « $$\overline{D3:10}$$

») концы «А» шин «ШР-А: 1, 5, 10, Э», соответственно, присоединены к источникам тока записи «I_ЗР:1, 5, 10, Э» ключами «КА:1, 5, 10, Э» и концы «Б» шин «ШР-Б:1, 5, 10, Э» присоединены к общей шине ключами «КБ:1, 5, 10, Э» (запись «0» в разряды с кодом «0» в «DIO:i» выбранного слова i матрицы запоминающих ячеек, обеспечивается токами « $$I_{ЗР}^0:i,Э$$

»), при этом выходы ключей, соединенных с шинами «ШР-Б:0, 2-4, 6-9, 11-15» установлены в третье состояние, при уровне «0» внешних сигналов « $$\overline{ЗТ2}$$

» и « $$\overline{D3}:\mathrm{0,}2-\mathrm{4,}6-\mathrm{9,}11-15$$

» (« $$\overline{D3}:\mathrm{1,}\mathrm{5,}10$$

» - имеют уровень «1») концы «А» шин «ШР-А:0, 2-4, 6-9, 11-15» присоединены к общей шине и концы «Б» шин «ШР-Б:0, 2-4, 6-9, 1-15», соответственно, присоединены к источникам тока « $$I_{зр}^1:\mathrm{0,}2-\mathrm{4,}6-\mathrm{9,}11-15$$

» соответствующими ключами блока ключей шин разряда (запись «1» в разряды с кодом «1» в «DIO:i» выбранного слова «C:i» матрицы запоминающих ячеек, обеспечивается токами « $$I_{ЗР}^1:i$$

»), при этом выходы ключей, соединенных с шинами «ШР-А:1, 5, 10, Э» установлены в третье состояние, с возможностью формирования на выходе блока ключей шины разряда также сигналов чтения «U_P:0-15, Э» и «U_Э», соединенных с соответствующими входами блока усилителя чтения данных.7. The "STT-MRAM" memory matrix according to claim 5, characterized in that, in order to control the discharge bus key block, the outputs "b: 0-15, E" of the discharge bus key control block are connected on one side to the bus key block discharge with a logical state determined by the state of the input signals of the external device $$\overline{D3:0-\mathrm{fifteen}}$$

"," $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

"On the other hand inputs" W »,« i _W »,« I _RR: 0-15, E "bus key discharge unit connected to the respective outputs of the recording control unit / reading unit and driver of read / write currents to provide a: at level “1” of signals “ $$\overline{3T\mathrm{one}}$$

"," $$\overline{3T2}$$

»Setting the outputs of all the keys of the key block of the discharge bus to the third state, ie the ends “A” and “B” of the discharge buses are disconnected from the key block of the discharge buses, at the signal level “0” $$\overline{3T\mathrm{one}}$$

"And a high level of signals" $$\overline{D3}$$

" (eg, " $$\overline{D3:\mathrm{one}}$$

"," $$\overline{D3:5}$$

"," $$\overline{D3:10}$$

”) The ends“ A ”of the buses“ ШР-А: 1, 5, 10, Э ”, respectively, are connected to the recording current sources“ I _ЗР : 1, 5, 10, Э ”with the keys“ КА: 1, 5, 10, E ”and the ends“ B ”of the buses“ ШР-Б: 1, 5, 10, Э ”are connected to the common bus with the keys“ КБ: 1, 5, 10, Э ”(entry“ 0 ”in the digits with the code“ 0 ”in “DIO: i” of the selected word i of the matrix of storage cells, is provided by currents “ $$I_{3R}^0:i,E$$

”), While the outputs of the keys connected to the buses“ SR-B: 0, 2-4, 6-9, 11-15 ”are set to the third state, with the level“ 0 ”of external signals“ $$\overline{3T2}$$

"And" $$\overline{D3}:02-\mathrm{four,}6-\mathrm{9,}\mathrm{eleven}-\mathrm{fifteen}$$

"(" $$\overline{D3}:\mathrm{one,}\mathrm{5,}10$$

”- have level“ 1 ”) ends“ A ”of tires“ ШР-А: 0, 2-4, 6-9, 11-15 ”are connected to a common bus and ends“ B ”of tires“ ШР-Б: 0, 2 -4, 6-9, 1-15 ", respectively, connected to the current sources" $$I_{sR}^{\mathrm{one}}:02-\mathrm{four,}6-\mathrm{9,}\mathrm{eleven}-\mathrm{fifteen}$$

"With the corresponding keys of the discharge bus key block (writing" 1 "to the digits with the code" 1 "in" DIO: i "of the selected word" C: i "of the matrix of storage cells is provided by currents" $$I_{3R}^{\mathrm{one}}:i$$

”), While the outputs of the keys connected to the buses“ ШР-А: 1, 5, 10, Э ”are set to the third state, with the possibility of generating at the output of the key block of the discharge bus keys also read signals“ U _P : 0-15, Э "And" U _E "connected to the corresponding inputs of the amplifier block data reader. 8. Матрица памяти «STT-MRAM» по п.6, отличающаяся тем, что, с целью обеспечения соединения концов шин записи слова, выбранных для записи слова к источнику тока «I_ЗС» и общей шине в режиме записи и отключения шин записи слова, входы «a:i», «б:i» блока ключей шины записи слова соединены с соответствующими выходами блока управления ключами шины записи слова с возможностью реализации алгоритма работы блока ключей шины записи слова, а выходы «ШЗС-A:i» и «ШЗС-Б:1» (i=0…4095) блока ключей шины записи слова соединены с соответствующими шинами матрицы запоминающих ячеек.8. The memory array «STT-MRAM» according to claim 6, characterized in that, in order to ensure connection of the ends word write buses, for recording the selected word to the «I _AP" current source and a common bus in the recording mode and disable word write buses , the inputs "a: i", "b: i" of the key block of the word recording bus keys are connected to the corresponding outputs of the key block of the word recording bus with the possibility of implementing the algorithm of the key block of the word recording bus, and the outputs "ШЗС-A: i" and " ShZS-B: 1 ”(i = 0 ... 4095) of the key block of the word recording bus key is connected to the corresponding matrix buses storing their cells. 9. Матрица памяти «STT-MRAM» по п.5, отличающаяся тем, что, с целью формирования стабильных токов записи слова «I_ЗС» и разрядных токов записи «I_ЗР:0-15, Э», входы «З» и «Ч» блока формирователя токов записи и чтения соединены с соответствующими выходами блока управления записью/чтением, а выход «I_ЗС» блока формирователя токов записи/чтения при уровне «1» сигнала «З» соединен с входом блока ключей шины записи слова и токи « $$I_{ЗР}^1:0-\mathrm{15,}Э$$

» поступают на блок ключей шины разряда, а при уровне «1» сигнала «Ч» выход «i_Ч:0-15, Э» блока формирователя токов записи/чтения соединен с соответствующим входом блока ключей шины разряда.9. The memory matrix "STT-MRAM" according to claim 5, characterized in that, in order to form stable recording currents of the word "I _ЗС " and bit currents of the recording "I _ЗР : 0-15, Э", inputs "З" and The “H” block of the write / read current generator is connected to the corresponding outputs of the write / read control unit, and the output “I _ЗС ” of the write / read current _generator block at signal level “1” is connected to the input of the key block of the word and current bus " $$I_{3R}^{\mathrm{one}}:0-\mathrm{fifteen,}E$$

"Arrive at the discharge bus key block, and at level" 1 "of the" H "signal, the output" i _Ч : 0-15, Э "of the write / read current generator block is connected to the corresponding input of the discharge bus key block. 10. Матрица памяти «STT-MRAM» по п.9, отличающаяся тем, что, с целью частичной компенсации технологических отклонений сопротивлений «R_Н» и «R_В» устройств «MTJ» в словах энергонезависимой матрицы запоминающих ячеек, она организована в виде 4096 шестнадцатиразрядных слов, каждая запоминающая ячейка содержит «MTJ», транзистор МОП и систему шин для обеспечения записи и чтения данных по словам, а каждое слово содержит 17 запоминающих ячеек, одна из которых эталонная, исходно заранее установленная в состояние «0» с возможностью выработки эталонного напряжения «U_Э» при чтении данных из конкретного слова.10. The memory matrix "STT-MRAM" according to claim 9, characterized in that, in order to partially compensate for the technological deviations of the resistances "R _H " and "R _B " of the MTJ devices in words of a non-volatile matrix of storage cells, it is organized as 4096 sixteen-bit words, each memory cell contains an “MTJ”, a MOS transistor and a bus system for writing and reading data by words, and each word contains 17 memory cells, one of which is a reference, initially set to “0” with the possibility of generating reference yazheniya «U _E" when reading data from a particular word. 11. Матрица памяти «STT-MRAM» по п.6 или 7, отличающаяся тем, что, с целью организации управления работой матрицы запоминающих ячеек, все шины записи/чтения этой матрицы соединены с соответствующими выходами «ШЗС-A:i», «ШЗС-Б:i» блока ключей шины записи слова (i=0…4095), шины «ШР-A:i, Э,», «ШР-Б:1, Э» (i=0-15) с соответствующими выходами блока ключей шины разряда, шина «ШЧС:i» с соответствующим выходом блока дешифратора адреса, а в режиме чтения шина «ШР-A:i, Э» соединена с входами «U_P:0-15, Э» блока усилителя чтения данных и с выбранной запоминающей ячейкой.11. The matrix of memory "STT-MRAM" according to claim 6 or 7, characterized in that, in order to organize the management of the matrix of memory cells, all the write / read buses of this matrix are connected to the corresponding outputs "SHZS-A: i", " ШЗС-Б: i "of the key block of the word recording bus (i = 0 ... 4095), bus" ШР-A: i, Э, "," ШР-B: 1, Э "(i = 0-15) with the corresponding outputs the key block of the discharge bus, the bus "ШЧС: i" with the corresponding output of the address decoder block, and in the read mode, the bus "ШР-A: i, Э" is connected to the inputs "U _P : 0-15, Э" of the amplifier unit for reading data and with the selected storage cell. 12. Матрица памяти «STT-MRAM» по любому из пп.7 или 10, отличающаяся тем, что, с целью обеспечения усиления считанных с шины ««ШР-A:i, Э» блока ключей шины разряда сигналов «U_P:0-15, Э» и выработки нормированных сигналов «DЧ:0-15», в режиме чтения вход « $$\overline{ЧТ1}$$

» блока усилителя чтения данных соединен с соответствующим выходом блока управления записью/чтением для подготовки блока усилителя чтения данных к чтению и вход « $$\overline{ЧТ2}$$

» соединен с уровнем «1» с соответствующим выходом блока управления записью/чтением с возможностью формирования сигналов «DЧ:0-15» с уровнями «1» или «0» в соответствии с алгоритмом работы блока усилителя чтения данных при уровне «1» « $$\overline{ЧТ2}$$

». 12. The memory matrix "STT-MRAM" according to any one of paragraphs.7 or 10, characterized in that, in order to ensure the amplification of the key block of the signal discharge bus keys "U _P : 0, read from the" ШР-A: i, Э "bus -15, E "and the generation of normalized signals" DC: 0-15 ", in read mode, the input is" $$\overline{HT\mathrm{one}}$$

"The unit of the amplifier for reading data is connected to the corresponding output of the control unit for writing / reading to prepare the unit of the amplifier for reading data for reading and input" $$\overline{HT2}$$

"Is connected to level" 1 "with the corresponding output of the control unit for writing / reading with the possibility of generating signals" ДЧ: 0-15 "with levels" 1 "or" 0 "in accordance with the algorithm of operation of the amplifier unit for reading data at level" 1 "" $$\overline{HT2}$$

".