RU2444052C1 - Data transmission system - Google Patents
Data transmission system Download PDFInfo
- Publication number
- RU2444052C1 RU2444052C1 RU2011107694/08A RU2011107694A RU2444052C1 RU 2444052 C1 RU2444052 C1 RU 2444052C1 RU 2011107694/08 A RU2011107694/08 A RU 2011107694/08A RU 2011107694 A RU2011107694 A RU 2011107694A RU 2444052 C1 RU2444052 C1 RU 2444052C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- inputs
- control device
- address
- Prior art date
Links
Images
Landscapes
- Multi Processors (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано при создании управляющих вычислительных машин (УВМ) или управляющих вычислительных систем (УВС).The invention relates to computer technology and can be used to create control computers (UVM) or control computing systems (UVS).
Особенностью УВМ и УВС является необходимость обмена информацией (данными) с большим числом периферийных устройств или подсистем, в связи с чем в общем составе задач программного обеспечения и потребляемых машинных ресурсов задачи обмена занимают значительную часть и стоит задача такой организации обмена, которая позволяет максимально высвободить машинные ресурсы (время процессора и объемы памяти) для решения функциональных задач управления. Особенно остро эта задача стоит для вычислительных машин, входящих в состав систем управления подвижными объектами. Менее остро задача оптимизации обмена стоит для электронных вычислительных машин (ЭВМ) общего назначения.A feature of UVM and UVS is the need to exchange information (data) with a large number of peripheral devices or subsystems, in connection with which, in the general composition of software tasks and consumed machine resources, exchange tasks occupy a significant part and the task of such an exchange organization, which allows to maximize machine resources (processor time and memory capacity) for solving functional control tasks. This problem is especially acute for the computers included in the control systems of moving objects. Less urgent is the task of optimizing the exchange for general-purpose electronic computers (computers).
Известно «Устройство для сопряжения электронной вычислительной машины с терминалом» (См. АС №772408, G06F 13/00). Устройство содержит ряд согласующих элементов, обеспечивающих подключение процессора ЭВМ к терминалу. Обмен, т.е. ввод и вывод данных, производится по командам (операциям) обмена, выполняемым оборудованием процессора. Для организации обмена в программу вводятся команды ввода или вывода, выполняемые в общей последовательности операций. Такое построение обмена позволяет упростить программное обеспечение, облегчает отладку программ, но к сожалению потребляет значительные ресурсы машинного времени, так как в течение всего обмена процессор занят и не способен решать другие задачи, а время обмена, особенно при передаче данных последовательным кодом, может быть достаточно велико.It is known "Device for interfacing an electronic computer with a terminal" (See AC No. 772408, G06F 13/00). The device contains a number of matching elements for connecting the computer processor to the terminal. Exchange, i.e. data input and output is performed according to exchange commands (operations) performed by processor equipment. To organize the exchange, input or output commands are entered into the program that are performed in the general sequence of operations. Such an exchange construction makes it possible to simplify the software, facilitates debugging of programs, but unfortunately consumes significant computer time resources, since during the entire exchange the processor is busy and unable to solve other problems, and the exchange time, especially when transmitting data with serial code, may be sufficient great.
Известно решение, направленное на сокращение времени занятости процессора при обмене последовательным кодом (См. АС №490115 «Система для обмена данными управляющей вычислительной машины с периферийными устройствами»).A solution is known aimed at reducing the processor’s busy time during serial code exchange (See AS No. 490115 “System for the exchange of data of a control computer with peripheral devices”).
В известной системе дополнительно к процессору управляющей вычислительной машины (УВМ) введен регистр обмена, подключенный выходом и входом соответственно к входу и выходу регистра периферийного устройства, таким образом что при сдвиге информации эти регистры образуют по сути единый сдвиговый регистр. В результате после выдачи (сдвига) информации из регистра обмена его содержимое оказывается в регистре периферийного устройства, а содержимое последнего вводится в регистр обмена УВМ. Кроме того, в состав системы входит блок управления, обеспечивающий сдвиг информации синхронно в обоих регистрах, и блок выбора приоритета. Регистр обмена связан с процессором шинами для передачи данных параллельным кодом. После завершения сдвига по сигналу прерывания процессор считывает из регистра обмена принятое слово и записывает новое для следующего обмена.In the known system, in addition to the processor of the control computer (CCM), an exchange register is connected, connected by the output and input, respectively, to the input and output of the peripheral device register, so that when shifting information, these registers form essentially a single shift register. As a result, after the issuance (shift) of information from the exchange register, its contents appear in the register of the peripheral device, and the contents of the latter are entered into the exchange register of the UVM. In addition, the system includes a control unit that provides information shift synchronously in both registers, and a priority selection unit. The exchange register is connected to the processor by buses for transmitting data by parallel code. After completion of the shift by the interrupt signal, the processor reads the received word from the exchange register and writes a new one for the next exchange.
Такое построение системы позволяет существенно сократить затраты машинного времени, так как передача данных последовательным кодом производится без участия процессора. Кроме того, совмещение ввода с выводом позволят получить дополнительное сокращение времени обмена. Однако процессор занят обработкой прерываний, обменом с регистром обмена и выдачей команд в устройство управления, что также расходует процессорное время, усложняет программы УВМ и затрудняет их отладку. Наиболее полно задача освобождения процессора от непроизводительных затрат на прием и выдачу данных решена в известном устройстве для передачи данных (См. АС №64 2868, H04L 17/02, G06F 3/04 « Устройство для передачи данных»).Such a construction of the system can significantly reduce the cost of machine time, since data is transmitted by a serial code without the participation of a processor. In addition, combining input with output will provide an additional reduction in exchange time. However, the processor is busy processing interrupts, exchanging with the exchange register and issuing commands to the control device, which also consumes processor time, complicates the UVM programs and complicates their debugging. The most complete task of freeing the processor from overhead costs for receiving and issuing data is solved in the known device for data transmission (See AC No. 64 2868, H04L 17/02, G06F 3/04 "Device for data transmission").
Это устройство может быть взято за ПРОТОТИП. Устройство содержит запоминающий блок (блок памяти) буферный накопитель, связанный с периферийным блоком, блок адреса, блок контроля и устройство управления.This device can be taken as a PROTOTYPE. The device comprises a storage unit (memory unit), a buffer storage device associated with a peripheral unit, an address unit, a control unit, and a control device.
Важным достоинством устройства является наличие блока памяти, в который через буферный накопитель (буферный регистр сдвига) могут поступать данные от периферийного блока или, наоборот, данные из блока памяти через буферный накопитель (сдвиговый регистр) могут передаваться в периферийный блок. Такая организация обмена позволяет практически полностью освободить процессор от непроизводительных затрат на передачу данных, за процессором сохраняется задача выдачи команды в устройство управления и кода адреса в блок задания адреса.An important advantage of the device is the presence of a memory block into which data from a peripheral block can be received through a buffer storage device (buffer shift register) or, conversely, data from a memory block can be transferred to a peripheral block through a buffer storage device (shift register). Such an organization of exchange allows you to almost completely free the processor from overhead for data transfer, the processor remains the task of issuing a command to the control device and the address code in the address setting unit.
Однако в данном устройстве не обеспечивается возможность работы процессора непосредственно с блоком памяти, что ограничивает функциональные возможности при создании программного обеспечения.However, this device does not provide the ability to operate the processor directly with the memory unit, which limits the functionality when creating software.
Отсутствие возможности работы процессора непосредственно с блоком памяти объясняется видимо сложностью обеспечения доступа к одному блоку двух устройств, а именно процессора и устройства управления с буферным накопителем.The inability to operate the processor directly with the memory unit is apparently explained by the complexity of providing access to one unit of two devices, namely the processor and the control device with a buffer drive.
Целесообразно обеспечить возможность работы с блоком памяти и процессору и устройству управления средствами обмена. Для рационального построения программ процессор должен постоянно иметь возможность работать с данными, размещенными в блоке памяти, а устройство управления должно обеспечивать передачу данных между блоком памяти и буферным накопителем (по сути периферийным устройством), не влияя на выполнение функциональных программ процессором. It is advisable to provide the ability to work with the memory unit and the processor and the control device media. For the rational construction of programs, the processor must constantly be able to work with data located in the memory unit, and the control device must provide data transfer between the memory unit and the buffer storage (essentially a peripheral device), without affecting the execution of functional programs by the processor.
Решение задачи независимой работы с общим блоком памяти двух устройств не является тривиальной и требует совершенствования известного устройства для передачи данных. С целью расширения функциональных возможностей при создании программного обеспечения за счет обеспечения доступа устройства обмена к блоку памяти, с которым работает процессор, предлагается СИСТЕМА ДЛЯ ПЕРЕДАЧИ ДАННЫХ, содержащая процессор, связанный с блоком памяти, блок адреса, устройство управления и буферный накопитель.Solving the problem of independent work with a common memory block of two devices is not trivial and requires the improvement of the known device for data transfer. In order to expand the functionality when creating software by providing access for the exchange device to the memory unit that the processor works with, a DATA TRANSFER SYSTEM is proposed, comprising a processor associated with the memory unit, an address unit, a control unit, and a buffer storage device.
Дополнительно в систему введен формирователь синхроимпульсов и запоминающее устройство микропрограмм. Выход процессора подключен к установочным входам блока адреса и устройства управления. Выход блока адреса подключен к входу блока памяти, связанного двунаправленной линией с буферным накопителем, вход-выход которого являются входом-выходом системы.Additionally, a shaper of clock pulses and a memory of microprograms are introduced into the system. The processor output is connected to the installation inputs of the address block and the control device. The output of the address block is connected to the input of the memory block connected by a bi-directional line to the buffer storage, the input-output of which is the input-output of the system.
Кроме того, сигнальный выход и счетный вход блока адреса подключены соответственно к входу и выходу устройства управления, синхронизирующий выход которого подключен к синхронизирующему входу буферного накопителя и является выходом системы. Управляющий выход устройства управления подключен к входу формирователя синхроимпульсов, выходы которого подключены к синхронизирующим входам процессора, блока адреса и устройства управления, сигнальный выход которого подключен к входу прерывания процессора. Адресный выход устройства управления подключен к входу запоминающего устройства микропрограмм, выходы которого подключены к информационным входам устройства управления.In addition, the signal output and the counting input of the address block are connected respectively to the input and output of the control device, the synchronizing output of which is connected to the synchronizing input of the buffer storage and is the output of the system. The control output of the control device is connected to the input of the clock generator, the outputs of which are connected to the synchronizing inputs of the processor, the address block and the control device, the signal output of which is connected to the processor interrupt input. The address output of the control device is connected to the input of the firmware memory device, the outputs of which are connected to the information inputs of the control device.
На чертеже (Фиг.1) приведена структура системы для передачи данных, где цифрой 1-1 обозначен процессор, цифрой 1-2 обозначен блок памяти, цифрой 1-3 - блок адреса, цифрой 1-4 обозначен буферный накопитель, цифрой 1-5 обозначено устройство управления, а цифрами 1-6 и 1-7 обозначены соответственно формирователь синхроимпульсов и запоминающее устройство микропрограмм.The drawing (Fig. 1) shows the structure of a data transmission system, where the number 1-1 denotes the processor, the number 1-2 denotes the memory unit, the number 1-3 denotes the address block, the number 1-4 denotes the buffer drive, the number 1-5 the control device is indicated, and the numbers 1-6 and 1-7 indicate the clock generator and the microprogram memory, respectively.
На чертеже (Фиг.2) приведена структура устройства управления, где цифрой 2-1 обозначен формирователь адреса микропрограмм (ФАМ), цифрами от 2-2-1 до 2-2-n обозначены триггеры-формирователи управляющих сигналов, на первые входы которых поступают сигналы от формирователя синхроимпульсов, а на вторые входы - функциональные сигналы от запоминающего устройства микропрограмм.The drawing (FIG. 2) shows the structure of the control device, where 2-1 indicates the microprogrammer address generator (FAM), numbers 2-2-1 to 2-2-n indicate the trigger generators of the control signals, to the first inputs of which signals from the clock generator, and to the second inputs, functional signals from the microprogram memory.
Выходы триггеров являются выходами устройства управления.The outputs of the triggers are the outputs of the control device.
На чертеже (Фиг.3) приведена структура формирователя синхроимпульсов, где цифрой 3-1 обозначен задающий генератор, цифрой 3-2 - инвертор с логической функцией И на входе, цифрой 3-3 обозначена первая секция сдвигового регистра, цифрой 3-4 - элемент И, цифрой 3-5 обозначена вторая секция сдвигового регистра, цифрами 3-6 и 3-7 обозначены соответственно дешифратор и триггер останова, а цифрами от 3-8-1 до 3-8-k обозначены триггеры-формирователи синхросигналов.The drawing (Fig. 3) shows the structure of the clock generator, where 3-1 denotes the master oscillator, 3-2 denotes an inverter with a logical function And at the input, 3-3 denotes the first section of the shift register, 3-4 denotes the element And, the numbers 3-5 indicate the second section of the shift register, the numbers 3-6 and 3-7 indicate the decoder and the stop trigger, respectively, and the numbers 3-8-1 to 3-8-k indicate the trigger-drivers of the clock signals.
Выход задающего генератора подключен к входу первой секции сдвигового регистра и первому входу инвертора, выход которого подключен к синхронизирующим входам сдвигового регистра (его обеих секций).The output of the master oscillator is connected to the input of the first section of the shift register and the first input of the inverter, the output of which is connected to the synchronizing inputs of the shift register (its both sections).
Выход переноса первой секции подключен к первому входу элемента И, ко второму входу которого подключен выход триггера останова, а выход элемента И подключен к входу второй секции сдвигового регистра, выходы нечетных разрядов которого (обеих секций) подключены к запускающим входам триггеров-формирователей, ко вторым входам которых подключены выходы четных разрядов сдвигового регистра, а выходы триггеров-формирователей являются выходами формирователя. Кроме того, выходы разрядов первой секции сдвигового регистра подключены к входам дешифратора, выход которого подключен ко второму входу инвертора.The transfer output of the first section is connected to the first input of the And element, to the second input of which the output of the stop trigger is connected, and the output of the And element is connected to the input of the second section of the shift register, the outputs of the odd bits of which (both sections) are connected to the triggering inputs of the trigger-shapers, to the second the inputs of which are connected the outputs of even bits of the shift register, and the outputs of the trigger-shapers are the outputs of the shaper. In addition, the outputs of the discharges of the first section of the shift register are connected to the inputs of the decoder, the output of which is connected to the second input of the inverter.
На чертеже (Фиг.4) приведена структура блока адреса, где цифрой 4-1 обозначен счетчик числа слов, а цифрой 4-2 - счетчик адреса.The drawing (Figure 4) shows the structure of the address block, where the number 4-1 denotes a word count, and the number 4-2 indicates the address counter.
Установочные и счетные входы счетчиков объединены и являются одноименными входами блока, а их выходы являются выходами блока.The installation and counting inputs of the counters are combined and are the inputs of the unit of the same name, and their outputs are the outputs of the block.
На чертеже (Фиг.5) приведена структура формирователя адреса, где цифрой 5-1 обозначен регистр кода операции, цифрами 5-2 и 5-3 обозначены соответственно старшая и младшая части счетчика адреса, а цифрой 5-4 обозначен регистр смещения, который группой входов подключен к выходу микропрограммного запоминающего устройства, а его дополнительные входы являются выходами признаков (условий), формируемых устройством управления, выходы регистров и счетчика образуют шину адреса, являющуюся выходом формирователя.The drawing (Fig. 5) shows the structure of the address generator, where the numbers 5-1 indicate the register of the operation code, the numbers 5-2 and 5-3 indicate the high and low parts of the address counter, and the numbers 5-4 indicate the offset register, which is a group inputs connected to the output of the firmware memory device, and its additional inputs are the outputs of the signs (conditions) generated by the control device, the outputs of the registers and counter form the address bus, which is the output of the shaper.
Цифрой 5-5 обозначен счетчик числа слов, установочные входы которого являются входами формирователя, подключенными к процессору, а выход переполнения счетчика является выходом формирователя. На счетный вход счетчика подается внутренний сигнал устройства управления, формируемый микропрограммным запоминающим устройством. Выход переполнения счетчика подключен к входу регистра смещения.The number 5-5 denotes a word number counter, the installation inputs of which are the inputs of the driver connected to the processor, and the output of the overflow counter is the output of the driver. An internal signal from the control device generated by the firmware is supplied to the counter input of the counter. The counter overflow output is connected to the input of the offset register.
Система работает следующим образом.The system operates as follows.
Процессор по своей программе заносит в блок памяти массив информации, подлежащий выдаче, записывает в блок адреса начальный адрес массива, количество слов в массиве и посылает команду начала обмена в устройство управления, которое формирует сигнал останова, поступающий на блок адреса и формирователь синхроимпульсов. Формирователь, получив этот сигнал, прекращает с очередного такта сдвиг информации во второй секции сдвигового регистра и соответственно прекращает формировать синхроимпульсы для процессора. Первая секция продолжает работу и обеспечивает благодаря обратной связи через дешифратор и инвертор формирование синхроимпульсов для работы остальных узлов системы. Процессор, не получая синхроимпульсов, остается в состоянии, соответствующем окончанию обращения к блоку памяти и освобождает связи с ним, переводя их в высокоимпендасное (третье) состояние, одновременно блок адреса, получив сигнал останова, формирует обращение к блоку памяти и инкрементирует адрес, одновременно добавляя к счетчику числа слов «1». Из блока памяти очередное слово данных поступает в буферный накопитель, из которого по синхроимпульсам устройства управления сдвигается в регистр периферийного устройства.The processor, according to its program, enters the array of information to be output into the memory block, writes the starting address of the array, the number of words in the array into the address block and sends the start of exchange command to the control device, which generates a stop signal arriving at the address block and the clock generator. The shaper, having received this signal, stops the shift of information in the second section of the shift register from the next clock cycle and, accordingly, stops generating clock pulses for the processor. The first section continues to work and provides, thanks to feedback through the decoder and inverter, the formation of clock pulses for the operation of the remaining nodes of the system. The processor, without receiving clock pulses, remains in a state corresponding to the end of the call to the memory block and releases communications with it, turning them into a high-impedance (third) state, at the same time the address block, having received a stop signal, forms a call to the memory block and increments the address, while adding to the word count “1”. From the memory block, the next data word enters the buffer storage, from which it is shifted to the register of the peripheral device by the clock pulses of the control device.
После выдачи последнего слова массива по сигналу переполнения счетчика числа слов устройство управления снимает сигнал останова и формирует сигнал прерывания процессору, который может начать новый обмен, например прием данных.After issuing the last word of the array by the overflow signal of the word count counter, the control device removes the stop signal and generates an interrupt signal to the processor, which can start a new exchange, for example, receiving data.
Прием данных происходит аналогично выдаче, за исключением того, что процессор не готовит массив выдаваемой информации, а освобождает зону в блоке памяти, начальный адрес и длину которой передает в блок адреса и выдает команду устройству управления на прием данных. Устройство управления, формируя синхроимпульсы, обеспечивает сдвиг информации из регистра периферийного устройства в буферный накопитель, из которого оно передается в очередной адрес блока памяти, после чего формируется сигнал останова. Принятое слово передается из буферного накопителя в освободившийся от процессора блок памяти, инкрементируется адрес массива. После приема последнего слова по сигналу счетчика числа слов устройство обмена формирует сигнал прерывания процессору, который может начать очередной цикл обмена (ввода или вывода).Data is received similarly to output, except that the processor does not prepare an array of information to be issued, but frees up a zone in the memory block, the starting address and length of which is transmitted to the address block and issues a command to the control device to receive data. The control device, generating clock pulses, provides a shift of information from the register of the peripheral device to the buffer drive, from which it is transmitted to the next address of the memory unit, after which a stop signal is generated. The received word is transferred from the buffer drive to the memory block freed from the processor, the array address is incremented. After receiving the last word from the word count counter, the exchange device generates an interrupt signal to the processor, which can start the next exchange cycle (input or output).
Предложенная реализация обмена существенно освобождает процессор от участия в передаче данных, оставляя за ним задачу работы только с собственным блоком памяти. Вместо прерывания на каждое слово процессор прерывается только один раз после завершения передачи (приема) массива, что существенно упрощает программирование и экономит машинные ресурсы времени процессора.The proposed implementation of the exchange substantially frees the processor from participating in data transfer, leaving it with the task of working only with its own memory block. Instead of interrupting for each word, the processor is interrupted only once after the transfer (reception) of the array is completed, which greatly simplifies programming and saves the processor's machine time resources.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011107694/08A RU2444052C1 (en) | 2011-02-28 | 2011-02-28 | Data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011107694/08A RU2444052C1 (en) | 2011-02-28 | 2011-02-28 | Data transmission system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2444052C1 true RU2444052C1 (en) | 2012-02-27 |
Family
ID=45852416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2011107694/08A RU2444052C1 (en) | 2011-02-28 | 2011-02-28 | Data transmission system |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2444052C1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1153691A (en) * | 1966-08-22 | 1969-05-29 | Minnesota Mining & Mfg | Digital Data Transfer System |
| SU642868A1 (en) * | 1976-05-03 | 1979-01-15 | Предприятие П/Я В-2969 | Data transmitting device |
| SU1070536A1 (en) * | 1982-03-09 | 1984-01-30 | Ордена Ленина Институт Кибернетики Ан Усср | Swapping device |
| SU1322301A1 (en) * | 1984-09-06 | 1987-07-07 | Институт Электронных Управляющих Машин | Device for exchanging information with common bus |
-
2011
- 2011-02-28 RU RU2011107694/08A patent/RU2444052C1/en active IP Right Revival
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1153691A (en) * | 1966-08-22 | 1969-05-29 | Minnesota Mining & Mfg | Digital Data Transfer System |
| SU642868A1 (en) * | 1976-05-03 | 1979-01-15 | Предприятие П/Я В-2969 | Data transmitting device |
| SU1070536A1 (en) * | 1982-03-09 | 1984-01-30 | Ордена Ленина Институт Кибернетики Ан Усср | Swapping device |
| SU1322301A1 (en) * | 1984-09-06 | 1987-07-07 | Институт Электронных Управляющих Машин | Device for exchanging information with common bus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4200912A (en) | Processor interrupt system | |
| CN1570907B (en) | Multiprocessor system | |
| CN102023956A (en) | Serial peripheral slave device interface structure in integrated circuit chip and data reading and writing method | |
| CN101840390B (en) | Hardware synchronous circuit structure suitable for multiprocessor system and implementation method thereof | |
| US20070240011A1 (en) | FIFO memory data pipelining system and method for increasing I²C bus speed | |
| CN103440216A (en) | Chip and method for debugging MCU through I2C slave unit | |
| US10922263B2 (en) | Serial communication device | |
| US11386025B2 (en) | Daisy chain complex commands | |
| CN101127018A (en) | On-chip DMA structure and its implement method | |
| US20160231376A1 (en) | System And Method For Generating Cross-Core Breakpoints In A Multi-Core Microcontroller | |
| US10409749B2 (en) | Semiconductor device and system provided with a communication interface | |
| CN102636987B (en) | Dual control device | |
| CN113064709A (en) | Task scheduling method and system suitable for MCU chip | |
| US7681017B2 (en) | Pseudo pipeline and pseudo pipelined SDRAM controller | |
| RU2444052C1 (en) | Data transmission system | |
| CN102541788A (en) | APB (advanced peripheral bus) bridge and method for executing reading or writing by using APB bridge | |
| CN102043750B (en) | Microprocessor bus structure and microprocessor | |
| CN104836710A (en) | Method and apparatus based on one-master with multi-slaves communication of distributed system | |
| KR20230091765A (en) | Daisy-chain spi integrated circuit and operation method thereof | |
| CN204706031U (en) | Serial peripheral equipment interface SPI bus circuit and electronic equipment | |
| CN108062282B (en) | DMA data merging transmission method in GPDSP | |
| WO2001025941A1 (en) | Multiprocessor computer systems with command fifo buffer at each target device | |
| CN101539849B (en) | Processor and gating method of register | |
| CN204009891U (en) | The soft core of a kind of sixteen bit embedded chip | |
| US20230289065A1 (en) | Data flow control device in streaming architecture chip |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20170301 |
|
| NF4A | Reinstatement of patent |
Effective date: 20180521 |
|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20181009 |
|
| PD4A | Correction of name of patent owner |