RU2409824C1 - Relay regulator - Google Patents
Relay regulator Download PDFInfo
- Publication number
- RU2409824C1 RU2409824C1 RU2009119779/08A RU2009119779A RU2409824C1 RU 2409824 C1 RU2409824 C1 RU 2409824C1 RU 2009119779/08 A RU2009119779/08 A RU 2009119779/08A RU 2009119779 A RU2009119779 A RU 2009119779A RU 2409824 C1 RU2409824 C1 RU 2409824C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- majority
- channel
- exclusive
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
Description
Предлагаемое изобретение относится к технике автоматического управления, в частности к технике формирования управляющих сигналов, и может быть использовано, например, в резервированных системах управления космическими летательными аппаратами.The present invention relates to techniques for automatic control, in particular to a technique for generating control signals, and can be used, for example, in redundant control systems for spacecraft.
Известен релейный регулятор [1], содержащий аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала. Этот регулятор не вносит запаздывания в систему управления и не уменьшает область устойчивости.Known relay controller [1], containing an analog-to-digital converter (ADC), a storage device (memory), a digital comparator, a pulse generator connected by its output to the input of the pulse counter, a trigger and a multiplexer, the outputs of which are connected respectively to the buses of the positive and negative control signal. This controller does not delay the control system and does not reduce the stability region.
Недостаток этого регулятора состоит в том, что он не обладает достаточной надежностью. Так, при одном отказе какого-либо элемента релейный регулятор не обеспечивает выполнение своих функций, а система управления теряет свою работоспособность.The disadvantage of this regulator is that it does not have sufficient reliability. So, with one failure of any element, the relay controller does not ensure the performance of its functions, and the control system loses its functionality.
Наиболее близким техническим решением к релейному регулятору является устройство [2], содержащее (2m+1) (m=1, 2, …) канал, а в каждом канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, элемент исключающее ИЛИ, первый и второй мажоритарные элементы, элемент ИЛИ, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала.The closest technical solution to the relay controller is a device [2] containing (2m + 1) (m = 1, 2, ...) a channel, and in each channel an analog-to-digital converter (ADC), a storage device (memory), and a digital comparator , a pulse generator connected by its output to the input of the pulse counter, an exclusive OR element, the first and second majority elements, an OR element, a trigger and a multiplexer, the outputs of which are connected respectively to the buses of the positive and negative control signal.
Недостаток этого релейного регулятора состоит в том, что при некоторых единичных отказах в одном из каналов он может формировать ложный выходной сигнал, определяемый характеристиками отказавшего канала, а при поступлении на вход каждого канала различных по величине сигналов известный регулятор при отсутствии отказов не обеспечивает функционирование, соответствующее формированию управляющего сигнала согласно изменению среднего по величине из всех входных сигналов.The disadvantage of this relay controller is that, with some single failures in one of the channels, it can generate a false output signal determined by the characteristics of the failed channel, and when each channel receives various signals of different magnitude, the known controller in the absence of failures does not provide operation corresponding to the formation of the control signal according to the change in the average value of all input signals.
Задача изобретения - повышение надежности релейного регулятора.The objective of the invention is to increase the reliability of the relay controller.
Эта задача достигается тем, что в релейный регулятор, содержащий (2m+1) (m=1, 2, …) канал, а в каждом канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер, первый элемент исключающее ИЛИ, первый и второй мажоритарные элементы, первый элемент ИЛИ, выход которого соединен с R-входом счетчика импульсов, вход АЦП соединен с входом релейного регулятора, а выходы регистра данных АЦП соединены с соответствующими входами регистра адреса ЗУ, выходы регистра данных которого соединены с соответствующими входами регистра первого сравниваемого числа цифрового компаратора, входы регистра второго сравниваемого числа которого соединены с соответствующими выходами счетчика импульсов, первый вход первого элемента исключающее ИЛИ соединен с выходом первого мажоритарного элемента, в каждый канал дополнительно введены второй, третий и четвертый элементы ИЛИ, второй элемент исключающее ИЛИ, одновибратор, инвертор, первый и второй элементы И, первые входы которых соединены с выходом триггера, выход первого элемента И соединен с первым входом первого мажоритарного элемента, вторым входом первого элемента исключающее ИЛИ и соответствующими входами первого мажоритарного элемента других каналов, выход второго элемента И соединен с первым входом второго мажоритарного элемента, вторым входом второго элемента исключающее ИЛИ и соответствующими входами второго мажоритарного элемента других каналов, выходы первого и второго элементов исключающее ИЛИ соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом цифрового компаратора, выход второго элемента ИЛИ соединен с входом одновибратора и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом одновибратора, вход триггера подключен к выходу первого элемента ИЛИ, второй вход которого соединен с выходом инвертора, вход которого соединен с выходом знакового разряда регистра данных АЦП и вторым входом второго элемента И, выход первого мажоритарного элемента соединен с шиной положительного управляющего сигнала и первым входом четвертого элемента ИЛИ, выход второго мажоритарного элемента соединен с шиной отрицательного управляющего сигнала, с первым входом второго элемента исключающее ИЛИ и вторым входом четвертого элемента ИЛИ, выход которого соединен с входом старшего разряда регистра адреса ЗУ.This task is achieved by the fact that in the relay controller containing (2m + 1) (m = 1, 2, ...) a channel, and in each channel an analog-to-digital converter (ADC), a storage device (memory), a digital comparator, a pulse generator connected by its output to the pulse counter input, trigger, first exclusive OR element, first and second majority elements, first OR element whose output is connected to the pulse counter R-input, the ADC input is connected to the input of the relay controller, and the outputs of the ADC data register are connected with corresponding inputs register and memory addresses, the outputs of the data register of which are connected to the corresponding inputs of the register of the first compared number of the digital comparator, the inputs of the register of the second compared number of which are connected to the corresponding outputs of the pulse counter, the first input of the first element exclusive OR connected to the output of the first majority element, are additionally introduced into each channel the second, third and fourth elements OR, the second element exclusive OR, one-shot, inverter, the first and second elements AND, the first inputs of which are connected with the trigger output, the output of the first AND element is connected to the first input of the first majority element, the second input of the first element exclusive OR and the corresponding inputs of the first majority element of other channels, the output of the second AND element connected to the first input of the second majority element, the second input of the second element exclusive OR and the corresponding inputs of the second majority element of other channels, the outputs of the first and second elements exclusive OR are connected respectively with the first and second inputs third its OR element, the output of which is connected to the first input of the second OR element, the second input of which is connected to the output of the digital comparator, the output of the second OR element is connected to the input of the one-shot and the first input of the first OR, the second input of which is connected to the output of the one-shot, the trigger input is connected to the output of the first OR element, the second input of which is connected to the inverter output, the input of which is connected to the output of the sign bit of the ADC data register and the second input of the second AND element, the output of the first majority coagulant connected to the bus of a positive control signal and the first input of the fourth OR gate, the output of the second majority element connected to the bus of the negative control signal, the first input of the second element of the exclusive OR and the second input of the fourth OR gate, whose output is connected to the input older memory address register discharge.
На чертеже: 1 - вход релейного регулятора, 2 - аналого-цифровой преобразователь (АЦП), 3 - запоминающее устройство (ЗУ), 4 - цифровой компаратор, 5 - триггер, 6 - счетчик импульсов, 7 - генератор импульсов, 8 - инвертор, 9 - шина положительного управляющего сигнала, 10 - шина отрицательного управляющего сигнала, 11 - первый мажоритарный элемент, 12 - первый элемент ИЛИ, 13 - первый элемент исключающее ИЛИ, 14 - второй мажоритарный элемент, 15 - одновибратор, 16 - второй элемент ИЛИ, 17 - третий элемент ИЛИ, 18 - второй элемент исключающее ИЛИ, 19 - четвертый элемент ИЛИ, 20 - первый элемент И, 21 - второй элемент И, 22 - первый канал, 23 - второй канал, 24 - (2m+1)-й (m=1,2, …) канал.In the drawing: 1 - input of the relay controller, 2 - analog-to-digital converter (ADC), 3 - storage device (memory), 4 - digital comparator, 5 - trigger, 6 - pulse counter, 7 - pulse generator, 8 - inverter, 9 - bus of the positive control signal, 10 - bus of the negative control signal, 11 - the first majority element, 12 - the first OR element, 13 - the first exclusive OR element, 14 - the second majority element, 15 - the one-shot, 16 - the second OR element, 17 - the third element OR, 18 - the second element exclusive OR, 19 - the fourth element OR, 20 - ne the first element And, 21 - the second element And, 22 - the first channel, 23 - the second channel, 24 - (2m + 1) -th (m = 1,2, ...) channel.
В каждом канале вход 1 релейного регулятора соединен с входом АЦП 2, выходы регистра данных которого соединены с соответствующими входами регистра адреса ЗУ 3. Выходы регистра данных ЗУ 3 соединены с соответствующими входами регистра первого сравниваемого числа цифрового компаратора 4, входы регистра второго сравниваемого числа которого соединены с соответствующими выходами счетчика импульсов 6, выход цифрового компаратора 4 соединен со вторым входом второго элемента ИЛИ 16, первый вход которого соединен с выходом третьего элемента ИЛИ 17. Выход второго элемента ИЛИ 16 соединен с входом одновибратора 15 и первым входом первого элемента ИЛИ 12, второй вход которого подключен к выходу одновибратора 15. Выход первого элемента ИЛИ 12 соединен со счетным входом триггера 5 и с R-входом счетчика импульсов 6, вход которого соединен с выходом генератора импульсов 7. Первые входы первого 20 и второго 21 элементов И соединены с выходом триггера 5, выход первого элемента И 20 соединен с первым входом первого мажоритарного элемента 11, вторым входом первого элемента исключающее ИЛИ 13 и соответствующими входами первого мажоритарного элемента 11 других каналов, выход второго элемента И 21 соединен с первым входом второго мажоритарного элемента 14, вторым входом второго элемента исключающее ИЛИ 18 и соответствующими входами второго мажоритарного элемента 14 других каналов. Выход первого мажоритарного элемента 11 соединен с шиной положительного управляющего сигнала 9, первым входом первого элемента исключающее ИЛИ 13 и первым входом четвертого элемента ИЛИ 19, выход второго мажоритарного элемента 14 соединен с шиной отрицательного управляющего сигнала 10, с первым входом второго элемента исключающее ИЛИ 18 и вторым входом четвертого элемента ИЛИ 19. Выходы первого 13 и второго 18 элементов исключающее ИЛИ соединены соответственно с первым и вторым входами третьего элемента ИЛИ 17, второй вход первого элемента И 20 соединен с выходом инвертора 8, вход которого соединен с выходом старшего разряда регистра данных АЦП 2 и вторым входом второго элемента И 21. Выход четвертого элемента ИЛИ 19 соединен с входом старшего разряда регистра адреса ЗУ3.In each channel, input 1 of the relay controller is connected to the input of the ADC 2, the outputs of the data register of which are connected to the corresponding inputs of the register of the memory address 3. The outputs of the data register of memory 3 are connected to the corresponding inputs of the register of the first compared number of the digital comparator 4, the inputs of the register of the second compared number of which are connected with the corresponding outputs of the pulse counter 6, the output of the digital comparator 4 is connected to the second input of the second element OR 16, the first input of which is connected to the output of the third element OR 17. The output of the second element OR 16 is connected to the input of the single-vibrator 15 and the first input of the first element OR 12, the second input of which is connected to the output of the single-vibrator 15. The output of the first element OR 12 is connected to the counting input of the trigger 5 and to the R-input of the pulse counter 6, the input of which is connected with the output of the pulse generator 7. The first inputs of the first 20 and second 21 AND elements are connected to the trigger output 5, the output of the first And 20 element is connected to the first input of the first majority element 11, the exclusive OR 13 is the second input of the first element, and corresponding E inputs of a majority of the first element 11 of the other channels, the output of the second AND gate 21 is connected to a first input of a second majority element 14, the second input of the second exclusive OR element 18 and the respective inputs of a second majority element 14 of the other channels. The output of the first majority element 11 is connected to the bus of the positive control signal 9, the first input of the first element exclusive OR 13 and the first input of the fourth element OR 19, the output of the second majority element 14 is connected to the bus of the negative control signal 10, with the first input of the second element exclusive OR 18 and the second input of the fourth element OR 19. The outputs of the first 13 and second 18 elements exclusive OR are connected respectively to the first and second inputs of the third element OR 17, the second input of the first element AND 20 with union of the inverter 8 to output, whose input is connected to the output of ADC older data register 2 and the second discharge input of the second AND gate 21. The output of the fourth OR gate 19 is connected to the input of MSB ZU3 address register.
Релейный регулятор работает следующим образом. Для простоты будем рассматривать трехканальный релейный регулятор (m=1). Пусть на входы 1 каждого канала релейного регулятора подаются соответственно входные сигналы U1, U2, U3. Эти сигналы поступают на вход АЦП 2 соответственно первого 22, второго 23 и третьего 24 каналов и преобразуются в n-разрядный код, который фиксируется в регистре данных АЦП 2 соответствующего канала. В этих регистрах n-й разряд определяет знак входного сигнала, а разряды с 1 по (n-1) - значение (модуль) Ai (i=1, 2, 3) соответствующего входного сигнала Ui. Если Δt - время преобразования АЦП, то в течение этого времени состояние регистра данных АЦП 2 остается неизменным. Код числа Ai поступает на регистр адреса ЗУ 3, на старший n-й разряд которого подается выходной сигнал четвертого элемента ИЛИ 19. Состояние четвертого элемента ИЛИ 19 определяет на данный момент времени tk=kΔt (k=1, 2, …) формирование длительности τд или паузы τп выходного управляющего сигнала.The relay controller operates as follows. For simplicity, we will consider a three-channel relay controller (m = 1). Let the input signals U 1 , U 2 , U 3 , respectively, be applied to the inputs 1 of each channel of the relay controller. These signals are fed to the input of the ADC 2 of the first 22, second 23, and third 24 channels, respectively, and are converted into an n-bit code, which is fixed in the ADC 2 data register of the corresponding channel. In these registers, the nth bit determines the sign of the input signal, and bits 1 through (n-1) determine the value (module) A i (i = 1, 2, 3) of the corresponding input signal U i . If Δt is the ADC conversion time, then during this time the state of the ADC 2 data register remains unchanged. The code of the number A i goes to the memory register of the memory 3, to the senior n-th bit of which the output signal of the fourth element OR 19 is supplied. The state of the fourth element OR 19 determines at the given moment t k = kΔt (k = 1, 2, ...) formation duration τ d or pause τ p of the output control signal.
Будем предполагать, если входной сигнал U1>0, то знаковый разряд регистра данных АЦП 2 находится в нулевом состоянии и его выходной сигнал Si=0. Если входной сигнал U1<0, то знаковый разряд регистра данных АЦП 2 находится в единичном состоянии и его выходной сигнал Si=1. Если Fi - выходной сигнал триггера 5, то выходные сигналы Fi + первого элемента И 20 и Fi - второго элемента И 21 будут определяться равенствамиWe assume that if the input signal is U 1 > 0, then the sign bit of the ADC 2 data register is in the zero state and its output signal is S i = 0. If the input signal is U 1 <0, then the sign bit of the ADC 2 data register is in a single state and its output signal is S i = 1. If F i is the output signal of trigger 5, then the output signals F i + of the first element And 20 and F i - of the second element And 21 will be determined by the equalities
Fi +=0, если Fi=0 или Fi=1 и Si=1,F i + = 0 if F i = 0 or F i = 1 and S i = 1,
Fi +=1, если Fi=1 и Si=0,F i + = 1, if F i = 1 and S i = 0,
Fi -=0, если Fi=0 или Fi=1 и Si=0,F i - = 0 if F i = 0 or F i = 1 and S i = 0,
Fi -=1, если F1=1 и Si=1.F i - = 1 if F 1 = 1 and S i = 1.
Эти равенства непосредственно следуют из анализа схемы на чертеже. При Si=0 открыт первый элемент И 20 (выходной сигнал первого инвертора 8 равен единице), при Si=1 открыт второй элемент И 21.These equalities directly follow from the analysis of the circuit in the drawing. When S i = 0, the first element And 20 is open (the output signal of the first inverter 8 is equal to one), when S i = 1, the second element And 21 is open.
Связь между выходным сигналом F+ первого мажоритарного элемента 11 и выходными сигналами Fi + первого элемента И 20 и между выходным сигналом F- второго мажоритарного элемента 14 и выходными сигналами Fi - второго элемента И 21 всех каналов определяется соотношением (1)The relationship between the output signal F + of the first majority element 11 and the output signals F i + of the first element And 20 and between the output signal F - of the second majority element 14 and the output signals F i - of the second element And 21 of all channels is determined by the relation (1)
где функция М означает мажоритарный выбор значения большинства (m+1) функций Fi из возможного числа значений (2m+1).where the function M means the majority choice of the value of most (m + 1) functions F i from the possible number of values (2m + 1).
Если F+=1 или F-=1, то выходной сигнал FM четвертого элемента ИЛИ 19 равен единице, что соответствует формированию длительности τд. Если F+=0 и F-=0, то выходной сигнал FM четвертого элемента ИЛИ 19 равен нулю, что соответствует формированию паузы τп.If F + = 1 or F - = 1, then the output signal F M of the fourth element OR 19 is equal to unity, which corresponds to the formation of the duration τ d . If F + = 0 and F - = 0, then the output signal F M of the fourth element OR 19 is zero, which corresponds to the formation of a pause τ p .
Если выходной сигнал первого мажоритарного элемента 11 F+=1, то выходной сигнал F+ формируется на шине 9 положительного управляющего сигнала. Если выходной сигнал второго мажоритарного элемента 14 F-=1, то выходной сигнал F- формируется на шине 10 отрицательного управляющего сигнала.If the output signal of the first majority element 11 F + = 1, then the output signal F + is generated on the bus 9 of the positive control signal. If the output signal of the second majority element 14 F - = 1, then the output signal F - is formed on the bus 10 of the negative control signal.
Выходной сигнал Сi цифрового компаратора 4 формируется следующим образом. Если значение числа D1, записанного в регистр первого сравниваемого числа цифрового компаратора 4, больше значения D2, записанного в регистр второго сравниваемого числа, то сигнал Ci=1, илиThe output signal C i of the digital comparator 4 is formed as follows. If the value of the number D 1 recorded in the register of the first compared number of the digital comparator 4 is greater than the value D 2 recorded in the register of the second compared number, then the signal C i = 1, or
В запоминающем устройстве 3 каждого канала хранится массив Мτд заданных значений длительности τд и массив Мτп заданных значений паузы τп. Пусть на вход 1 каждого канала поступают близкие по значению входные сигналы соответственно U1, U2, U3, причем U1>U2>U3. Задача релейного регулятора состоит в том, чтобы сформировать выходные управляющие сигналы F+ и F- таким образом, чтобы эти сигналы формировались синхронно в каждом канале, а значения длительности τд и паузы τп выходного управляющего сигнала определялись средним из трех входных сигналов, в рассматриваемом случае сигналом U2. Будем предполагать, что с увеличением сигнала Ui происходит увеличение длительности τд и уменьшение паузы τп управляющего сигнала.The memory 3 of each channel stored array Mτ d setpoints duration τ d and n array Mτ predetermined pause value τ n. Let input 1 of each channel receive input signals that are close in value, respectively, U 1 , U 2 , U 3 , and U 1 > U 2 > U 3 . The task of the relay controller is to generate the output control signals F + and F - so that these signals are formed synchronously in each channel, and the values of the duration τ d and pause τ p of the output control signal are determined by the average of the three input signals in the considered case signal U 2 . We assume that with increasing signal U i there is an increase in the duration τ d and a decrease in the pause τ p of the control signal.
Пусть в некоторый момент времени происходит формирование длительности τд управляющего сигнала. В этом случае F+=1, FM=1, Fi=1, выходные сигналы цифрового компаратора 4, первого 13 и второго 18 элементов исключающее ИЛИ равны нулю. Выходной сигнал первого элемента ИЛИ 12 также равен нулю и на вход счетчика импульсов 6 каждого канала поступают импульсы с генератора 7. В соответствии со сделанным предположением формируемые длительность τд1 и пауза τп1 в первом канале 22, формируемые длительность τд2 и пауза τп2 во втором канале 23 и формируемые длительность τд3 и пауза τп3 в третьем канале 24 связаны соотношением τд1>τд2>τд3, τп1<τп2<τп3. Условия (3) первыми будут выполнены при формировании длительности τд3, т.е. в третьем канале 24. В этом случае выходной сигнал Ci=1 цифрового компаратора 4, проходя через второй элемент ИЛИ 16, одновибратор 15 и первый элемент ИЛИ 12, переводит триггер 5 третьего канала 24 в нулевое состояние и производит обнуление счетчика импульсов 6. Выходной сигнал триггера 5 третьего канала 24 F3=0, а так как согласно (1) F+=1, то выходной сигнал первого элемента исключающее ИЛИ 13 этого канала будет равен единице.Let the formation of the duration τ d of the control signal occur at some point in time. In this case, F + = 1, F M = 1, F i = 1, the output signals of the digital comparator 4, the first 13 and second 18 elements exclusive OR are equal to zero. The output signal of the first element OR 12 is also equal to zero and pulses from the generator 7 are received at the input of the pulse counter 6 of each channel 7. In accordance with the assumption made, the duration τ d1 and pause τ p1 in the first channel 22, the duration τ d2 and pause τ p2 are formed the second channel 23 and the generated duration τ d3 and the pause τ p3 in the third channel 24 are connected by the relation τ d1 > τ d2 > τ d3 , τ n1 <τ n2 <τ n3 . Conditions (3) will be satisfied first during the formation of the duration τ d3 , i.e. in the third channel 24. In this case, the output signal C i = 1 of the digital comparator 4, passing through the second element OR 16, the one-shot 15 and the first element OR 12, sets the trigger 5 of the third channel 24 to zero and produces a zero counter pulse 6. Output the trigger signal 5 of the third channel is 24 F 3 = 0, and since according to (1) F + = 1, the output signal of the first element exclusive OR 13 of this channel will be equal to one.
На R-вход счетчика импульсов 6 через третий 17, второй 16 и первый 12 элементы ИЛИ будет подан высокий уровень, что приводит к удержанию счетчика импульсов 6 в нулевом состоянии до тех пор, пока сигнал F+ не станет равным нулю. Это произойдет в тот момент, когда выполнятся условия (3) при формировании длительности τд2, т.е. во втором канале 23. С этого момента времени F2=0 и согласно (1) F+=0. В этот же момент времени выходной сигнал первого мажоритарного элемента 11 первого канала 22 F+=0, выходной сигнал триггера 5 этого канала F1=1 и выходной сигнал первого элемента И 20 Fi +=1. В результате на выходе первого элемента исключающее ИЛИ 13 формируется высокий уровень, который через третий 17, второй 16 и первый 12 элементы ИЛИ подается на вход триггера 5, устанавливая его в нулевое состояние. Таким образом, в момент формирования сигналов F+=0 триггеры 5 переходят в нулевое состояние во всех каналах и сигналы FM=0. В это же время заканчивается формирование длительности импульса τд и начинается формирование паузы τп, т.е. длительность τд управляющего сигнала F+ равна длительности τд2, определяемой сигналом U2.A high level will be applied to the R-input of pulse counter 6 through the third 17, second 16, and first 12 elements, which will keep the pulse counter 6 in the zero state until the signal F + becomes zero. This will happen at the moment when conditions (3) are satisfied during the formation of the duration τ d2 , i.e. in the second channel 23. From this moment in time F 2 = 0 and according to (1) F + = 0. At the same time, the output signal of the first majority element 11 of the first channel 22 F + = 0, the output signal of the trigger 5 of this channel F 1 = 1 and the output signal of the first element And 20 F i + = 1. As a result, at the output of the first element exclusive OR 13, a high level is formed, which through the third 17, second 16 and first 12 elements OR is fed to the input of trigger 5, setting it to zero. Thus, at the time of formation of the signals F + = 0, the triggers 5 go to the zero state in all channels and the signals F M = 0. At the same time, the formation of the pulse duration τ d ends and the formation of the pause τ p begins, i.e. the duration τ d of the control signal F + is equal to the duration τ d2 defined by the signal U 2 .
С момента появления сигнала FM=0 начинается формирование паузы τп управляющего сигнала F+ и с этого момента выходной сигнал первого элемента ИЛИ 12 всех каналов имеет низкий уровень, вследствие чего счетчики импульсов 6 этих каналов начинают воспринимать импульсы генератора 7, формируя тем самым паузу τп управляющего сигнала F+. Условия (3) первыми выполняются для сигнала U1. В этот момент вырабатывается сигнал C1=1 и триггер 5 первого канала 22 переходит в единичное состояние (F1=1) согласно описанному выше алгоритму. Так как F1=1, F+=0, то выходной сигнал первого элемента исключающее ИЛИ 13 этого канала будет равен единице. На R-вход счетчика импульсов 6 будет подан высокий уровень, что приводит к удержанию счетчика импульсов 6 в нулевом состоянии до тех пор, пока сигнал F+ не станет равным единице. Условия (3) вторыми выполняются для сигнала U2. В этот момент вырабатывается сигнал C2=1 и триггер 5 второго канала 23 переходит в единичное состояние (F2=1). Так как сигналы F1=1, F2=1, то согласно (1) F+=1 и релейный регулятор переходит в режим формирования длительности τд управляющего сигнала F+. В момент формирования сигнала FM=1 на выходе первого элемента исключающее ИЛИ 13 третьего канала 24 формируется высокий уровень, который через третий 17, второй 16 и первый 12 элементы ИЛИ подается на вход триггера 5, устанавливая его в единичное состояние. Таким образом, сформированная пауза τп управляющего сигнала F+ определяется сигналом U2 и равна τп2. Итак, в рассматриваемом случае формирование длительности τд и паузы τп управляющего сигнала F+ осуществляется сигналом U2 и производится одновременно во всех каналах.From the moment the signal F M = 0 appears, the formation of a pause τ p of the control signal F + begins and from this moment the output signal of the first element OR 12 of all channels has a low level, as a result of which the pulse counters 6 of these channels begin to perceive the pulses of the generator 7, thereby forming a pause τ p control signal F + . Conditions (3) are first satisfied for the signal U 1 . At this moment, a signal C 1 = 1 is generated and trigger 5 of the first channel 22 goes into a single state (F 1 = 1) according to the algorithm described above. Since F 1 = 1, F + = 0, the output signal of the first element exclusive OR 13 of this channel will be equal to one. A high level will be applied to the R-input of pulse counter 6, which keeps the pulse counter 6 in a zero state until the signal F + becomes equal to one. Conditions (3) are second satisfied for the signal U 2 . At this moment, the signal C 2 = 1 is generated and the trigger 5 of the second channel 23 goes into a single state (F 2 = 1). Since the signals F 1 = 1, F 2 = 1, according to (1) F + = 1 and the relay controller goes into the mode of forming the duration τ d of the control signal F + . At the time of formation of the signal F M = 1 at the output of the first element exclusive OR 13 of the third channel 24, a high level is formed, which through the third 17, second 16 and first 12 elements OR is fed to the input of trigger 5, setting it to a single state. Thus, the generated pause τ p of the control signal F + is determined by the signal U 2 and is equal to τ p2 . So, in the case under consideration, the formation of the duration τ d and the pause τ p of the control signal F + is carried out by the signal U 2 and is performed simultaneously in all channels.
Аналогично производится формирование длительности τд и паузы τп управляющего сигнала при отрицательных сигналах Ui<0. В этом случае n-й знаковый разряд АЦП 2 переходит в единичное состояние и блокирует формирование сигнала F+. Выходной сигнал F- второго мажоритарного элемента 14 формируется теперь на шине 10 отрицательного управляющего сигнала аналогично описанному выше формированию положительного управляющего сигнала.Similarly, the formation of the duration τ d and pause τ p of the control signal is produced for negative signals U i <0. In this case, the n-th digit of the ADC 2 goes into a single state and blocks the formation of the signal F + . The output signal F - of the second majority element 14 is now formed on the bus 10 of the negative control signal similar to the above-described formation of a positive control signal.
Отметим, что в момент начала формирования длительности τд или паузы τп управляющего сигнала триггеры 5 всех каналов устанавливаются в требуемое состояние.Note that at the moment of the beginning of the formation of the duration τ d or pause τ p of the control signal, the triggers 5 of all channels are set to the required state.
Рассмотрим возможные случаи отказа в каком-либо канале релейного регулятора. При этом релейный регулятор считается исправно работающим, если, по крайней мере, (m+1) канал формируют управляющий сигнал синхронно и в соответствии с изменяющимся входным сигналом Ui. В резервированных системах управление релейными исполнительными органами осуществляется обычно путем формирования обобщенного мажорированного сигнала по правилу (1). В этом случае исправно работающие (m+1) каналы обеспечивают детерминированное управление. Пусть, например, в первом канале 22 отказал триггер 5 и его выходной сигнал F1=1 вне зависимости от его входного сигнала C1. В этом случае при формировании длительности τд (пусть в этот момент времени F2=1, F3=1) сначала формируется сигнал С3=1, переводя триггер 5 третьего канала 24 в нулевое состояние (F3=0), а затем формируется сигнал С2=1, переводя триггер 5 второго канала 23 в нулевое состояние (F2=0). С этого момента времени выходной сигнал второго мажоритарного элемента 14 всех каналов F-=0 и начинается формирование паузы τп управляющего сигнала. В зависимости от соотношения близких по значению сигналов U2 и U3 формируется либо сигнал C2=1, либо сигнал С3=1, переводя либо триггер 5 второго канала 23, либо триггер 5 третьего канала 24 в единичное состояние. С этого момента времени выходной сигнал второго мажоритарного элемента 14 всех каналов F-=1 и начинается формирование длительности τд управляющего сигнала. Таким образом, формирование длительности τд и паузы τп управляющего сигнала осуществляется входным сигналом исправно работающего канала.Consider possible cases of failure in any channel of the relay controller. In this case, the relay controller is considered to be working properly if at least the (m + 1) channel generates a control signal synchronously and in accordance with the changing input signal U i . In redundant systems, relay executive bodies are usually controlled by forming a generalized majorized signal according to rule (1). In this case, properly working (m + 1) channels provide deterministic control. Let, for example, trigger 5 fail in the first channel 22 and its output signal F 1 = 1, regardless of its input signal C 1 . In this case, when forming the duration τ d (let F 2 = 1, F 3 = 1 at this moment in time), the signal C 3 = 1 is first generated, translating trigger 5 of the third channel 24 to the zero state (F 3 = 0), and then the signal C 2 = 1 is formed, translating the trigger 5 of the second channel 23 to the zero state (F 2 = 0). From this moment in time, the output signal of the second majority element 14 of all channels F - = 0 and the formation of a pause τ p of the control signal begins. Depending on the ratio of signals U 2 and U 3 that are close in value, either a signal C 2 = 1 or a signal C 3 = 1 is generated, translating either trigger 5 of the second channel 23 or trigger 5 of the third channel 24 to a single state. From this moment in time, the output signal of the second majority element 14 of all channels F - = 1 and the formation of the duration τ d of the control signal begins. Thus, the formation of the duration τ d and pause τ p of the control signal is carried out by the input signal of a working channel.
При других вариантах отказа в любом канале, например при отказе первого мажоритарного элемента 11 первого канала 22 (постоянно формируется управляющий сигнал F+=1), по крайней мере, два канала из рассматриваемых трех формируют управляющий сигнал, в соответствии с входным сигналом исправно работающих каналов. Таким образом, при любом отказе в одном канале релейного регулятора в случае m=1 работоспособность релейного регулятора не нарушается. При других значениях m работоспособность релейного регулятора не нарушается при отказах в m каналах из (2m+1).In other types of failure in any channel, for example, in the event of a failure of the first majority element 11 of the first channel 22 (a control signal F + = 1 is constantly being generated), at least two of the three channels under consideration form a control signal in accordance with the input signal of the working channels . Thus, with any failure in one channel of the relay controller in the case m = 1, the operability of the relay controller is not violated. For other values of m, the operability of the relay controller is not violated during failures in m channels from (2m + 1).
Рассмотрим отказ такого типа, когда в одном из отказавших каналов формирование управляющего сигнала F+ и F- происходит по закону, существенно отличающемуся от заданного (например, вследствие значительного увеличения частоты генератора 7 одного из каналов). В этом случае формируемые длительности τд и паузы τп управляющего сигнала отказавшего канала будут существенно меньше заданных. В предлагаемом регуляторе формирование длительности τд или паузы τп начинается всегда с момента установки триггеров 5 всех каналов в заданное состояние. А это означает, что формирование длительности τд и паузы τп производится по срабатыванию двух каналов из трех, т.е. по срабатыванию исправно работающего канала.Let us consider a failure of this type when in one of the failed channels the formation of the control signal F + and F - occurs according to a law that differs significantly from the given one (for example, due to a significant increase in the frequency of the generator 7 of one of the channels). In this case, the generated durations τ d and pauses τ p of the control signal of the failed channel will be significantly less than the set ones. In the proposed controller, the formation of the duration τ d or pause τ p always starts from the moment the triggers 5 of all channels are set to a given state. And this means that the formation of the duration τ d and the pause τ p is made by triggering two channels out of three, i.e. to trigger a working channel.
В известном [2] регуляторе формирование длительности τд или паузы τп начинается с момента установки триггеров 5 двух каналов из трех в заданное состояние, а это означает, что в случае рассматриваемого варианта отказа формирование длительности τд и паузы τп производится по сигналам неисправного канала.In the known [2] controller, the formation of a duration of τ d or a pause of τ p starts from the moment the triggers 5 of two channels of three are set to a predetermined state, which means that in the case of the considered failure option, the formation of a duration of τ d and a pause of τ p is made according to the signals of the faulty channel.
Отметим, что известный регулятор [2] при наиболее часто встречающихся отказах типа "обрыв" или "замыкание" обеспечивает заданное функционирование регулятора.Note that the well-known controller [2] with the most common failures of the type "open" or "circuit" provides the specified operation of the controller.
Таким образом, предлагаемый регулятор обеспечивает исправное функционирование при всех возможных видах отказа в любом из каналов.Thus, the proposed controller ensures proper functioning with all possible types of failure in any of the channels.
Рассмотрим теперь работу релейного регулятора в случае поступления на его входы существенно разных по уровню сигналов Ui. Пусть U1>U2>0, U3<0. В этом случае средним является сигнал U2. В рассматриваемом случае будут формироваться сигналы F1 +=1, F2 +=1, F3 -=1, а это означает, что сигнал F- всегда равен нулю, а сигнал F+ формируется сигналами F1 + и F2 +, при этом длительность τд выходного управляющего сигнала F+ определяется меньшим по уровню сигналом, т.е. сигналом U2.Let us now consider the operation of the relay controller in the case of the arrival at its inputs of signals significantly different in level U i . Let U 1 > U 2 > 0, U 3 <0. In this case, the average is the signal U 2 . In the case under consideration, signals F 1 + = 1, F 2 + = 1, F 3 - = 1 will be generated, which means that the signal F - is always zero, and the signal F + is generated by the signals F 1 + and F 2 + , the duration τ d of the output control signal F + is determined by a signal that is lower in level, i.e. signal U 2 .
Таким образом, рассматриваемый релейный регулятор формирует управляющий сигнал, закон изменения которого определяется "средним" из множества входных сигналов Ui, что повышает функциональную надежность релейного регулятора.Thus, the considered relay controller generates a control signal, the law of change of which is determined by the "average" of the set of input signals U i , which increases the functional reliability of the relay controller.
В известном регуляторе если, например, сигналы U1 и U3 близки по значению, то выходной управляющий сигнал будет определяться одним из этих сигналов, каждый из которых не является "средним" из множества входных сигналов Ui.In the known controller, if, for example, the signals U 1 and U 3 are close in value, then the output control signal will be determined by one of these signals, each of which is not the "average" of the set of input signals U i .
Оценим надежность известного [2] и предлагаемого решения. Пусть надежность одного канала равна p, причем надежность генератора импульсов 7, входящего в состав канала, равна p1, а надежность остальной части схемы этого канала равна p2, при этом p=p1 p2. Надежность Рп предлагаемого решения можно оценить в видеLet us evaluate the reliability of the known [2] and proposed solution. Let the reliability of one channel be p, and the reliability of the pulse generator 7 included in the channel is p 1 , and the reliability of the rest of the circuit of this channel is p 2 , with p = p 1 p 2 . The reliability P p of the proposed solution can be estimated in the form
где C2 2m+1 - число сочетаний из (2m+1) по 2, Cm 2m+1 - число сочетаний из (2m+1) по m.where C 2 2m + 1 is the number of combinations from (2m + 1) by 2, C m 2m + 1 is the number of combinations from (2m + 1) by m.
Надежность Ри известного решения при учете возможной неисправности генератора импульсов можно оценить в видеThe reliability of P and the known solution, taking into account the possible malfunction of the pulse generator, can be estimated in the form
Пусть m=1, p1=0,99, p2=0,9. В этом случае из (4) и (5) соответственно имеем Рп=0,967, РИ=0,943. Таким образом, надежность предлагаемого регулятора Рп выше надежности известного регулятора РИ.Let m = 1, p 1 = 0.99, p 2 = 0.9. In this case, from (4) and (5), respectively, we have P n = 0.967, P AND = 0.943. Thus, the reliability of the proposed controller R p higher than the reliability of the known controller R And .
Предлагаемая совокупность признаков в рассмотренных авторами решениях не встречалась и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям "новизна" и "изобретательский уровень".The proposed set of features in the solutions considered by the authors did not occur and does not follow explicitly from the prior art, which allows us to conclude that the technical solution meets the criteria of "novelty" and "inventive step".
В качестве АЦП, ЗУ, цифрового компаратора могут быть использованы микросхемы типа 1113ПВ1, 556РТ5, 564ИП2, 564КП1. Реализация счетчика, триггера, элементов И, ИЛИ, исключающее ИЛИ хорошо известна (например, 564ИЕ14, 564ТМ2, 564ГГ1).As an ADC, memory, digital comparator can be used chips type 1113PV1, 556RT5, 564IP2, 564KP1. The implementation of the counter, trigger, AND, OR, exclusive OR elements is well known (for example, 564IE14, 564TM2, 564GG1).
ЛитератураLiterature
1. Патент РФ №2141124, G05В 11/26, 1999 г.1. RF patent No. 2141124, G05B 11/26, 1999
2. Патент РФ №2342690, G05В 11/26, 2008 г.2. RF patent No. 2342690, G05В 11/26, 2008
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2009119779/08A RU2409824C1 (en) | 2009-05-25 | 2009-05-25 | Relay regulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2009119779/08A RU2409824C1 (en) | 2009-05-25 | 2009-05-25 | Relay regulator |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2009119779A RU2009119779A (en) | 2010-11-27 |
RU2409824C1 true RU2409824C1 (en) | 2011-01-20 |
Family
ID=44057355
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2009119779/08A RU2409824C1 (en) | 2009-05-25 | 2009-05-25 | Relay regulator |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2409824C1 (en) |
-
2009
- 2009-05-25 RU RU2009119779/08A patent/RU2409824C1/en active
Also Published As
Publication number | Publication date |
---|---|
RU2009119779A (en) | 2010-11-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20080144406A1 (en) | Memory system, memory device, and output data strobe signal generating method | |
US10355680B2 (en) | Frequency adjusting device and method for adjusting frequency | |
US8558606B2 (en) | Debounce apparatus and method thereof | |
US9762224B2 (en) | Timing prediction circuit and method | |
US7219026B2 (en) | Frequency measuring circuits including charge pumps and related memory devices and methods | |
RU2409824C1 (en) | Relay regulator | |
US11270751B2 (en) | Pseudo static random access memory and method for writing data thereof | |
CN107872208B (en) | Clock signal loss detection device | |
RU2422870C2 (en) | Relay control | |
RU2408914C1 (en) | Relay control | |
RU2408045C2 (en) | Relay control | |
RU2342690C1 (en) | Relay regulator | |
RU2408046C2 (en) | Relay control | |
RU2460121C1 (en) | Backed-up dual-processor computer system | |
RU2401449C1 (en) | Relay regulator | |
US20100237918A1 (en) | Frequency measuring circuit and semiconductor device having the same | |
RU2396591C1 (en) | Device for majority selection of signals | |
RU2580791C2 (en) | Device for majority selection of signals (3 versions) | |
EP4261622A1 (en) | System for recognizing order of signals | |
EP1267355A1 (en) | One-shot signal generating circuit | |
RU2430464C2 (en) | Scaler with frequency-phase comparator circuit | |
RU2580476C1 (en) | Control signal generating apparatus (embodiment 2) | |
RU2707380C1 (en) | Vernier high-speed response time-code recirculation converter | |
RU2379829C1 (en) | Backup counter for generating time marks | |
US20210190852A1 (en) | Detection circuit and detection method for fail signal |