RU2315439C1 - System for volumetric video recording and reproduction - Google Patents

Abstract

FIELD: television hardware engineering, possible use for generating and reproducing volumetric images.

SUBSTANCE: in accordance to the invention, three photo-electric transformers are introduced to video-recording part of volumetric recording system, and reproduction part includes three reproduction channels with flat-panel light diode screen in each one and with infrared transmitter on its body, 3D-goggles with infrared receiver on the frame.

EFFECT: ensured volumetric video recording of three spaces, reproduction of three-dimensional image on three screens with perception of volumetric image in each one by spectator.

18 dwg, 1 tbl

Description

Изобретение относится к аппаратным устройствам телевизионной техники, может быть использовано для формирования и воспроизведения объемных изображений.The invention relates to hardware devices of television technology, can be used for the formation and playback of three-dimensional images.

Прототипом принята "Цифровая видеокамера" [1], содержащая один фотоэлектрический преобразователь, являющийся датчиком трех основных цветов R, G, В и включающий первый усилитель и первый пьезодефлектор с отражателем на торце, объектив, второй усилитель и второй пьезодефлектор с отражателем на торце, четыре источника опорных напряжений, блок строчной развертки из задающего генератора и выходного каскада, блок кадровой развертки из элемента И, задающего генератора и суммирующего усилителя, первое и второе дихроичные зеркала, три микрообъектива, три фотоприемника, три предварительных усилителя, три АЦП видеосигнала, последовательно соединенные задающий генератор и синтезатор частот, с первого по четвертый элементы И, накопитель цифровой информации, устройство воспроизведения, включающее задающий генератор, синтезатор частот, ключ, три канала обработки кодов R, G, В, каждый из которых включает последовательно соединенные регистр, блок обработки кодов, первый блок задержек и сумматор и второй блок задержек, включает с 1-го по 6-й блоки импульсных усилителей, блок модуляции излучений, первый усилитель и первый пьезодефлектор с отражателем на торце, второй усилитель и второй пьезодефлектор с отражателем на торце, четыре источника опорных напряжений, блок строчной и кадровой разверток, проекционный объектив и матовый экран. Недостатками прототипа являются: невозможность записи объемного трехмерного пространства и, как следствие, невозможность создания для зрителя условий стереоэффекта при воспроизведении.The prototype adopted "Digital video camera" [1], containing one photoelectric converter, which is a sensor of the three primary colors R, G, B and includes a first amplifier and a first piezoelectric deflector with a reflector at the end, a lens, a second amplifier and a second piezoelectric deflector with a reflector at the end, four reference voltage source, line scan unit from the master oscillator and output stage, frame scan unit from the And element, master oscillator and summing amplifier, the first and second dichroic mirrors, three microobjects VA, three photodetectors, three pre-amplifiers, three ADC video signals connected in series with a master oscillator and a frequency synthesizer, from the first to fourth elements And, a digital information storage device, a playback device including a master oscillator, a frequency synthesizer, a key, three channels for processing R codes, G, B, each of which includes a register connected in series, a code processing unit, a first delay unit and an adder and a second delay unit, includes from the 1st to the 6th blocks of pulse amplifiers, a modulation block ny, the first amplifier and the first piezoelectric deflector with a reflector at the end, the second amplifier and the second piezoelectric deflector with a reflector at the end, four reference voltage sources, a horizontal and vertical scanning unit, a projection lens and a matte screen. The disadvantages of the prototype are: the inability to record three-dimensional three-dimensional space and, as a consequence, the inability to create a stereo effect for the viewer during playback.

Цель изобретения - осуществление объемной видеозаписи трех пространств с получением стереоэффекта при ее воспроизведении.The purpose of the invention is the implementation of three-dimensional video recording of three spaces with obtaining a stereo effect during its reproduction.

Техническим результатом являются объемная запись трех пространств /фронтального, правого и левого/, воспроизведение изображения трех пространств на трех экранах с восприятием зрителем объемного изображения на каждом. Результат достигается синхронной видеосъемкой тремя фотоэлектрическими преобразователями, формирующими стереопары изображения фронтального, правого и левого пространств и синхронным воспроизведением изображений трех пространств на трех широкоформатных светодиодных экранах и просмотром изображений на них через 3Д-очки.The technical result is a three-dimensional recording of three spaces (frontal, right and left /), reproducing an image of three spaces on three screens with the viewer perceiving a three-dimensional image on each. The result is achieved by synchronous video shooting with three photoelectric converters, forming stereo pairs of images of the front, right and left spaces and synchronous playback of images of three spaces on three widescreen LED screens and viewing images on them through 3D glasses.

Сущность заявляемой системы в том, что в ее видеозаписывающую часть введены три фотоэлектрических преобразователя, геометрическая ось правого и левого фотоэлектрических преобразователя составляет прямую линию, геометрическая ось фронтального фотоэлектрического преобразователя перпендикулярна этой линии и пересекает ее посередине, а воспроизводящая часть включает 3Д-очки с ИК-приемником на оправе, синтезатор частот, три идентичных воспроизводящих канала, каждый из которых включает три канала цветов R, G, B, ключ и триггер, плоскопанельный светодиодный экран /СД-экран/ и, расположенный на его корпусе, ИК-передатчик.The essence of the claimed system is that three photoelectric converters are introduced into its video recording part, the geometric axis of the right and left photoelectric converters makes a straight line, the geometric axis of the front photoelectric converter is perpendicular to this line and intersects it in the middle, and the reproducing part includes 3D glasses with IR a receiver on the rim, a frequency synthesizer, three identical reproducing channels, each of which includes three color channels R, G, B, a key and a trigger, a flat panel th LED screen / CD-screen / and disposed on its body, the IR transmitter.

Структурная схема системы на фиг.1, развертка растра на фиг.2, формы управляющих напряжений на фиг.3, фотоэлектрический преобразователь на фиг.4, АЦП видеосигнала на фиг.5, конструкция пьезодефлектора на фиг.6, суммирующий усилитель на фиг.7, воспроизводящий канал на фиг.8, блок удвоения строк на фиг.9, блок удвоения отсчетов на фиг.10, первый блок задержек на фиг.11, накопитель кодов кадра на фиг.12, накопитель кодов нечетного кадра на фиг.13, накопитель кодов четного кадра на фиг.14, блок регистров на фиг.15 и 16, светодиодная ячейка на фиг.17, матрица светодиодов и расположение нейтральных светофильтров на светодиодах на фиг.18.The structural diagram of the system of figure 1, the raster scan in figure 2, the form of the control voltage in figure 3, the photoelectric converter in figure 4, the ADC of the video signal in figure 5, the design of the piezoelectric deflector in figure 6, the summing amplifier in figure 7 reproducing the channel in Fig. 8, the line doubling block in Fig. 9, the doubling block in Fig. 10, the first delay block in Fig. 11, the frame code storage in Fig. 12, the odd frame code storage in Fig. 13, the storage of even-frame codes in FIG. 14, register block in FIGS. 15 and 16, LED cell in FIG. 17, LED matrix iodine and the location of the neutral light filters on the LEDs in Fig. 18.

В видеозаписывающей части каждый фотоэлектрический преобразователь /ФЭП/ воспроизводит видеорежим 960×540×50 Гц: 960 - число кодируемых отсчетов в строке, 540 - число кодируемых строк в кадре, 50 Гц - частота кадров /правых и левых в сумме 25+25/. Частота стереопар 25 Гц, каждая включает правый и левый кадр, следующие поочередно друг за другом. Коды видеосигналов 8-разрядные, что определяет цветопередачу в составе 16777216 оттенков /2²⁴/. В каждом ФЭП развертка строк прогрессивная без обратных ходов и по строкам и по кадрам, что выполняется применением для строчной и кадровой разверток пьезодефлекторов со световым отражателем на свободном торце. Тактовая частота в видеозаписывающей части, она же и частота дискретизации кодов видеосигналов:In the video recording part, each photoelectric converter / PEC / reproduces the video mode 960 × 540 × 50 Hz: 960 is the number of encoded samples in a line, 540 is the number of encoded lines in a frame, 50 Hz is the frame rate / left and right in the sum of 25 + 25 /. The frequency of stereo pairs is 25 Hz, each includes a right and left frame, successively following each other. The codes of the video signals are 8-bit, which determines the color rendition of 16777216 shades / 2 ²⁴ /. In each PEC, line scanning is progressive without reverse moves in both lines and frames, which is performed by using piezoelectric deflectors with a light reflector at the free end for line and frame scanning. The clock frequency in the video recording part, it is also the sampling frequency of the video signal codes:

f_Д=540×50 Гц × 960=25,92 МГц;f _D = 540 × 50 Hz × 960 = 25.92 MHz;

частота строк f_с=540×50 Гц=27 кГц, частота колебаний пьезодефлектора строчной развертки

.line frequency f _c = 540 × 50 Hz = 27 kHz, horizontal oscillation frequency of the horizontal piezoelectric deflector

.

Длительность строки 37 мкс

, длительность кадра 20 мс

Line Duration 37 μs

, frame duration 20 ms

Период следования параллельных кодов 38,5 нс

.Parallel Codes 38.5 ns

.

Коды видеосигналов с частотой дискретизации 25,92 МГц в параллельном виде поступают в накопитель цифровой информации. Фотоэлектрические преобразователи управляющими сигналами обеспечиваются с синтезатора частот. Воспроизводящая часть в составе трех воспроизводящих каналов синхронно воспроизводит три видеорежима 1920×1080×50 Гц на трех плоскопанельных светодиодных экранах с разрешением формата НДТV, в котором 1920 - число отсчетов в строке, 1080 - число строк в кадре, 50 Гц - частота кадров. Частота стереопар 25 Гц. Частота дискретизации в воспроизводящей части

. Длительность кадра 20 мс, строчная и кадровая развертки отсутствуют. Разрешение на каждом из трех экранах 2073600 пикселов /1926×1080/. Воспроизводящая часть обеспечивает восприятие зрителями объемного изображения с каждого из трех экранов через 3Д-очки [2 c.558-565], в которых синхронно со сменой кадров правого и левого поочередно перекрывается поле зрения тому из глаз, кадр которого отсутствует на экране. Система объемной видеозаписи и воспроизведения включает /фиг.1/ видеозаписывающую часть, содержащую первый 1 /фронтальный/, второй 2 /правый/ и третий 3 /левый/ фотоэлектрические преобразователи, каждый из которых является датчиком двух изображений одного пространства и формирует три видеосигнала правого кадра R_П, G_П, B_П стереопары и три видеосигнала левого кадра стереопары R_Л, G_Л, B_Л, геометрические оси правого и левого ФЭП составляют одну прямую линию, геометрическая ось фронтального ФЭП перпендикулярна этой линии и пересекает ее посередине, и включает синтезатор 4 частот и накопитель 5 цифровой информации, включает воспроизводящую часть, содержащую первый 6, второй 7 и третий 8 воспроизводящие каналы и синтезатор 9 частот. Фотоэлектрические преобразователи 1, 2, 3 идентичны, каждый включает /фиг.4/ первый /правый/ объектив 10, последовательно соединенные первый усилитель 11 и первый пьезодефлектор 12 с отражателем на торце, расположенный в задней фокальной плоскости объектива 10, первый источник 13 положительного опорного напряжения, второй источник 14 отрицательного опорного напряжения, последовательно соединенные второй усилитель 15 и второй пьезодефлектор 16, передний торец которого имеет две грани, расположенные под соответствующим углом друг к другу и с отражателем на каждой грани, третий источник 17 положительного опорного напряжения, четвертый источник 18 отрицательного опорного напряжения, второй объектив 19 /левый/, последовательно соединенный третий усилитель 20 и третий пьезодефлектор 21 с отражателем на торце, расположенный в задней фокальной плоскости второго объектива 19, пятый источник 22 положительного опорного напряжения, шестой источник 23 отрицательного опорного напряжения, блок 24 строчной развертки из задающего генератора 25 и выходного каскада 26, блок 27 кадровой развертки, включающий последовательно соединенные элемент И 28, задающий генератор 29 и суммирующий усилитель 30, первое 31 и второе 32 дихроичные зеркала, расположенные друг за другом и против первого отражателя пьезодефлектора 16, первый 33, второй 34, третий 35 микрообъективы, первый 36, второй 38, третий 37 фотоприемники, первый 39, второй 41 и третий 40 предварительные усилители, третье 42 и четвертое 43 дихроичные зеркала, расположенные друг за другом и против второго отражателя пьезодефлектора 16, четвертый 44, пятый 45 и шестой 46 микрообъективы, четвертый 47, пятый 48, шестой 49 фотоприемники, четвертый 50, пятый 51, шестой 52 предварительные усилители. Второй объектив 19 расположен слева от объектива 10, оптическая ось его параллельна оптической оси объектива 10, расстояние между осями объективов соответствует оптимальному получению стереоскопического эффекта для зрения человека. Управляющими входами ФЭП являются: первым - вход /13,5 кГц/ блока 24 строчной развертки, вторым - первый вход /25 Гц/ блока кадровой развертки 27, третьим - второй вход /27 кГц/ блока кадровой развертки, четвертый - объединенные сигнальные входы /25,92 МГц/ ключей 54, 55, пятым - вход /50 Гц/ триггера 53. Фотоэлектрический преобразователь 1, 2, 3 включает триггер 53, первый 54 и второй 55 ключи и с первого 56 по шестой 61 АЦП видеосигнала. Управляющие с первого по пятый входы ФЭП 1, 2, 3 подключены к одноименным выходам синтезатора 4 частот /фиг.1/. Информационные выходы 1, 2, 3 ФЭП подключены к информационным входам накопителя 5 цифровой информации соответственно 4, 5, 6, 7, 8, 9, 1, 2, 3. Информационные выходы накопителя 5 цифровой информации подключены: 1, 2, 3 к информационным входам 1, 2, 3 второго 7 воспроизводящего канала, выходы 4, 5, 6 к информационным входам 1, 2, 3 первого 6 воспроизводящего канала, выходы 7, 8, 9 к информационным входам 1, 2, 3 третьего 8 воспроизводящего канала. Одноименные управляющие входы с первого по шестой первого, второго и третьего воспроизводящих каналов 6, 7, 8 объединены и подключены к выходам соответственно с первого по шестой синтезатора 9 частот, первый выход которого подключен и к первому управляющему входу накопителя 5 цифровой информации, U_выд.Codes of video signals with a sampling frequency of 25.92 MHz in parallel form enter the digital information storage device. Photoelectric converters with control signals are provided from a frequency synthesizer. The reproducing part of the three reproducing channels simultaneously reproduces three video modes of 1920 × 1080 × 50 Hz on three flat-panel LED screens with a resolution of the NDTV format, in which 1920 is the number of samples in a row, 1080 is the number of lines in a frame, 50 Hz is the frame rate. The frequency of stereo pairs is 25 Hz. Sampling frequency in the reproducing part

. The frame duration is 20 ms, and there are no line and frame scans. The resolution on each of the three screens is 2073600 pixels / 1926 × 1080 /. The reproducing part provides viewers with the perception of a three-dimensional image from each of the three screens through 3D glasses [2 p.558-565], in which, simultaneously with the change of frames of the right and left, the field of view is alternately blocked for that of the eyes, the frame of which is not on the screen. The system of volumetric video recording and playback includes / Fig. 1 / video recording part containing the first 1 / front /, second 2 / right / and third 3 / left / photoelectric converters, each of which is a sensor of two images of the same space and generates three video signals of the right frame R _n, G _n, B _n, and three video stereopair left frame of the stereopair R _L, G _L, B _L, the geometrical axis of the right and left FEP form one straight line, the geometrical axis perpendicular to the front FEP this line and intersects it poser dine and includes frequency synthesizer 4 and the drive 5 of the digital information includes reproducing portion comprising first 6, second 7, and third 8 channels and reproducing frequency synthesizer 9. Photoelectric converters 1, 2, 3 are identical, each includes / Fig. 4/ first / right / lens 10, serially connected to the first amplifier 11 and the first piezoelectric deflector 12 with a reflector at the end located in the rear focal plane of the lens 10, the first source 13 positive reference voltage, the second source of negative reference voltage 14, connected in series to the second amplifier 15 and the second piezoelectric deflector 16, the front end of which has two faces located at an appropriate angle to each other and with reflection body on each side, the third source of positive reference voltage 17, the fourth source of negative reference voltage 18, the second lens 19 / left / connected in series with the third amplifier 20 and the third piezoelectric deflector 21 with a reflector at the end located in the rear focal plane of the second lens 19, fifth a positive reference voltage source 22, a sixth negative reference voltage source 23, a horizontal scanning unit 24 from a driving oscillator 25 and an output stage 26, a vertical scanning unit 27 including a series-connected element And 28, the master oscillator 29 and the summing amplifier 30, the first 31 and second 32 dichroic mirrors located one after the other and against the first reflector of the piezoelectric deflector 16, the first 33, the second 34, the third 35 micro lenses, the first 36, the second 38, the third 37 photodetectors, first 39, second 41 and third 40 pre-amplifiers, third 42 and fourth 43 dichroic mirrors located one after the other and against the second reflector of the piezoelectric deflector 16, fourth 44, fifth 45 and sixth 46 micro lenses, fourth 47, fifth 48, sixth 49 otopriemniki, fourth 50, fifth 51, sixth 52 preamplifiers. The second lens 19 is located to the left of the lens 10, its optical axis is parallel to the optical axis of the lens 10, the distance between the axes of the lenses corresponds to the optimal stereoscopic effect for human vision. The FEP control inputs are: the first is the input / 13.5 kHz / block 24 horizontal scanning, the second is the first input / 25 Hz / frame scanning unit 27, the third is the second input / 27 kHz / block vertical scanning, the fourth are the combined signal inputs / 25.92 MHz / keys 54, 55, fifth - input / 50 Hz / trigger 53. Photoelectric converter 1, 2, 3 includes a trigger 53, first 54 and second 55 keys and from the first 56 to the sixth 61 ADC video signal. The first to fifth control inputs of the photomultiplier tubes 1, 2, 3 are connected to the outputs of the synthesizer of the same frequency 4 frequencies / Fig. 1/. The information outputs 1, 2, 3 of the photoelectric converter are connected to the information inputs of the digital information storage device 5, respectively 4, 5, 6, 7, 8, 9, 1, 2, 3. The information outputs of the digital information storage device 5 are connected: 1, 2, 3 to the information inputs 1, 2, 3 of the second 7 reproducing channel, outputs 4, 5, 6 to the information inputs 1, 2, 3 of the first 6 reproducing channel, outputs 7, 8, 9 to the information inputs 1, 2, 3 of the third 8 reproducing channel. The control inputs of the same name from the first to the sixth of the first, second and third reproducing channels 6, 7, 8 are combined and connected to the outputs from the first to the sixth synthesizer of 9 frequencies, the first output of which is connected to the first control input of the digital information storage device 5, _Uoutput .

АЦП с 56 по 61 идентичны /фиг.5/, каждый включает последовательно соединенные усилитель 62 и пьезодефлектор 63 с отражателем на торце, источник 64 положительного опорного напряжения, источник 65 отрицательного опорного напряжения, излучатель из импульсного светодиода 66, щелевой диафрагмы 67 и микрообъектива 68, линейку 69 многоэлементного фотоприемника и шифратор 70. Все пьезодефлекторы 12, 16, 21, 63 являются торцевыми биморфными пьезоэлементами со световым отражателем на торце, конструктивно выполнены /фиг.6/ одинаково [3 с.118] из первой 71 и второй 72 пьезопластин, внутреннего электрода 73, первого 74 и второго 75 внешних электродов. Один конец пьезопластин закреплен в держателе 76, на свободном торце расположен световой отражатель 77. Свободный торец пьезодефлектора 16 выполнен из двух граней под углом друг к другу, каждая грань имеет свой отражатель для разведения лучей правого и левого объективов по разным направлениям. Суммирующий усилитель 30 /фиг.7/ включает 11-разрядный счетчик 78 импульсов, дешифратор 79, первый 80 и второй 81 ключи, первый 82₁ и второй 82₂ формирователи импульсов и выходной усилитель 83. Первым информационным входом является первый вход выходного усилителя 83, вторым - счетный вход счетчика 78 импульсов, управляющим входом являются объединенные управляющие входы ключей 80, 81 и управляющий вход блока 78. Выходом является выход выходного усилителя 83.ADCs 56 through 61 are identical (Fig. 5/), each includes a serially connected amplifier 62 and a piezoelectric deflector 63 with a reflector at the end, a source of positive reference voltage 64, a source of negative reference voltage 65, an emitter from a pulsed LED 66, aperture diaphragm 67, and a micro lens 68 , line 69 of a multi-element photodetector and encoder 70. All piezoelectric deflectors 12, 16, 21, 63 are end bimorph piezoelectric elements with a light reflector at the end, are structurally executed / Fig. 6/ equally [3 p.118] from the first 71 and second 72 pieces plates, inner electrode 73, the first 74 and second 75 external electrodes. One end of the piezoelectric plates is fixed in the holder 76, a light reflector 77 is located on the free end. The free end of the piezoelectric deflector 16 is made of two faces at an angle to each other, each face has its own reflector to separate the rays of the right and left lenses in different directions. The summing amplifier 30 (Fig. 7/) includes an 11-bit counter 78 pulses, a decoder 79, the first 80 and second 81 keys, the first 82 ₁ and second 82 ₂ pulse shapers and the output amplifier 83. The first information input is the first input of the output amplifier 83, the second is the counting input of the pulse counter 78, the control input is the combined control inputs of the keys 80, 81 and the control input of block 78. The output is the output of the output amplifier 83.

Воспроизводящая часть включает три идентичных 6, 7, 8 воспроизводящих канала, каждый из которых содержит /фиг.8/ канал сигнала R, включающий последовательно соединенные блок 84 удвоения строк, накопитель 85 кодов кадра и блок 86 формирователей импульсов, канал сигнала G, включающий последовательно соединенные блок 87 удвоения строк, накопитель 88 кодов кадра и блок 89 формирователей импульсов, канал сигнала В, включающий последовательно соединенные блок 90 удвоения строк, накопитель 91 кодов кадра и блок 92 формирователей импульсов, содержит последовательно соединенные ключ 94 и триггер 95, светодиодный экран 93 /СД-экран/, ИК-передатчик 96, расположенный на корпусе СД-экрана 93, и включает 3Д-очки 97 с ИК-приемником 98 на их оправе. Первым, вторым и третьим информационными входами воспроизводящего канала 6 /7, 8/ являются 1-8 информационные входы соответственно блоков 84, 87, 90 удвоения строк. С первого по шестой управляющими входами являются: первым - управляющий вход /25 Гц/ ключа 94 и ИК-передатчика 96, вторым - объединенные сигнальный вход ключа 94 /50 Гц/ и вторые управляющие входы блоков 84, 87, 90, третьим - объединенные третьи управляющие входы /54 кГц/ накопителей 85, 88, 91 кодов кадра, четвертым - объединенные четвертые управляющие входы /51,84 МГц/ накопителей 85, 88, 91 кодов кадра и четвертые управляющие входы блоков 84, 87, 90 удвоения строк, пятым - объединенные первые управляющие входы /25,92 МГц/ блоков 84, 87, 90 удвоения строк, шестым - объединенные третьи управляющие входы /27 кГц/ блоков 84, 87, 90 удвоения строк. Выходами канала 6 /7, 8/ являются выходы блоков 86, 89, 92 формирователей импульсов /16588800×3 выходов/, подключенные к соответствующим входам /16588800×3/ СД-экрана 93.The reproducing part includes three identical 6, 7, 8 reproducing channels, each of which contains / Fig. 8/ a signal channel R, including a line doubling unit 84, a drive 85 of frame codes and a pulse shaper unit 86, a signal channel G, including a series the connected line doubling unit 87, the drive 88 of the frame codes and the block 89 of the pulse shapers, the signal channel B, including the series-connected block 90 of the double lines, the drive 91 of the code codes and the block 92 of the pulse shapers contains properly connected key 94 and trigger 95, LED screen 93 / LED screen /, IR transmitter 96, located on the housing of the LED screen 93, and includes 3D glasses 97 with IR receiver 98 on their frame. The first, second and third information inputs of the reproducing channel 6/7, 8 / are 1-8 information inputs of blocks 84, 87, 90 of line doubling, respectively. The first to sixth control inputs are: the first is the control input / 25 Hz / of the key 94 and the IR transmitter 96, the second is the combined signal input of the key 94/50 Hz / and the second control inputs of the blocks 84, 87, 90, the third are the combined third control inputs / 54 kHz / drives 85, 88, 91 frame codes, fourth combined fourth control inputs / 51.84 MHz / drives 85, 88, 91 frame codes and fourth control inputs of blocks 84, 87, 90 line doubling, fifth - combined first control inputs / 25.92 MHz / units 84, 87, 90 doubling lines, sixth - combined reti control inputs / 27 kHz / blocks 84, 87, 90 doubling rows. The outputs of the channel 6/7, 8 / are the outputs of the blocks 86, 89, 92 of the pulse shapers / 16588800 × 3 outputs / connected to the corresponding inputs / 16588800 × 3 / LED screen 93.

Блоки удвоения строк 84, 87, 90 идентичны /фиг.9/, каждый включает последовательно соединенные блок 99 удвоения отсчетов /в прототипе это блок обработки кодов/, первый блок 100 задержек, сумматор 101, второй блок 102 задержек, информационным входом блока 84 удвоения строк являются 1-8 информационные входы блока 99 удвоения отсчетов. Управляющих входов четыре: первый - управляющий вход /25,92 МГц/ блока 99, подключенный к выходу 5 блока 9, второй - первый управляющий вход /U_к 50 Гц/ первого блока задержек 100, подключенный к выходу 2 блока 9, третий - второй управляющий вход /27 кГц/ первого блока 100 задержек, подключенный к выходу 6 блока 9, четвертый - третий управляющий вход /51,84 МГц/ блока 100, подключенный к четвертому выходу блока 9. Выходами блока 84 /87, 90/ являются 1-8 выходы сумматора 101/540 промежуточных строк/ и 1-8 выходы второго блока 102 задержек /540 текущих строк/. Блок 99 удвоения отсчетов /фиг.10/ производит удвоение отсчетов в каждой строке с 960 до 1920 и содержит триггер 103, первый 104 и второй 105 блоки ключей по 8 ключей в блоке /по числу разрядов в кода/, первый 106, второй 107, третий 108, четвертый 109 регистры, первый 110 и второй 111 блоки элементов задержек по числу разрядов в коде, выполняющие задержку кодов на 38,6 нс, сумматор 112 и 16 диодов. Информационным входом блока 99 являются поразрядно объединенные 1-8 входы блоков 104, 105 ключей, подключенные к соответствующему выходу накопителя 5 цифровой информации /фиг.1/, управляющим входом является вход /25,92 МГц/ триггера 103, подключенный к 5-му выходу блока 9. Выходами блока 99 являются поразрядно объединенные 1-8 выходы блоков 110, 111 и 0-7 выходы сумматора 112. Первый блок 100 задержек /фиг.11/ производит задержку кодов на длительность строки 37 мкс и включает элемент И 113, первый 114 и второй 115 ключи, первый 116 и второй 117 распределители импульсов и восемь регистров 118_1-8 по 1920 разрядов каждый. Информационными входами блока 100 являются поразрядно объединенный вторые /информационные/ входы разрядов восьми регистров 118, подключенные к 1-8 выходам блока 99. Управляющими входами являются: первым и вторым - первый и второй входы /50 Гц и 27 кГц/ элементов И 113, подключенные к второму и шестому выходам блока 9, третьим - объединенные сигнальные входы /51,84 МГц/ ключей 114, 115, подключенные к 4 выходу блока 9. Выходом являются поразрядно объединенные выходы разрядов 1-8 регистров 118.The units for doubling the lines 84, 87, 90 are identical (Fig. 9/), each includes a series-connected unit 99 for doubling the samples / in the prototype it is a code processing unit /, the first delay unit 100, the adder 101, the second delay unit 102, the information input of the doubling unit 84 lines are 1-8 information inputs of the block 99 doubling samples. There are four control inputs: the first is the control input / 25.92 MHz / block 99, connected to the output 5 of block 9, the second is the first control input / U _to 50 Hz / of the first delay block 100, connected to the output 2 of block 9, the third is the second the control input / 27 kHz / of the first block of 100 delays connected to the output 6 of block 9, the fourth is the third control input / 51.84 MHz / of block 100 connected to the fourth output of block 9. The outputs of block 84/87, 90 / are 1- 8 outputs of the adder 101/540 intermediate lines / and 1-8 outputs of the second delay block 102/540 current lines /. Block 99 doubling samples / FIG. 10/ doubles the samples in each row from 960 to 1920 and contains a trigger 103, the first 104 and second 105 blocks of keys with 8 keys per block / by the number of bits in the code /, first 106, second 107, the third 108, fourth 109 registers, the first 110 and second 111 blocks of delay elements according to the number of bits in the code, performing a code delay of 38.6 ns, the adder 112 and 16 diodes. The information input of block 99 is the bitwise integrated 1-8 inputs of blocks 104, 105 of keys connected to the corresponding output of the digital information storage device 5 / Fig. 1/, the control input is the input / 25.92 MHz / trigger 103 connected to the 5th output block 9. The outputs of block 99 are the bitwise integrated 1-8 outputs of blocks 110, 111 and 0-7 the outputs of the adder 112. The first block 100 delays / 11 / produces a delay of codes for a line duration of 37 μs and includes the element And 113, the first 114 and second 115 keys, first 116 and second 117 pulse distributors and m registers 118 _1-8 to 1920 bits each. The information inputs of block 100 are the bitwise integrated second / information / bit inputs of eight registers 118 connected to 1-8 outputs of block 99. The control inputs are: the first and second - the first and second inputs / 50 Hz and 27 kHz / elements And 113 connected to the second and sixth outputs of block 9, the third - combined signal inputs / 51.84 MHz / keys 114, 115 connected to the 4 outputs of block 9. The output is the bit-wise combined outputs of bits 1-8 of the registers 118.

Накопители 85, 88, 91 кодов кадра идентичны, каждый включает /фиг.12/ два накопителя 85₁ и 85₂ кодов нечетного кадра и два накопителя 85₃ и 85₄ кодов четного кадра, информационными входами блока 85 являются 1-8 входы накопителей 85_1,2 кодов нечетного кадра и 1-8 входы накопителей 85_3,4 кодов четного кадра, подключенные соответственно к выходам блоков 101, 102. Управляющих входов четыре: первым являются объединенные первые управляющие входы блоков 85_1,2, вторым - первые управляющие входы блоков 85_3,4, третьим - объединенные вторые управляющие входы блоков 85₁-85₄, четвертым - объединенные третьи управляющие входы блоков 85₁-85₄. Выходы блоков 85₁ и 85₃ соответствующим образом объединены и являются первой группой выходов блока 85, выходы блоков 85₂ и 85₄ также соответствующим образом объединены и являются второй группой выходов блока 85 кодов кадра. Всего выходов 16588800 /8294400×2/.The drives 85, 88, 91 frame codes are identical, each includes / Fig. 12/ two drives 85 ₁ and 85 ₂ codes of an odd frame and two drives 85 ₃ and 85 ₄ codes of an even frame, the information inputs of block 85 are 1-8 inputs of drives 85 _1.2 codes of an odd frame and 1-8 inputs of drives 85 _3.4 codes of an even frame connected respectively to the outputs of blocks 101, 102. There are four control inputs: the first are the combined first control inputs of the blocks 85 _1,2 , the second are the first control inputs blocks 85 _3,4, the third - the combined second inputs of the control units 85 ₁ -85 ₄ h tvertym - the combined third control inputs of units 85 ₁ -85 _4. The outputs of blocks 85 ₁ and 85 _{3 are} appropriately combined and are the first group of outputs of block 85, the outputs of blocks 85 ₂ and 85 _{4 are} also appropriately combined and are the second group of outputs of block 85 of frame codes. Total outputs 16588800/8294400 × 2 /.

Накопители 85₁ и 85₂ кодов нечетного кадра идентичны, каждый включает /фиг.13/ с 1-го по 540-й блоки 119 регистров. Информационными входами блока 85₁ /85₂/ являются поразрядно объединенные 1-8 входы блоков 119_1-540 регистров. Управляющими входами являются: первым - первый управляющий вход первого блока 119₁ регистров, вторым - объединенные вторые управляющие входы /U_выд 54 кГц/ блоков 119 регистров, третьим - объединенные третьи управляющие входы /51,84 МГц/ блоков 119_1-540 регистров. Первый управляющий выход каждого предыдущего блока 119 регистров является первым управляющим входом каждого последующего блока 119 регистров. Первый выход последнего блока 119₅₄₀ регистров подключен параллельно к четвертым управляющим входам всех блоков 119 регистров. Выходами накопителя 85_1,2 кодов являются выходы всех разрядов восьми регистров всех блоков 119_1-540 регистров, 8294400 выходов. Накопители 85₃ и 85₄ кодов четного кадра идентичны /фиг.14/ каждый включает с 540-го по 1-й блоки 120 регистров. Информационными входами блока 85_3,4 являются поразрядно объединенные 1-8 входы блоков 120_540-1 регистров. Управляющими входами являются: первым - первый управляющий вход первого блока 120₅₄₀ регистров, вторым - объединенные вторые - управляющие входы /U_выд 54 кГц/ блоков 120 регистров, третьим - объединенные третьи управляющие входы /U_Д 51, 84 МГц/ блоков 120 регистров. Первый управляющий выход каждого предыдущего блока регистров является первым управляющим входом каждого последующего блока 120 регистров. Управляющий выход последнего блока 120₁ регистров подключен параллельно к четвертым управляющим входам всех блоков 120_540-1 регистров. Выходами накопителя 85₃ и 85₄ кодов четного кадра являются выходы всех разрядов восьми регистров всех блоков 120_540-1 регистров /8294400 выходов/.Drives 85 ₁ and 85 ₂ codes of an odd frame are identical, each includes / Fig. 13/ from the 1st to 540th blocks of 119 registers. An information input unit 85 _{1/85 2} / 1-8 are combined bitwise blocks 119 inputs _1-540 registers. The control inputs are: the first is the first control input of the first block 119 ₁ registers, the second is the combined second control inputs / U _output 54 kHz / blocks 119 registers, the third is the combined third control inputs / 51.84 MHz / blocks 119 _1-540 registers. The first control output of each previous block 119 registers is the first control input of each subsequent block 119 registers. The first output of the last block 119 ₅₄₀ registers connected in parallel to the fourth control inputs of all blocks 119 registers. The outputs of the drive 85 _1.2 codes are the outputs of all bits of eight registers of all blocks 119 _1-540 registers, 8294400 outputs. The drives 85 ₃ and 85 ₄ codes of an even frame are identical / Fig. 14/ each includes from 540 to the 1st blocks of 120 registers. The information inputs of block _{3.4 3.4} are bitwise integrated 1-8 inputs of blocks 120 _540-1 registers. The control inputs are: the first is the first control input of the first block of 120 ₅₄₀ registers, the second is the combined second - control inputs / U _output 54 kHz / blocks of 120 registers, the third - the combined third control inputs / U _D 51, 84 MHz / blocks of 120 registers. The first control output of each previous block of registers is the first control input of each subsequent block of 120 registers. The control output of the last block 120 ₁ registers is connected in parallel to the fourth control inputs of all blocks 120 _540-1 registers. The outputs of the drive 85 ₃ and 85 ₄ codes of an even frame are the outputs of all bits of eight registers of all blocks 120 _540-1 registers / 8294400 outputs /.

Блоки 119 регистров /и блоки 120 регистров/ идентичны /фиг.15, 16/, каждый включает первый 121 и второй 122 ключи, распределитель 123 импульсов и восемь регистров 124_1-8. Информационным входом блока являются поразрядно объединенные третьи /информационные/ входы разрядов восьми регистров 124. Управляющими входами являются: первым - первый управляющий вход первого ключа 121, вторым - сигнальный вход /U_выд 54 кГц/ второго ключа 122, третьим - сигнальный вход /U_Д 51,84 МГц/ первого ключа 121, четвертым - управляющий /первый/ вход ключа 122, подключенный к управляющему выходу блока 119₅₄₀ регистров. Последний /1920-й/ выход распределителя 123 импульсов подключен к второму управляющему входу первого ключа 121 и является управляющим выходом к первому управляющему входу первого ключа 121 в следующем блоке 119₂ регистров. Выход первого ключа 121 подключен к входу распределителя 123 импульсов, выходы которого последовательно с первого по 1920-й подключены к первым управляющим входам разрядов параллельно восьми регистров 124. Выход второго ключа 122 подключен параллельно к вторым управляющим входам разрядов восьми регистров 124 и к второму управляющему входу ключа 122, закрывая его после прохода одного импульса выдачи. Выходами блока 119 регистров являются параллельные выходы всех разрядов восьми регистров 119_1-8, всего выходов 15360 /1920×8/. При развертке нечетных кадров выдаются коды 1080 строк /540 промежуточных плюс 540 текущих/ накопителями 85₁ и 85₂ кодов нечетного кадра. Выходов с блока 85₁ 8294400 /1920×540×8/, выходов с блока 85₂ столько же 8294400, это коды текущих строк. При развертке четного кадра выдаются коды 1080 строк /540+540/ накопителями 85₃ и 85₄ кодов четного кадра. Выходов с каждого блока 85₃, 85₄ по 8294400.Blocks 119 registers / and blocks 120 registers / identical / 15, 16 /, each includes the first 121 and second 122 keys, pulse distributor 123 and eight registers 124 _1-8 . An information input unit are combined bitwise third / information / input bits of the eight registers 124. Control inputs are as follows: first - the first control input of the first switch 121, second - signal input / U _vyd 54 kHz / second switch 122, the third - the signal input / U _D 51.84 MHz / first key 121, fourth - control / first / key input 122, connected to the control output of the block 119 ₅₄₀ registers. The last / 1920th / output of the pulse distributor 123 is connected to the second control input of the first key 121 and is the control output to the first control input of the first key 121 in the next block _{2 of 2} registers. The output of the first key 121 is connected to the input of the pulse distributor 123, the outputs of which are connected in series from the first to the 1920th to the first control inputs of the bits in parallel to eight registers 124. The output of the second key 122 is connected in parallel to the second control inputs of the bits of eight registers 124 and to the second control input key 122, closing it after the passage of one impulse issuance. The outputs of the block 119 registers are the parallel outputs of all bits of the eight registers 119 _1-8 , total outputs 15360/1920 × 8 /. When scanning odd frames, codes of 1080 lines / 540 intermediate codes plus 540 current / drives of odd frame codes 85 ₁ and 85 ₂ are issued. The outputs from block 85 ₁ 8294400/1920 × 540 × 8 /, the outputs from block 85 _{2 are} the same as 8294400, these are the codes of the current lines. When scanning an even frame, codes of 1080 lines / 540 + 540 / drives 85 ₃ and 85 ₄ codes of an even frame are issued. The outputs from each block 85 ₃ , 85 ₄ to 8294400.

Выходы блоков 85, 88, 91 подключены к входам блоков 86, 89, 92 формирователей импульсов, назначение которых выдавать управляющие импульсы /сигналы/ на запитывание светодиодов в СД-ячейках экрана 93. Каждый блок формирователей импульсов включает формирователей импульсов по числу строк 1080 в кадре /на экране/, числу кодов в строке 1920 и разрядов в коде 8, т.е. 16588800.The outputs of the blocks 85, 88, 91 are connected to the inputs of the pulse shaper blocks 86, 89, 92, the purpose of which is to give control pulses / signals / to power the LEDs in the SD cells of the screen 93. Each block of the pulse shapers includes pulse shapers by the number of lines 1080 in the frame / on the screen /, the number of codes in line 1920 and bits in code 8, i.e. 16588800.

При развертке нечетного кадра /сверху - вниз/ первая строка кадра вверху экрана, 1080-я строка внизу экрана. При развертке четного кадра /снизу - вверх/ первая строка кадра внизу экрана, а 1080-я строка - вверху. Поэтому для накопления кодов нечетных /правых/ кадров применяются блоки 85₁ и 85₂ /фиг.12/, для накопления кодов четных /левых/ кадров применяются блоки 85₃ и 85₄. Современные технологии позволяют изготавливать микросхемы с десятками миллионов транзисторов в микросхеме [4 с.65, 5 с.26], следовательно, каждый из блоков 86, 89, 92 формирователей импульсов можно исполнить в одной микросхеме. Амплитуда управляющего сигнала /импульса/ с каждого формирователя импульса соответствует рабочему напряжению применяемых светодиодов, длительность сигнала соответствует длительности 20 мс кадра для непрерывного излучения светодиодами весь период кадра. Плоскопанельный светодиодный экран 93 /СД-экран/ представляет совокупность 2073600 светодиодных ячеек /СД-ячеек/ по числу пикселов в кадре /1920×1080/, отношение сторон экрана 16:9. Каждая СД-ячейка формирует один пиксел изображения и состоит /фиг.17/ из непрозрачного корпуса 125 формой прямоугольного параллелепипеда, матрицы 126 светодиодов трех основных цветов R, G, В и соответствующей формы микролинзы, 127, выполняющей сбор потоков цветных излучений от 24 светодиодов матрицы и формирования из них пиксела требуемого размера и формы. В матрице 24 светодиода: 8 красного цвета излучения, по числу разрядов в коде, 8 зеленого и 8 синего цвета излучения. Матрица расположена в фокальной плоскости микролинзы 127. Светодиоды микроминиатюрного исполнения с диаметром излучающей части 0,4 мм расположены в пять рядов по 5 колонок /фиг.18/. Реакция светодиодов на управляющий сигнал мгновенная /десятки наносекунд/ [6 c.9], время отклика нулевое. Форма матрицы - квадрат со стороной 2,0 мм /0,4 мм × 5/, площадью 4 мм². Торцовые стороны корпуса СД-ячейки квадраты со стороной 2 мм, глубина корпуса ячейки соответствует фокусному расстоянию микролинзы /несколько миллиметров/. Излучаемые светодиодами цветовые потоки модулируются по яркости преобразованием "код - яркость излучения". Модуляция выполняется применением на каждом светодиоде ослабляющего нейтрального светофильтра, плотность которого соответствует весу разряда в коде, к которому принадлежит светодиод. Кратность ослабления излучения светодиодов осуществляется соответственно коэффициентам двоичных разрядов кода, к которым принадлежат светодиоды. Светодиод первого /старшего/ разряда кода не имеет светофильтра, т.е. его светофильтр плотностью 0^х, светодиод второго разряда кода имеет светофильтр плотностью 2^х, светодиод третьего разряда кода имеет светофильтр 4^х и т.д., светодиод 8-го разряда имеет светофильтр кратностью 128^х. Вариант расположения светодиодов в матрице и их светофильтров показан на фиг.18. Распределение коэффициентов двоичных разрядов в коде, соответствующая им плотность нейтральных светофильтров и вес разряда в коде даны в таблице.When scanning an odd frame / from top to bottom / the first line of the frame is at the top of the screen, the 1080th line is at the bottom of the screen. When scanning an even frame / bottom - up / the first line of the frame is at the bottom of the screen, and the 1080th line is at the top. Therefore, for the accumulation of codes of odd / right / frames, blocks 85 ₁ and 85 _{2 /} Fig. 12/ are used, for the accumulation of codes of even / left / frames, blocks 85 ₃ and 85 _{4 are used} . Modern technologies make it possible to manufacture microcircuits with tens of millions of transistors in a microcircuit [4 p. 65, 5 p. 26], therefore, each of the blocks 86, 89, 92 of the pulse shapers can be executed in a single chip. The amplitude of the control signal / pulse / from each pulse shaper corresponds to the operating voltage of the LEDs used, the signal duration corresponds to a duration of 20 ms frame for continuous emission by LEDs throughout the frame period. The 93 flat panel LED screen / LED screen / represents a combination of 2073600 LED cells / LED cells / by the number of pixels in the frame / 1920 × 1080 /, the aspect ratio of the screen is 16: 9. Each SD cell forms one pixel of the image and consists of (Fig.17) an opaque case 125 in the shape of a rectangular parallelepiped, a matrix of 126 LEDs of the three primary colors R, G, B and the corresponding shape of the microlens, 127, which collects streams of color radiation from 24 matrix LEDs and forming from them a pixel of the required size and shape. The matrix of 24 LEDs: 8 red radiation, the number of bits in the code, 8 green and 8 blue radiation. The matrix is located in the focal plane of the microlens 127. The micro-miniature LEDs with a diameter of the emitting part of 0.4 mm are arranged in five rows of 5 columns / Fig. 18/. The response of the LEDs to the control signal is instantaneous / tens of nanoseconds / [6 p.9], the response time is zero. The shape of the matrix is a square with a side of 2.0 mm / 0.4 mm × 5 /, an area of 4 mm ² . The end sides of the body of the SD cell are squares with a side of 2 mm, the depth of the cell body corresponds to the focal length of the microlens / several millimeters /. The color streams emitted by the LEDs are modulated in terms of brightness by the conversion "code - radiation brightness". Modulation is performed by applying an attenuating neutral filter on each LED, the density of which corresponds to the weight of the discharge in the code to which the LED belongs. The multiplicity of attenuation of the LED radiation is carried out according to the binary code coefficients of the code to which the LEDs belong. The LED of the first / senior / digit of the code does not have a light filter, i.e. its filter has a density of 0 ^x , the LED of the second category of the code has a filter of density 2 ^x , the LED of the third category of code has a filter of 4 ^x , etc., the LED of the 8th category has a filter of 128 ^x . A variant of the arrangement of the LEDs in the matrix and their filters is shown in Fig. 18. The distribution of the coefficients of binary bits in the code, the corresponding density of neutral filters and the weight of the discharge in the code are given in the table.

Разряды кодаCode digits 1 старший разряд1 senior rank 22 33 4four 55 66 77 88             младш. разрядjunior discharge Двоичные коэффициентыBinary Odds 1one 0,50.5 0,250.25 0,1250.125 0,06250.0625 0,0310,031 0,01560.0156 0,00780.0078 Нейтральные светофильтры Neutral filters 0^х 0 ^x 2^х 2 ^x 4^х 4 ^x 8^х 8 ^x 16^х 16 ^x 32^х 32 ^x 64^х 64 ^x 128^х 128 ^x Вес разряда в коде, в %The weight of the discharge in the code, in% 50%fifty% 2525 12,512.5 6,256.25 3,13,1 1,571,57 0,78%0.78% 0,39%0.39%

Излучение 24 светодиодов суммируется микролинзой 127, на выходе которой яркость, насыщенность и цветовой тон результирующего излучения определяются взаимным соотношением составляющих трех цветов сигналов R, G, В. В СД-экране 93 при числе ячеек 2073600 светодиодов одного цвета применяется 16588800 /2073600×8/, а трех цветов применяется 49766400 /16588800×3/. При размере торца корпуса СД-ячейки 2×2 мм размеры каждого из трех экранов 93 составят:The radiation of 24 LEDs is summed up by the microlens 127, at the output of which the brightness, saturation and color tone of the resulting radiation are determined by the mutual ratio of the components of the three colors of the signals R, G, B. In the LED screen 93, with the number of cells 2073600 LEDs of the same color, 16588800/2073600 × 8 / and three colors apply 49766400/16588800 × 3 /. With the size of the end face of the housing of the SD cell 2 × 2 mm, the dimensions of each of the three screens 93 will be:

по горизонтали 1920×2 мм = 3840 мм,horizontal 1920 × 2 mm = 3840 mm,

по вертикали 1080×2 мм = 2160 мм, vertical 1080 × 2 mm = 2160 mm,

по диагонали 4,4 м или 173 дюйма. diagonal 4.4 m or 173 inches.

Три фотоэлектрических преобразователя 1, 2, 3 /фиг.1/ выполняют синхронно идентичную работу по формированию изображений трех пространств: первый - фронтального, второй - правого и третий левого. Каждый ФЭП формирует шесть аналоговых видеосигналов двух изображений от правого 10 и левого 19 объективов /фиг.4/, которые с предварительных усилителей 39, 41, 40 поступают на входы АЦП 56, 57, 58, с предварительных усилителей 50, 51, 52 поступают на входы АЦП 59, 61, 60. Поочередная выдача кодов нечетных и четных кадров с АЦП 56-58 и 59-61 выполняется триггером 53 и ключами 54, 55. Синтезатор 4 частот выдает с первого выхода импульсы 13,5 кГц на вход блока 24 в ФЭП 1, 2, 3, со второго выхода - синхроимпульсы стереопар /СИС/ 25 Гц на вторые входы ФЭП, с третьего - строчные синхроимпульсы 27 кГц на третьи входы ФЭП, с четвертого - импульсы дискретизации 25,92 МГц на сигнальные входы ключей 54, 55 /4-й вход ФЭП/, с пятого - импульсы частоты кадров 50 Гц на пятый вход ФЭП /вход триггера 53/. Сигнал с первого выхода триггера 53 открывает ключ 54, пропускающий импульсы 25,92 МГц на тактовые входы АЦП 56-58. Сигнал с второго выхода триггера 53 закрывает ключ 54, открывает ключ 55, пропускающий тактовые импульсы на входы АЦП 59-61. В первый период кадра /и всех нечетных/ АЦП 56-58 преобразуют аналоговые видеосигналы R_П, G_П, В_П в 8-разрядные коды, которые в параллельном виде поступают на 4, 5, 6 входы накопителя 5 цифровой информации, во втором периоде кадра /и всех четных/ АЦП 59-61 преобразуют аналоговые видеосигналы R_Л, G_Л, B_Л в 8-разрядные коды, поступающие в параллельном виде на те же 4, 5, 6 входы блока 5. Такие же процессы идут в ФЭП 2 и 3, коды R, G, В с которых поступают соответственно на входы 7, 8, 9 и 1, 2, 3. Накопитель 5 цифровой информации включает девять синхронно работающих накопителей с первого по девятый кодов видеоданных, объединенные в один корпус, первичные видеоданные, загружаемые в накопители кодов видеоданных, не подвергаются сжатию, поэтому накопители кодов видеоданных выбираются по параметру скорости записи /и выдачи/ кодов, составляющей 25,92 Мбайт/с. За кадр формируется 518,4 кбайт /960×540/ каждого цвета, за секунду в блок 5 выдается 25,92 Мбайт/с: 518,4×50.Three photoelectric converters 1, 2, 3 / Fig. 1/ perform synchronously identical work on the formation of images of three spaces: the first - the front, the second - the right and the third left. Each PEC generates six analog video signals of two images from the right 10 and left 19 lenses (Fig. 4/), which from the pre-amplifiers 39, 41, 40 are fed to the ADC inputs 56, 57, 58, and from the pre-amplifiers 50, 51, 52 are fed to ADC inputs 59, 61, 60. Odd and even frame codes with ADC 56-58 and 59-61 are alternately triggered by trigger 53 and keys 54, 55. A frequency synthesizer 4 generates 13.5 kHz pulses from the first output to the 24-volt block input PEC 1, 2, 3, from the second output - stereo pulses / SIS / 25 Hz clock pulses to the second inputs of the PEC, from the third - lowercase sync lsy 27 kHz to third inputs of FEP, in the fourth - the sampling pulses of 25.92 MHz to the signal inputs of the keys 54, 55/4-th input FEP / fifth - frequency 50 Hz frame pulses to the fifth input FEP / trigger input 53 /. The signal from the first output of trigger 53 opens the key 54, which transmits pulses of 25.92 MHz to the clock inputs of the ADC 56-58. The signal from the second output of the trigger 53 closes the key 54, opens the key 55, passing the clock pulses to the inputs of the ADC 59-61. In the first period of the frame (and all odd ones), the ADCs 56-58 convert the analog video signals R _P , G _P , V _P into 8-bit codes, which in parallel are fed to the 4, 5, 6 inputs of the digital information storage device 5, in the second period frame / and all even / ADCs 59-61 convert the analog video signals R _L , G _L , B _L into 8-bit codes coming in parallel to the same 4, 5, 6 inputs of block 5. The same processes go to the photomultiplier 2 and 3, codes R, G, B from which they respectively enter the inputs 7, 8, 9 and 1, 2, 3. The storage device 5 for digital information includes nine synchronously operating storage teley first to ninth image data codes, combined in one body, the primary video data, the video data codes downloaded drives are not subject to compression, so the video data codes are selected in the parameter storage recording velocity and / dispensing / code component of 25.92 Mbytes / s. 518.4 KB / 960 × 540 / of each color is generated per frame, 25.92 MB / s: 518.4 × 50 are issued per block 5 per second.

За минуту передается с ФЭП на запись 1,5552 Гбайт/мин /25,92×60 с/, за час передается с ФЭП кодов отдельно каждого цвета 93,312 Гбайт/час /1,5552×60 мин/. Этим требованиям вполне удовлетворяют накопители видеоданных на жестких дисках /винчестеры/, имеющие параметр записи от 30 Мбайт/с и выше [2 с.352, 7 с.47] при емкости до 500 Гбайт [8 c.41]. Таких накопителей для записи отдельно R, G, В с трех ФЭП в блоке 5 должно быть девять /для каждого цвета отдельно/. В качестве интерфейсов могут быть параллельные интерфейсы АТА-6, обеспечивающие передачу данных со скоростью до 100 Мбайт/с [2 с.376]. Объектив 10 /фиг.4/ создает правое изображение в плоскости отражателя пьезодефлектора 12. Отражатель имеет ширину 0,02 мм, длину 10,8 мм /0,02 мм × 540/. Размеры развертывающего элемента 0,02×0,02 мм. По управляющим сигналам /фиг.3/ с усилителя 11 пьезодефлектор 12 производит колебания торца с отражателем относительно первого отражателя пьезодефлектора 16, выполняя сканирование строки правого изображения. Объектив 19 создает левое изображение в плоскости отражателя пьезодефлектора 21. Отражатель его имеет те же размеры и выполняет колебания торца относительно второго отражателя пьезодефлектора 16, выполняя сканирование строки левого изображения. Блок 24 строчной развертки выдает линейно изменяющееся напряжение в виде равнобедренного треугольника. Период управляющего напряжения по длительности равен периоду двух строк. Для растра в 540 отрок при 50 гц пьезодефлекторы 12 и 21 синхронно и синфазно колеблются с частотой 13,5 кГц. За период одного колебания идет развертка двух строк, частота их 27 кГц. Развертка строк прогрессивная без обратных ходов. Пьезодефлектор 16 выполняет кадровую развертку двух кадров: при развертке вниз /фиг.2/ идут нечетные /правые/ кадры, при развертке вверх идут четные /левые/ кадры, пьезодефлектор 16 колеблются с частотой 25 Гц, что составляет 50 кадров в секунду. Кадровая развертка без обратных ходов. Ширина отражателей пьезодефлектора 16 по 0,02 мм, длина каждого 19,2 мм /960×0,02 мм/. С выхода суммирующего усилителя 30 в усилитель 15 поступает линейно изменяющееся и ступенчатое напряжение /фиг.3/, усиливаемое до необходимой величины усилителем 15 [3 с.122]. Суммирующий усилитель 30 /фиг.7/ выполняет суммирование линейного напряжения с задающего генератора 29 с импульсами 27 кГц строк. Каждый импульс строки перемещает строку в конце ее хода на шаг в одну строку, получаются 540 строк: все активные. Назначение блоков 78-82 - подавать на второй вход выходного усилителя 83 в нужное время отрицательные /при развертке вниз/ и положительные /при развертке вверх/ импульсы соответствующей амплитуды и длительности. Сигнал U_o с элемента И 28 обнуляет счетчик 78, который 11-разрядный и производит счет строчных импульсов 27 кГц, цикл счета 1080 импульсов /540×2/. Сигнал U_o открывает ключ 80, закрывает ключ 81. Ключ 80 пропускает 540 строчных импульсов на вход первого формирователя 82₁ импульсов, выдающего отрицательные импульсы на второй вход выходного усилителя 83. Идет развертка правого кадра стереопары. С приходом 540-го импульса счетчик 78 формирует код числа 540, при котором дешифратор 79 выходным сигналом закрывает ключ 80, открывает ключ 81, пропускающий импульсы строк во второй формирователь 82₂ импульсов, выдающий положительные импульсы на второй вход блока выходного усилителя 83, следует развертка левого /четного/ кадра стереопары. При поступлении импульса 25 Гц с блока 28 счетчик 78 обнуляется, процесс развертки следующий стереопары повторяется. Отраженные от первого отражателя пьезодефлектора 16 цветные лучи направляются: красного цвета отражаются от первого дихроичного зеркала 31, объективом 33 собираются в фотоприемник 36, синего цвета проходят зеркало 31, отражаются от второго зеркала 32, объективом 34 собираются в фотоприемник 37, зеленого цвета проходят сквозь оба зеркала 31, 32 и объективом 35 собираются в фотоприемник 38. С фотоприемников аналоговые видеосигналы поступают в предварительные усилители. Аналогичный процесс проходят лучи от второго отражателя пьезодефлектора 16. С предварительных усилителей сигналы правого кадра поступают в АЦП 56-58, во втором периоде кадра сигналы левого кадра /второй кадр стереопары/ с предварительных усилителей поступают в АЦП 59-61. АЦП 56-61 имеют один принцип преобразования, заключающийся в развертке луча /фиг.5/ от светодиода 66 отражателем пьезодефлектора 63 по плоскости входных зрачков фотоприемников линейки 69 многоэлементного фотоприемника. Световой импульс преобразуется в электрический сигнал, возбуждающий соответствующую шину шифратора 70. Дискретизация преобразований 25,92 МГц. Источник излучения импульсный светодиод АЛ402А с временем срабатывания 25 нс, что удовлетворяет частоте 25,92 МГц /38,5 нс/. Фотоприемниками в линейке 69 являются лавинные фотодиоды ЛФД с временем срабатывания 10 нс. Время одного преобразования составляет 25+10=35 нс. Линейка 69 включает 255 фотоприемников для кодирования сигналов 8-разрядным кодом. Шифратор из микросхем К155ИВ1 с временем срабатывания 20 нс. Шифратор 70 формирует коды с 00000001 по 11111111. Первому фотоприемнику в линейке соответствует код 00000001, второму - код 00000010, третьему - код 00000011, и т.д., 255-у соответствует код 11111111. Коды АЦП 56-61 в параллельном виде с трех информационных выходов ФЭП 1, 2, 3 поступают соответственно на входы 4, 5, 6, 7, 8, 9, 1, 2, 3 в свои с первого по девятый накопители видеоданных накопителя 5 цифровой информации.For a minute, 1,5552 GB / min / 25.92 × 60 s / is transferred from the photomultiplier to the recording, 93.312 GB / hour / 1,5552 × 60 min / is transferred from the photomultiplier codes separately for each color. Hard disk drives / video drives / having a recording parameter of 30 MB / s or higher [2 p. 352, 7 p. 47] with a capacity of up to 500 GB [8 p. 41] fully satisfy these requirements. There should be nine such drives for recording separately R, G, B with three photonic cells in block 5 / for each color separately /. The ATA-6 parallel interfaces can be used as interfaces, providing data transfer at a speed of up to 100 MB / s [2 p.376]. The lens 10/4 / creates a right image in the plane of the reflector of the piezoelectric deflector 12. The reflector has a width of 0.02 mm, a length of 10.8 mm / 0.02 mm × 540 /. The dimensions of the deploying element are 0.02 × 0.02 mm. According to the control signals (Fig. 3/) from the amplifier 11, the piezoelectric deflector 12 vibrates the end face with the reflector relative to the first reflector of the piezoelectric deflector 16, scanning the line of the right image. The lens 19 creates a left image in the plane of the reflector of the piezoelectric deflector 21. Its reflector has the same dimensions and performs vibrations of the end relative to the second reflector of the piezoelectric deflector 16, scanning a row of the left image. Block 24 line scan produces a linearly varying voltage in the form of an isosceles triangle. The duration of the control voltage is equal to the period of two lines. For a raster of 540, the lead at 50 Hz the piezoelectric deflectors 12 and 21 synchronously and in-phase oscillate with a frequency of 13.5 kHz. For the period of one oscillation, two lines are scanned, their frequency is 27 kHz. Line scan progressive without reverse moves. Piezoelectric deflector 16 performs a frame scan of two frames: when scrolling down / Fig. 2/, there are odd / right / frames, when scrolling up, even / left / frames go, piezoelectric deflector 16 oscillates at a frequency of 25 Hz, which is 50 frames per second. Frame scan without reverse moves. The width of the reflectors of the piezoelectric deflector 16 of 0.02 mm, the length of each 19.2 mm / 960 × 0.02 mm /. From the output of the summing amplifier 30, a linearly varying and step voltage (Fig. 3/) is supplied to the amplifier 15, amplified to the required value by the amplifier 15 [3 p.122]. The summing amplifier 30 (Fig. 7/) performs the summation of the line voltage from the master oscillator 29 with pulses of 27 kHz lines. Each line impulse moves the line at the end of its move by one line step, 540 lines are obtained: all active. The purpose of blocks 78-82 is to feed negative pulses of the corresponding amplitude and duration to the second input of the output amplifier 83 at the right time, negative / when sweeping down / and positive / when sweeping up. The signal U _o from the And element 28 resets the counter 78, which is 11-bit and counts the horizontal pulses 27 kHz, the counting cycle is 1080 pulses / 540 × 2 /. The signal U _o opens the key 80, closes the key 81. The key 80 passes 540 line pulses to the input of the first driver _{1 1} pulses, issuing negative pulses to the second input of the output amplifier 83. There is a scan of the right frame of the stereo pair. With the arrival of the 540th pulse, the counter 78 generates a code of the number 540, in which the decoder 79 closes the key 80 with the output signal, opens the key 81, which transmits the pulses of the lines to the second ₂ pulse generator 82, which gives positive pulses to the second input of the output amplifier block 83, a scan follows left / even / frame stereo pair. Upon receipt of a 25 Hz pulse from block 28, the counter 78 is reset to zero, the sweep of the next stereo pair is repeated. The color rays reflected from the first reflector of the piezoelectric deflector 16 are directed: red are reflected from the first dichroic mirror 31, are collected by a lens 33 into a photodetector 36, blue are transmitted by a mirror 31, reflected from a second mirror 32, a lens 34 are collected into a photodetector 37, green pass through both mirrors 31, 32 and lens 35 are assembled into a photodetector 38. From the photodetectors, analog video signals are fed to preamplifiers. The rays from the second reflector of the piezoelectric deflector 16 go through a similar process. From the preamplifiers, the signals of the right frame go to the ADC 56-58, in the second period of the frame the signals of the left frame / second frame of the stereo pair / from the preamplifiers go to the ADC 59-61. ADCs 56-61 have one conversion principle, which consists in scanning the beam (Fig. 5/) from the LED 66 by the piezoelectric deflector 63 along the plane of the entrance pupils of the photodetector line 69 of the multi-element photodetector. The light pulse is converted into an electrical signal, exciting the corresponding bus of the encoder 70. Discretization of conversions 25.92 MHz. The radiation source is a pulsed LED AL402A with a response time of 25 ns, which satisfies a frequency of 25.92 MHz / 38.5 ns /. Photodetectors in line 69 are avalanche photodiodes of the APD with a response time of 10 ns. The time of one conversion is 25 + 10 = 35 ns. Line 69 includes 255 photodetectors for encoding signals with an 8-bit code. An encoder from K155IV1 microcircuits with a response time of 20 ns. The encoder 70 generates codes from 00000001 to 11111111. The first photodetector in the line corresponds to the code 00000001, the second to the code 00000010, the third to the code 00000011, etc., 255 corresponds to the code 11111111. The ADC codes 56-61 are in parallel form with three information outputs of FEP 1, 2, 3 are received respectively at inputs 4, 5, 6, 7, 8, 9, 1, 2, 3 into their first to ninth video data storage devices of digital information storage device 5.

Синтезатор 9 частот воспроизводящей части выдает: с первого выхода импульсы стереопар СИС 25 Гц на первый управляющий вход блока 5 U_выд /фиг.1/, на управляющие входы ключей 94 /фиг.8/ и ИК-передатчиков 96 в трех воспроизводящих каналах 6, 7, 8 /фиг.1/, с второго - импульсы 50 Гц частоты кадров на сигнальный вход ключа 94 и на вторые - управляющие входы блоков 84, 87, 90 удвоения строк, с третьего - импульсы U_выд 54 кГц на третьи управляющие входы накопителей 85, 88, 91 кодов, с четвертого - импульсы 51,84 МГц двойной частоты дискретизации на четвертые управляющие входы накопителей 85, 88, 91 кодов и блоков 84, 87, 90 удвоения строк, с пятого - импульсы дискретизации 25,92 МГц на первые управляющие входы блоков 84, 87, 90 удвоения строк, с шестого - синхроимпульсы строк 27 кГц на третьи управляющие входы блоков 84, 87, 90.Synthesizer 9 outputs a frequency reproducing parts: the first stereo output pulses SIS 25 Hz at the first control input 5 U _vyd /fig.1/ unit to control inputs /fig.8/ keys 94 and IR transmitter 96 to reproduce the three channels 6, 7, 8 / Fig. 1/, from the second - pulses of 50 Hz of the frame frequency to the signal input of the key 94 and to the second - the control inputs of the blocks 84, 87, 90 doubling lines, from the third - pulses U _output 54 kHz to the third control inputs of the drives 85, 88, 91 codes, from the fourth - 51.84 MHz pulses of double sampling frequency to the fourth control inputs drives 85, 88, 91 codes and blocks 84, 87, 90 double the lines, from the fifth - sampling pulses 25.92 MHz to the first control inputs of the blocks 84, 87, 90 double the lines, from the six - clock pulses of 27 kHz lines to the third control inputs blocks 84, 87, 90.

При воспроизведении изображения с синтезатора 9 частот на первый управляющий вход накопителя 5 цифровой информации подается сигнал U_выд СИС /25 Гц/. Так как запись кодов в блоке 5 начинается с первого кадра стереопары /правого/, то и воспроизведение начинается выдачей кодов первого кадра стереопары /правого/, осуществляемое синхроимпульсом СИС стереопары с первого выхода блока синтезатора 9 частот. Коды цветовых сигналов в параллельном виде с информационных выходов блока 5 поступают в воспроизводящие каналы 6, 7, 8 на информационные входы блоков 84, 87, 90 удвоения строк /фиг.8/, на управляющие входы которых и на управляющие входы накопителей 85, 88, 91 кодов и управляющий вход ключа 94 поступают управляющие сигналы с выходов 1-6 блока 9. В блоках 84, 87, 90 коды поступают на входы 1-8 блока 99 удвоения отсчетов. Удвоение отсчетов выполняется /фиг.10/ получением средних /промежуточных/ отсчетов между каждым прошедшим кодом и следующим за ним. Блок выполняет сложение предыдущего и последующего кодов и деление кода суммы на два. Период следования кодов в блок 99 составляет 38,5 нс /25,92 МГц/, на выходе блока 99 составляет 19,3 нс /51,84 МГц/. Каждый код используется дважды: первый раз как последующий, второй раз как предыдущий. Для этого блок 99 имеет четыре регистра 106, 107, 108, 109. Сумматор 112 выполняет сложение двух 8-разрядных кодов за время до 19 нс. При поступлении на вход триггера 103 первого импульса дискретизации 25,92 МГц с его первого выхода сигнал U_выд1 одновременно выдает "код 0" с регистра 107 в сумматор 112, "код 0" с регистра 108 в блок 111 элементов задержек и через диоды на вторые входы сумматора 112 и открывает ключи в блоке 104, первый код "код 1" поступает в регистры 106, 107. Сумматор 112 выполняет сложение "код 0 + код 0". С приходом второго импульса на вход триггера 103 он же выдает с сумматора 112 код суммы, при этом без затрат времени идет деление на 2. Деление выполняется отбрасыванием из кода суммы младшего разряда, как это делается при делении десятичного числа на десять, выполняется деление соответствующим подключением выходов сумматора 112 к выходам блоков 111 и 110:When playing image synthesizer 9 to the frequency control input of the first accumulator 5, the digital information signal supplied to U _vyd ICI / 25 Hz /. Since the recording of codes in block 5 begins with the first frame of the stereo pair / right /, then playback starts by issuing the codes of the first frame of the stereo pair / right /, performed by the clock pulse of the SIS stereo pair from the first output of the synthesizer 9 frequency unit. Codes of color signals in parallel form from the information outputs of block 5 enter the reproducing channels 6, 7, 8 to the information inputs of blocks 84, 87, 90 of line doubling / Fig. 8/, to the control inputs of which and to the control inputs of drives 85, 88, 91 codes and the control input of key 94 receive control signals from the outputs 1-6 of block 9. In blocks 84, 87, 90, the codes are sent to inputs 1-8 of block 99 of doubling samples. Doubling of samples is performed (Fig. 10) by obtaining middle / intermediate / samples between each passing code and the one following it. The block performs the addition of the previous and subsequent codes and the division of the sum code into two. The period of the codes in block 99 is 38.5 ns / 25.92 MHz /, at the output of block 99 is 19.3 ns / 51.84 MHz /. Each code is used twice: the first time as the next, the second time as the previous. For this, block 99 has four registers 106, 107, 108, 109. Adder 112 adds two 8-bit codes in up to 19 ns. When the first sampling pulse 25.92 MHz arrives at the input of the trigger 103 from its first output, the signal U _vyd1 simultaneously outputs a "code 0" from register 107 to adder 112, a "code 0" from register 108 to block 111 of delay elements and through diodes to the second the inputs of the adder 112 and opens the keys in block 104, the first code "code 1" goes to the registers 106, 107. The adder 112 performs the addition of "code 0 + code 0". With the arrival of the second pulse to the input of the trigger 103, it also gives the sum code from the adder 112, while dividing by 2 is done without spending time. Dividing is performed by dropping the least significant sum from the code, as is done when dividing the decimal number by ten, dividing by the corresponding connection is performed the outputs of the adder 112 to the outputs of blocks 111 and 110:

выходы сумматора 112adder outputs 112 00 1one 22 33 4four 55 66 77 88   ↓↓ ↓↓ ↓↓ ↓↓ ↓↓ ↓↓ ↓↓ ↓↓ ↓↓ выходы блоков 110, 111outputs of blocks 110, 111 1one 22 33 4four 55 66 77 88  

Разряд 0 означает разряд переноса при сумме кодов. Процесс сложения в сумматоре занимает 19 нс. В блоках 110 и 111 коды задерживаются на 38 нс, но первая половина времени задержки 19 нс приходится на время сложения, следовательно, после выхода с сумматора 112 кода №1

через 19 нс за ним с блока 111 следует код №2 "код 0". Сигнал U_выд2 с второго выхода триггера 103 одновременно выдает с регистра 106 "код 1" в блок 110 для задержки его не 38 нс и через диоды в сумматор 112, с регистра 109 "код 0" в сумматор 112 и открывает ключи в блоке 105, "код 2" поступает в регистры 108, 109, а сумматор 112 выполняет сложение, и код №3

с приходом третьего импульса на вход триггера 103 выдается на выход, через 19 нс за ним следует код №4 "код 1". Сигнал U_выд3 с первого выхода триггера 103 одновременно выдает с регистра 107 "код 1" в сумматор, с регистра 108 "код 2" в блок 111 для задержки и через диоды в сумматор 112 и открывает ключи в блоке 104, регистры 106, 107 заполняются кодом "код 3". Сумматор 112 за 19 нс выполняет сложение "код 1 + код 2". С приходом четвертого импульса на вход триггера 103 код №5

выдается на выход. Через 19 нс с блока 111 за ним следует код №6 "код 2". Сигнал U_выд4 со второго выхода триггера 103 одновременно выдает с регистра 106 "код 3" в блок 110 и через диоды в сумматор 112, с регистра 109 "код 2" в сумматор 112 и открывает ключи в блоке 105, регистры 108, 109 заполняются кодом "код 4". Следует сложение "код 2 + код 3". С приходом пятого импульса на вход триггера 103 выдается код №7

, через 19 нс за ним идет с блока 110 №8 "код 3". А сигнал U_выд5 с первого выхода триггера 103 выдает с регистра 107 "код 3" в сумматор 112, с регистра 108 "код 4" в блок 111 и в сумматор. Следует сложение "код 3 + код 4". В триггер 103 приходит шестой импульс, процессы повторяются. С блока 99 коды отсчетов в параллельном виде поступают на входы первого блока 100 задержек на первые входы сумматора 101 и на входы второго блока 102 задержек, фиг.9. Сумматор 101 формированием промежуточных строк /средних/ выполняет удвоение строк в кадре, выполняя сложение кодов текущей строки с выхода блока 99 с кодами также отсчетов прошедшей строки с выхода первого блока 100 задержек, задержанных на длительность строки 37 мкс. Сумматор 101 выполнен из микросхем К555ИМ6 с временем срабатывания 24 нс [9 с.258]. Деление суммы кодов на два выполняется также отбрасыванием последнего разряда от коды суммы при подключении выходов сумматора 101 к входам следующего блока. Первый блок 100 задержек задерживает коды строк на длительность строки 37 мкс. В период первой строки в блоке 100 открывается ключ 114, импульсы двойной частоты дискретизации 51,84 МГц поступают в первый распределитель 116 импульсов, выдающий тактовые импульсы последовательно с первого по 1920-й разряды. На 1-8 информационные входы блока 100 поступают сигналы кодов. Сигналы первых разрядов кодов поступают на вторые входы разрядов первого регистра 118₁, сигналы вторых разрядов кодов поступают на вторые входы разрядов второго регистра 118₂ и т.д., сигналы 8-х разрядов кодов поступают на вторые разряды восьмого регистра 118₈. В период второй строки идет последовательная выдача кодов из регистров 118 в сумматор 101 и одновременно заполнение освобождающихся разрядов регистров сигналами кодов следующей строки. Выдача кодов выполняется передним фронтом тактовых импульсов, занесение поступающих сигналов кодов производится этим же тактовым импульсом. Так как развертка второй строки идет встречно к первой, то выдача кодов с регистров 118 идет в обратном порядке, начинается с 1920-го разряда кончается первым. Выполняет это второй распределитель 117 импульсов, выходы которого подключены к первым входам разрядов регистров 118 в обратном порядке с 1920-х разрядов к первым. При периоде третьей строки выдача кодов идет опять с распределителя 116 импульсов, начиная с первого разряда регистров 118, кончая 1920-ми. Вторые блоки 102 задержек выполняют задержку кодов на 24 нс, на время выполнения сумматором 101 сложения кодов, чтобы коды текущей и промежуточной строк приходили в накопители кодов 85₁ и 85₂ синхронно.Bit 0 means carry bit when the sum of the codes. The addition process in the adder takes 19 ns. In blocks 110 and 111, the codes are delayed by 38 ns, but the first half of the delay time of 19 ns falls on the addition time, therefore, after the exit of code 112 from the adder 112

after 19 ns, it follows from block 111 the code No. 2 "code 0". The signal U _vy2 from the second output of the trigger 103 simultaneously outputs from register 106 "code 1" to block 110 to delay it not 38 ns and through diodes to adder 112, from register 109 "code 0" to adder 112 and opens the keys in block 105, "code 2" enters the registers 108, 109, and the adder 112 performs addition, and code No. 3

with the arrival of the third pulse at the input of trigger 103, it is output, after 19 ns it is followed by code No. 4 "code 1". The signal U _iss3 from the first output of the trigger 103 simultaneously outputs from the register 107 "code 1" to the adder, from the register 108 "code 2" to the block 111 for delay and through the diodes to the adder 112 and opens the keys in the block 104, the registers 106, 107 are filled code "code 3". The adder 112 for 19 ns performs the addition of "code 1 + code 2". With the arrival of the fourth pulse at the input of trigger 103, code No. 5

issued at the exit. After 19 ns from block 111, it is followed by code No. 6 "code 2". The signal U _vy4 from the second output of flip-flop 103 simultaneously outputs from register 106 "code 3" to block 110 and through diodes to adder 112, from register 109 "code 2" to adder 112 and opens the keys in block 105, registers 108, 109 are filled with code "code 4". Follows the addition of "code 2 + code 3". With the arrival of the fifth pulse at the input of trigger 103, code 7 is issued

, after 19 ns, it goes from block 110 No. 8 "code 3". And the signal U _vyd5 from the first output of the trigger 103 issues from the register 107 "code 3" to the adder 112, from the register 108 "code 4" to the block 111 and to the adder. Follows the addition of "code 3 + code 4". The sixth impulse comes to the trigger 103, the processes are repeated. From block 99, the codes of samples in parallel form are supplied to the inputs of the first block 100 of the delays to the first inputs of the adder 101 and to the inputs of the second block 102 of the delay, Fig.9. The adder 101 by forming intermediate lines / means / doubles the lines in the frame by adding the codes of the current line from the output of block 99 with the codes of the samples of the past line from the output of the first block of 100 delays delayed by the line duration of 37 μs. The adder 101 is made of K555IM6 microcircuits with a response time of 24 ns [9 p. 258]. The division of the sum of codes into two is also performed by discarding the last digit from the sum codes when connecting the outputs of the adder 101 to the inputs of the next block. The first block 100 delays delays the line codes for a line duration of 37 μs. In the period of the first line in block 100, the key 114 is opened, pulses of the double sampling frequency 51.84 MHz arrive at the first pulse distributor 116, which generates clock pulses sequentially from the first to the 1920th bits. At 1-8, the information inputs of block 100 receive code signals. Signals received codes the first bits of the second inputs of the first bits of register 118 _1, the second discharge signal codes received on the second inputs of bits of the second register 118 _2, etc., signals x 8 bits of codes supplied to the second level of the eighth register 118 _8. In the period of the second line there is a sequential issuance of codes from the registers 118 to the adder 101 and at the same time filling the freed up bits of the registers with the signals of the codes of the next line. The issuance of codes is performed by the leading edge of the clock pulses; the input of the signal signals is entered by the same clock pulse. Since the scan of the second line goes counter to the first, the issuance of codes from the registers 118 is in the opposite order, it starts from the 1920th category and ends with the first. This is performed by a second pulse distributor 117, the outputs of which are connected to the first inputs of the bits of the registers 118 in the reverse order from the 1920s to the first. In the period of the third line, codes are again issued from the pulse distributor 116, starting from the first bit of the registers 118, ending with the 1920s. The second delay blocks 102 delay the codes by 24 ns, while the adder 101 performs the addition of the codes so that the codes of the current and intermediate lines arrive at the code stores 85 ₁ and 85 ₂ synchronously.

Коды 540 текущих строк с блока 102 поступают в накопитель 85₁ /85₃/ кодов, коды 540 промежуточных строк с блока 101 поступают в накопитель 85₂ /85₄/ кодов. С приходом на управляющий вход ключа 94 импульса СИС 25 Гц ключ 94 открывается и пропускает два импульса частоты 50 Гц. Первый импульс представляет правый кадр стереопары, который поступает в триггер 95, и сигнал с его первого выхода поступает на первый управляющий вход накопителя 85 кодов /88, 91/, а в нем на первые управляющие входы накопителя 85₁ и накопителя 85₂ кодов нечетного кадра. Накопители 85₁ и 85₂ работают параллельно и синхронно. В накопитель 85₁ кодов нечетного кадра поступают коды с 1 по 540 промежуточных строк, в накопитель 85₂ поступают коды с 1 по 540 текущих строк. Работа накопителей 85₁ и 85₂ кодов нечетного кадра идентична. Импульс с первого выхода триггера 95 открывает в первом блоке 119₁ ключ 121 /фиг.15/, и начинается процесс накопления блоком 119₁ регистров кодов первой строки. По заполнении блока 119₁ следует заполнение кодами второй строки регистров блока 119₂, далее идет процесс накопления кодов последовательно блоками 119_3-540 регистров. Идентичный процесс накопления кодов правого кадра с 1 по 540 текущих строк идет и в блоке 85₂.Codes 540 rows with current block 102 receives the accumulator 85 _{1/85 3} / codes, intermediate codes 540 lines from block 101 to enter accumulator 85 _{2/85 4} / codes. With the arrival at the control input of the key 94 of the pulse SIS pulse 25 Hz, the key 94 opens and passes two pulses of frequency 50 Hz. The first pulse represents the right frame of the stereo pair, which enters the trigger 95, and the signal from its first output goes to the first control input of the drive 85 codes / 88, 91 /, and in it to the first control inputs of the drive 85 ₁ and drive 85 ₂ codes of the odd frame . Drives 85 ₁ and 85 ₂ work in parallel and synchronously. Codes 1 through 540 of intermediate lines arrive in drive 85 _{1 of the} codes of the odd frame, codes 1 through 540 of current lines arrive in drive 85 ₂ . The operation of the drives 85 ₁ and 85 ₂ codes of the odd frame is identical. The pulse from the first output of the trigger 95 opens the key 121 / Fig. 15/ in the first block 119 ₁ , and the process of accumulation of the first line code registers by the block 119 ₁ begins. Upon completion of block 119 ₁ , the second row of registers of block 119 ₂ should be filled in with codes, followed by the process of accumulating codes sequentially with blocks of 119 _3-540 registers. The identical process of accumulation of codes of the right frame from 1 to 540 current lines goes on in block 85 ₂ .

Управляющий выходной сигнал с блока 119₅₄₀ регистров /фиг.13/ поступает параллельно на четвертые управляющие входы всех блоков 119 регистров и открывает в них вторые ключи 122 /фиг.15/, которые пропускают по одному импульсу U_выд /54 кГц/, поступающему параллельно во всех блоках 119_1-540 на вторые управляющие входы всех регистров 124. Сигнал U_выд синхронно выдает все коды правого кадра одновременно с блоков 85₁, 85₂ параллельно по первой группе выходов на первую группу входов блока 86, по второй группе выходов на вторую группу входов блока 86 /89, 92/ импульсных усилителей, сигналы с которых запитывают светодиоды в 2073600 СД-ячейках экрана 93. Запитанные светодиоды излучают период кадра. С приходом второго импульса 50 Гц, представляющего левый кадр стереопары, сигнал со второго выхода триггера 95 поступает на вторые управляющие входы накопителя 85 кодов /88, 91/, а в нем на первые управляющие входы накопителей 85₃ и 85₄ /фиг.12/ кодов четных кадров. Накопители 85₃ и 85₄ работают параллельно и синхронно. В блок 85₃ поступают коды 540 промежуточных строк с блока 101, в блок 85₄ поступают коды 540 текущих строк с блока 102. Работа накопителей 85₃, 85₄ кодов четного кадра аналогична работе блоков 85₁, 85₂.The control output signal from the block 119 ₅₄₀ registers / FIG. 13/ is supplied in parallel to the fourth control inputs of all blocks of the 119 registers and opens the second keys 122 / FIG. 15/ in them, which pass one pulse U _output / 54 kHz /, coming in parallel in all blocks 119 _1-540 to the second control inputs of all registers 124. The signal U _vyd synchronously outputs all the codes of the right frame simultaneously from blocks 85 ₁ , 85 ₂ in parallel along the first group of outputs to the first group of inputs of block 86, the second group of outputs to the second the group of inputs of the block 86/89, 92 / pulse amplifiers, the signals from which feed the LEDs in 2073600 LED cells of the screen 93. The powered LEDs emit a frame period. With the arrival of a second pulse of 50 Hz, representing the left frame of the stereo pair, the signal from the second output of trigger 95 goes to the second control inputs of drive 85 of codes / 88, 91 /, and in it to the first control inputs of drives 85 ₃ and 85 _{4 /} Fig.12/ codes of even frames. Drives 85 ₃ and 85 ₄ work in parallel and synchronously. Block 85 ₃ receives codes 540 of intermediate lines from block 101, block 85 ₄ receives codes 540 of current lines from block 102. The operation of drives 85 ₃ , 85 ₄ of even-frame codes is similar to the operation of blocks 85 ₁ , 85 ₂ .

Работа блоков 119 регистров /фиг.15, 16/.The operation of the blocks 119 registers / Fig. 15, 16 /.

Сигналы разрядов кодов с блока 84 /87, 90/ поступают на третьи входы разрядов регистров 124_1-8. Заполнение регистров кодами строки начинается с открытием импульсом 50 Гц первого ключа 121, который пропускает импульсы 51,84 МГц на вход распределителя 123 импульсов. Тактовые импульсы с выходов блока 123 последовательно поступают параллельно на первые управляющие входы разрядов регистров 124_1-8. Сигналы первых разрядов кодов поступают в разряды первого регистра 124₁, вторых разрядов поступают в разряды второго регистра 124₂ и т.д. По заполнении регистров 124 сигнал с последнего выхода /1920/ блока 123 закрывает ключ 121 и в качестве сигнала U_от поступает на первый управляющий вход ключа 121 в следующем блоке 119₂ регистров, регистры которого аналогично заполняются кодами второй строки. Таким же образом заполняются кодами строк регистры 124 всех блоков 119_1-540 регистров. По заполнении регистров 124 в последнем блоке 119₅₄₀ выходной управляющий сигнал с него поступает параллельно на четвертые управляющие входы всех блоков 119_1-540 и открывает в них вторые ключи 122, которые пропускают по одному импульсу U_выд, который поступает на вторые управляющие входы разрядов регистров 124_1-8, выдает синхронно из регистров 124 всех блоков регистров накопителей 85₁ и 85₂ /или 85₃ и 85₄/ все коды кадра и обнуляет регистры для приема кодов. Каждый накопитель 85, 88, 91 кодов /фиг.8/ имеет первую и вторую группы выходов /по 8294400 выходов/, которые подключены соответственно к стольким же входам блоков 86, 89, 92 формирователей импульсов, каждый из которых включает по 16588800 формирователей импульсов, выходы которых подключены к входам своих светодиодов /16588800/ в СД-ячейках экрана 93. Все СД-ячейки /2073600/ экрана 93 включают 49766400 светодиодов /16588800×3/. При таком числе соединительных линий для исключения обрыва и высокой надежности работы исполнение экрана 93, блоков 86, 89, 92 формирователей импульсов, накопителей 85, 88, 91 кодов и блоков 84, 87, 90 удвоения строк желательно в единой и неразборной конструкции.The signals of the bits of the codes from the block 84/87, 90 / are fed to the third inputs of the bits of the registers 124 _1-8 . Filling the registers with line codes begins with the opening of a 50 Hz pulse of the first key 121, which passes 51.84 MHz pulses to the input of the pulse distributor 123. Clock pulses from the outputs of block 123 are sequentially fed in parallel to the first control inputs of the bits of the registers 124 _1-8 . The signals of the first bits of the codes enter the bits of the first register 124 ₁ , the second bits go to the bits of the second register 124 ₂ , etc. By filling registers 124 output signal from the last / 1920 / unit 123 closes switch 121 and as a signal U _from the control goes to the first input key 121 in the next block 119 ₂ registers, the registers which are filled analogously codes of the second line. In the same way, registers 124 of all blocks 119 _1-540 registers are filled with line codes. After filling in the registers 124 in the last block 119 _{540, the} output control signal from it is sent in parallel to the fourth control inputs of all blocks 119 _1-540 and opens the second keys 122 in them, which pass one pulse U _output , which goes to the second control inputs of the register bits 124 _1-8 , synchronously outputs from registers 124 of all blocks of drive registers 85 ₁ and 85 ₂ / or 85 ₃ and 85 ₄ / all frame codes and resets the registers for receiving codes. Each drive 85, 88, 91 codes / Fig. 8/ has the first and second groups of outputs / 8294400 outputs /, which are connected respectively to the same inputs of blocks 86, 89, 92 pulse shapers, each of which includes 16588800 pulse shapers, the outputs of which are connected to the inputs of their LEDs / 16588800 / in the SD-cells of the screen 93. All the SD-cells / 2073600 / of the screen 93 include 49766400 LEDs / 16588800 × 3 /. With such a number of connecting lines to eliminate breakage and high reliability, the screen 93, blocks 86, 89, 92 of pulse shapers, drives 85, 88, 91 codes and blocks 84, 87, 90 of doubling the lines are desirable in a single and non-separable design.

Работа системы.System operation.

Три фотоэлектрических преобразователя производят синхронную видеозапись фронтального и двух боковых пространств /правого и левого/. АЦП в каждом ФЭП преобразуют аналоговый видеосигналы стереопар в цифровые коды правого и левого кадров. Коды с выходов третьего ФЭП поступают на 1, 2, 3 информационные входы накопителя 5 цифровой информации, с первого и второго ФЭП коды поступают на 4, 5, 6 и 7, 8, 9 информационные входы соответственно. Управляющие сигналы в 1, 2, 3 ФЭП поступают с выходов 1-5 синтезатора 4 частот. Для воспроизведения видеоинформации информационные входы трех воспроизводящих каналов подключаются к соответствующим с первого по девятый информационным выходам накопителя 5 цифровой информации, первый выход /СИС 25 Гц, U_выд/ синтезатора 9 частот /фиг.1/ подключается к первому управляющему входу блока 5. Сигнал U_выд запускает выдачу кодов с накопителя 5 цифровой информации на информационные входы воспроизводящих каналов 6, 7, 8. В каждом канале выполняется усвоение отсчетов в строке /блоки 84, 87, 90/, сосредоточение кодов кадра в накопителях 85, 88, 91 и выдача их одновременно в блоки формирователей импульсов 86, 89, 92, из которых управляющие сигналы запитывают светодиоды в СД-ячейках экрана 93. Зритель наблюдает на трех экранах объемные изображения через 3Д-очки 97. С приходом импульса СИС в ИК-передатчик 96 он излучает ИК-импульс, принимаемый ИК-приемником 98. Каждый глаз зрителя видит свой кадр на экране. Заявляемая система выполняет видеозапись трехмерного пространства и воспроизводит его объемным для зрителя в формате НДТV.Three photoelectric converters produce synchronous video recording of the frontal and two side spaces / right and left /. The ADCs in each FEC convert the analog video signals of stereo pairs into digital codes of the right and left frames. Codes from the outputs of the third photomultiplier are fed to the 1, 2, 3 information inputs of the digital information storage device 5, and codes from the first and second photomultiplier are fed to the information inputs 4, 5, 6, 7, 8, 9, respectively. The control signals in 1, 2, 3 FEP come from the outputs 1-5 of the synthesizer 4 frequencies. To play back video information reproducing three inputs connected to respective channels from the first to the ninth information storage device 5 outputs the digital information, the first output / ICI 25 Hz, U _vyd / /fig.1/ frequency synthesizer 9 is connected to the control input of the first unit 5. The signal U _the output starts issuing codes from the digital information storage device 5 to the information inputs of the reproducing channels 6, 7, 8. In each channel, the samples are assimilated in the line / blocks 84, 87, 90 /, the frame codes are concentrated in the drives 85, 88 91 and their output simultaneously to the pulse shaper blocks 86, 89, 92, of which control signals feed the LEDs in the SD-cells of the screen 93. The viewer observes volumetric images on three screens through 3D glasses 97. With the arrival of the SIS pulse to the IR transmitter 96, it emits an IR pulse received by an IR receiver 98. Each viewer eye sees its own frame on the screen. The inventive system performs video recording of three-dimensional space and reproduces it voluminous for the viewer in the NDTV format.

Источники информацииInformation sources

1. Патент №2270529, кл. Н04N 5/225, бюл.5 от 20.02.06, прототип.1. Patent No. 2270529, cl. H04N 5/225, bull. 5 from 02.20.06, prototype.

2. Колесниченко О.В, Шишигин И.В. Аппаратные средства PC. 5-е изд, СПб, 2004, с.558-565, 352.2. Kolesnichenko O.V., Shishigin I.V. PC hardware. 5th ed., St. Petersburg, 2004, p. 588-565, 352.

3. Фридлянд И.В, Сошников В.Г. Системы автоматического регулирования в устройствах видеозаписи. М, 1988, с.118 рис.5.5, с.122 рис.5.10.3. Fridland I.V., Soshnikov V.G. Automatic control systems in video recording devices. M, 1988, p.118 fig.5.5, p.122 fig.5.10.

4. Энциклопедический справочник; персональный компьютер. М, 2004, с.65.4. Encyclopedic directory; Personal Computer. M, 2004, p. 65.

5. В.Мураховский. Железо ПК. Новые возможности. СПб, Питер, 2005, с.26.5. V. Murakhovsky. Iron PC. New opportunities. St. Petersburg, Peter, 2005, p. 26.

6. Иванов и др. Полупроводниковые оптоэлектронные приборы. Справочник. М, 1984, с.9 /18 строка сверху/.6. Ivanov et al. Semiconductor optoelectronic devices. Directory. M, 1984, p. 9/18 line from above.

7. "Домашний компьютер" №5, 2006, с.47, 44, 7. "Home computer" No. 5, 2006, p. 47, 44,

8. То же, №4, 2006, c.41.8. The same, No. 4, 2006, p.41.

9. Цифровые интегральные микросхемы. Справочник. Минск, 1991, C.258.9. Digital integrated circuits. Directory. Minsk, 1991, C.258.

Claims (1)

Система объемной видеозаписи и воспроизведения, содержащая первый фотоэлектрический преобразователь (ФЭП), три АЦП видеосигнала, синтезатор частот и накопитель цифровой информации, содержащая воспроизводящую часть, включающую синтезатор частот, канал сигнала R, канал сигнала G, канал сигнала В, каждый из которых включает последовательно соединенные блок удвоения отсчетов, первый блок задержек и сумматор, и второй блок задержек, фотоэлектрический преобразователь содержит объектив, последовательно соединенные первый усилитель и первый пьезодефлектор с отражателем на торце, расположенный в задней фокальной плоскости объектива, первый источник положительного опорного напряжения, выход которого подключен к вторым входам первого усилителя и первого пьезодефлектора, второй источник отрицательного опорного напряжения, выход которого подключен к третьим входам первого усилителя и первого пьезодефлектора, последовательно соединенные второй усилитель и второй пьезодефлектор, третий источник положительного опорного напряжения, выход которого подключен к вторым входам второго усилителя и второго пьезодефлектора, четвертый источник отрицательного опорного напряжения, выход которого подключен к третьим входам второго усилителя и второго пьезодефлектора, первое и второе дихроичные зеркала, с первого по третий микрообъективы, с первого по третий фотоприемники, входные окна которых расположены в фокальных плоскостях своих микрообъективов, три предварительных усилителя, входы которых подключены к выходам своих фотоприемников, блок строчной развертки из задающего генератора и выходного каскада, выход которого подключен к первому входу первого усилителя, а вход задающего генератора подключен к соответствующему выходу синтезатора частот, блок кадровой развертки, первый и второй входы которого подключены к соответствующим выходам синтезатора частот, выход блока кадровой развертки подключен к первому входу второго усилителя, блок кадровой развертки содержит последовательно соединенные элемент И, задающий генератор и суммирующий усилитель, второй вход которого подключен к второму входу элемента И, управляющий вход суммирующего усилителя подключен к выходу элемента И, выход суммирующего усилителя подключен к первому входу второго усилителя, суммирующий усилитель включает последовательно соединенные счетчик импульсов и дешифратор, первый и второй ключи, первый и второй формирователи импульсов и выходной усилитель, входами являются счетный вход счетчика импульсов и первый вход выходного усилителя, выход которого является выходом суммирующего усилителя, выход дешифратора подключен к второму входу первого ключа и к первому входу второго ключа, сигнальные входы ключей объединены и подключены к входу счетчика импульсов, управляющий вход которого, первый управляющий вход первого ключа и второй управляющий вход второго ключа объединены и являются управляющим входом суммирующего усилителя, выход первого ключа подключен к входу первого формирователя импульсов, выход второго ключа подключен к входу второго формирователя импульсов, выходы которых объединены и подключены к второму входу выходного усилителя, первый, второй, третий АЦП видеосигнала идентичны, каждый включает последовательно соединенные усилитель и пьезодефлектор с отражателем на торце, источник положительного опорного напряжения, выход которого подключен к вторым входам усилителя и пьезодефлектора, источник отрицательного опорного напряжения, выход которого подключен к третьим входам усилителя и пьезодефлектора, излучатель из импульсного светодиода, щелевой диафрагмы и микрообъектива, линейку многоэлементного фотоприемника и шифратор, выходы которого являются выходами АЦП, входные окна многоэлементного фотоприемника оптически соединены через отражатель пьезодефлектора с излучателем, входом АЦП является вход усилителя, управляющим входом является вход импульсного светодиода, блоки удвоения отсчетов идентичны, каждый содержит триггер, первый и второй блоки ключей, с первого по четвертый регистры, первый и второй блоки задержек, сумматор и шестнадцать диодов, информационные входы первого и второго регистров поразрядно объединены и подключены к выходам первого блока ключей, информационные входы третьего и четвертого регистров поразрядно объединены и подключены к выходам второго блока ключей, с первого по восьмой входы блоков ключей поразрядно объединены и являются информационными входами блока удвоения отсчетов, управляющим входом является вход триггера, первый выход триггера подключен к управляющим входам второго и третьего регистров и к управляющему входу первого блока ключей, второй выход триггера подключен к управляющим входам первого и четвертого регистров и к управляющему входу второго блока ключей, первые входы сумматора подключены к выходам второго регистра и через диоды к выходам первого регистра, вторые входы сумматора подключены к выходам четвертого регистра и через диоды к выходам третьего регистра, управляющий вход сумматора подключен к входу триггера, первые блоки задержек идентичны, каждый включает первый ключ и первый распределитель импульсов, второй ключ и второй распределитель импульсов, восемь регистров и элемент И, первый и второй входы которого являются первым и вторым управляющими входами первого блока задержек, сигнальные входы первого и второго ключей объединены и являются третьим управляющим входом, выход элемента И подключен к первому управляющему входу первого ключа и к второму управляющему входу второго ключа, выход первого ключа подключен к входу первого распределителя импульсов, выходы которого подключены последовательно к первым входам разрядов восьми регистров, причем первый выход подключен к первым входам первых разрядов с первого по восьмой регистров, а последний выход подключен к второму управляющему входу первого ключа и первому управляющему входу второго ключа и через диод подключен к первым входам последних разрядов восьми регистров, выход второго ключа подключен к входу второго распределителя импульсов, выходы которого подключены последовательно к первым управляющим входам разрядов с первого по восьмой регистров, причем первый выход подключен к первым управляющим входам последних разрядов восьми регистров, последний выход подключен через диод к первым входам первых разрядов восьми регистров и через диод к второму управляющему входу второго ключа, вторые входы разрядов каждого регистра объединены и являются с первого по восьмой информационными входами первого блока задержек, выходы разрядов в каждом регистре объединены и являются с первого по восьмой выходами первого блока задержек, отличающаяся тем, что первый фотоэлектрический преобразователь включен в видеозаписывающую часть системы, в которую введены второй и третий фотоэлектрические преобразователи, причем первый ФЭП является фронтальным, второй - правым, третий - левым, геометрические оси правого и левого ФЭП составляют прямую линию, геометрическая ось фронтального ФЭП перпендикулярна этой линии и пересекает ее по середине, одноименные с первого по пятый управляющие входы первого, второго, третьего ФЭП объединены и подключены к одноименным выходам синтезатора частот видеозаписывающей части, информационные выходы третьего, первого, второго ФЭП соединены соответственно с первым по девятый информационными входами накопителя цифровой информации, включающий по числу информационных входов с первого по девятый накопители кодов видеоданных, воспроизводящая часть включает идентичные первый, второй, третий воспроизводящие каналы, каждый из которых содержит последовательно соединенные ключ и триггер, и каналы сигнала R, сигнала G, сигнала В, которые идентичны и каждый включает последовательно соединенные блок удвоения строк, накопитель кодов кадра, блок формирователей импульсов и плоскопанельный светодиодный экран (СД-экран), включает ИК-передатчик, расположенный на корпусе СД-экрана, и 3Д-очки с ИК-приемником на их оправе, первый, второй, третий информационные входы второго, первого, третьего воспроизводящих каналов соединены соответственно с первым по девятый с информационными выходами накопителя цифровой информации, одноименные с первого по шестой управляющие входы с первого по третий воспроизводящих каналов объединены и соединены соответственно с первым по шестой с одноименными управляющими выходами синтезатора частот воспроизводящей части, и первый выход синтезатора частот подключен также к первому управляющему входу (U_выд) накопителя цифровой информации, фотоэлектрические преобразователи идентичны, в каждый введены второй объектив, расположенный слева от первого объектива, и оптическая ось его параллельна оптической оси первого объектива, последовательно соединенные третий усилитель и третий пьезодефлектор с отражателем на торце, расположенным в задней фокальной плоскости второго объектива, первый вход третьего усилителя подключен к выходу блока строчной развертки, пятый источник положительного опорного напряжения, выход которого подключен к вторым входам третьего усилителя и третьего пьезодефлектора, шестой источник отрицательного опорного напряжения, выход которого подключен к третьим входам третьего усилителя и третьего пьезодефлектора, свободный торец второго пьезодефлектора выполнен с двумя гранями, расположенными под соответствующим углом друг к другу и с отражателем на каждой грани, первый отражатель второго пьезодефлектора оптически соединен с отражателем первого пьезодефлектора, второй отражатель второго пьезодефлектора оптически соединен с отражателем третьего пьезодефлектора, первое и второе дихроичные зеркала расположены друг за другом и против первого отражателя второго пьезодефлектора, входное окно первого фотоприемника оптически соединено через первый микрообъектив и первое дихроичное зеркало с первым отражателем второго пьезодефлектора, входное окно второго фотоприемника оптически соединено через третий микрообъектив и сквозь оба дихроичных зеркала с первым отражателем второго пьезодефлектора, входное окно третьего фотоприемника через второй микрообъектив, второе дихроичное зеркало и сквозь первое дихроичное зеркало оптически соединено с первым отражателем второго пьезодефлектора, в ФЭП введены, расположенные друг за другом и против второго отражателя второго пьезодефлектора, третье и четвертое дихроичные зеркала, четвертый, пятый, шестой микрообъективы, четвертый, пятый, шестой фотоприемники, четвертый, пятый, шестой предварительные усилители, входное окно четвертого фотоприемника оптически соединено через четвертый микрообъектив и третье дихроичное зеркало со вторым отражателем второго пьезодефлектора, входное окно пятого фотоприемника оптически соединено через пятый микрообъектив и сквозь оба дихроичных зеркала со вторым отражателем второго пьезодефлектора, входное окно шестого фотоприемника оптически соединено через шестой микрообъектив, четвертое дихроичное зеркало и сквозь третье дихроичное зеркало со вторым отражателем второго пьезодефлектора, выходы четвертого, пятого и шестого фотоприемников подключены к входам соответственно четвертого, пятого, шестого предварительных усилителей, первый, второй, третий АЦП введены в состав фотоэлектрического преобразователя, информационные входы с первого по третий АЦП подключены к выходам первого, второго, третьего предварительных усилителей, в ФЭП введены четвертый, пятый, шестой АЦП, триггер, первый и второй ключи, выходы четвертого, пятого, шестого предварительных усилителей подключены к информационным входам соответственно четвертого, пятого и шестого АЦП, первый выход триггера подключен к первому управляющему входу первого ключа и к второму управляющему входу второго ключа, второй выход триггера подключен к второму управляющему входу первого ключа и к первому управляющему входу второго ключа, выход первого ключа подключен параллельно к управляющим входам первого, второго, третьего АЦП, выход второго ключа подключен параллельно к управляющим входам четвертого, пятого, шестого АЦП, выходы первого и четвертого АЦП, второго и пятого АЦП, третьего и шестого АЦП поразрядно объединены и являются соответственно первым, вторым и третьим информационными выходами фотоэлектрического преобразователя, управляющими входами которого являются: первый - вход блока строчной развертки, вторым и третьим - первый и второй входы блока кадровой развертки, четвертым - объединенные сигнальные входы первого и второго ключей, пятым - вход триггера, с первого по пятый одноименные управляющие входы трех ФЭП объединены и подключены к одноименным выходам с первого по пятый синтезатора частот видеозаписывающей части, первым, вторым и третьим информационными входами каждого воспроизводящего канала являются с первого по восьмой информационные входы блоков удвоения строк в каналах сигнала R, G, В, одноименные с первого по четвертый управляющие входы блоков удвоения строк объединены и являются соответственно пятым, вторым, шестым, четвертым управляющими входами каждого воспроизводящего канала, первым управляющим входом которого являются объединенные управляющие входы ключа и ИК-передатчика, сигнальный вход ключа является вторым управляющим входом воспроизводящего канала, первым и вторым выходами блока удвоения строк являются с первого по восьмой выходы сумматора и с первого по восьмой выходы второго блока задержек, подключенные соответственно к первому и второму информационным входам накопителя кодов кадра, в блоке удвоения отсчетов с первого по восьмой входы первого блока элементов задержек подключены к выходам первого регистра, с первого по восьмой входы второго блока элементов задержек подключены к выходам третьего регистра, выходы первого и второго блоков элементов задержек и выходы сумматора поразрядно объединены и являются с первого по восьмой выходами блока удвоения отсчетов, накопители кодов кадра идентичны, каждый включает первый и второй накопители кодов нечетного кадра и первый и второй накопители кодов четного кадра, первым информационным входом накопителя кодов кадра являются поразрядно объединенные с первого по восьмой входы первого накопителя кодов нечетного кадра и первого накопителя кодов четного кадра, вторым информационным входом накопителя кодов кадра являются поразрядно объединенные с первого по восьмой входы второго накопителя кодов нечетного кадра и второго накопителя кодов четного кадра, первые управляющие входы первого и второго накопителей кодов нечетного кадра объединены и являются первым управляющим входом накопителя кодов кадра, первые управляющие входы первого накопителя кодов четного кадра и второго накопителя кодов четного кадра объединены и являются вторым управляющим входом накопителя кодов кадра, вторые управляющие входы первого и второго накопителей кодов нечетного кадра и первого и второго накопителей кодов четного кадра объединены и являются третьим управляющим входом накопителя кодов кадра, третьи управляющие входы первого и второго накопителей кодов нечетного кадра и первого и второго накопителей кодов четного кадра объединены и являются четвертым управляющим входом накопителя кодов кадра, первые управляющие входы накопителей кодов кадра в воспроизводящем канале объединены и подключены к первому выходу триггера, вторые управляющие входы накопителей кодов кадра и второй управляющий вход ключа объединены и подключены к второму выходу триггера, третьи управляющие входы накопителей кодов кадра объединены и являются третьим управляющим входом воспроизводящего канала, четвертые управляющие входы накопителей кодов кадра объединены и являются четвертым управляющим входом воспроизводящего канала, первым выходом накопителя кодов кадра являются соответствующим образом объединенные выходы первого накопителя кодов нечетного кадра и первого накопителя кодов четного кадра, вторым выходом накопителя кодов кадра являются соответствующим образом объединенные выходы второго накопителя кодов нечетного кадра и второго накопителя кодов четного кадра, выходы каждого накопителя кодов кадра подключены к соответствующим входам блока формирователей импульсов своего канала, выходы которых подключены к соответствующим входам плоскопанельного светодиодного экрана своего воспроизводящего канала, каждый блок формирователей импульсов включает формирователи импульсов, число которых определяется числом строк (1080) в кадре, числом кодов в строке (1920) и числом разрядов в коде (1080×1920×8), накопители кодов нечетного кадра идентичны, каждый включает с первого по 540 блоки регистров, информационными входами накопителя кодов нечетного кадра являются поразрядно объединенные с первого по восьмой входы блоков с первого по 540-й регистров, управляющими входами являются: первым - первый управляющий вход первого блока регистров, вторым - объединенные вторые управляющие входы блоков регистров, третьим - объединенные третьи управляющие входы блоков регистров, первый управляющий выход каждого предыдущего блока регистров является первым управляющим входом каждого последующего блока регистров, первый управляющий выход пятьсот сорокового блока регистров подключен параллельно к четвертым управляющим входам всех блоков регистров, выходами накопителя кодов нечетного кадра являются параллельные выходы всех разрядов восьми регистров всех блоков регистров, накопители кодов четного кадра идентичны, каждый включает с пятьсот сорокового по первый блоки регистров, информационными входами являются поразрядно объединенный с первого по восьмой входы блоков регистров, управляющими входами являются: первым - первый управляющий вход пятьсот сорокового блока регистров, вторым - объединенные вторые управляющие входы блоков регистров, третьим - объединенные третьи управляющие входы блоков регистров, первый управляющий выход каждого предыдущего блока регистров является первым управляющим входом каждого последующего блока регистров, управляющий выход пятьсот сорокового блока регистров подключен параллельно к четвертым управляющем входам всех блоков регистров, выходами накопителя кодов четного кадра являются параллельные выходы всех разрядов регистров всех блоков регистров, блоки регистров идентичны, каждый включает первый и второй ключи, распределитель импульсов и восемь регистров, информационным входом блока регистров являются поразрядно объединенные третьи входы разрядов восьми регистров, управляющими входами являются: первым - первый управляющий вход первого ключа, вторым - сигнальный вход второго ключа, третьим - сигнальный вход первого ключа, четвертым - первый управляющий вход второго ключа, подключенный к управляющему выходу последнего блока регистров, последний выход распределителя импульсов подключен к второму управляющему входу первого ключа и к первому управляющему входу первого ключа в следующем блоке регистров, выход первого ключа подключен к входу распределителя импульсов, выходы которого последовательно с первого по тысяча девятьсот двадцатый подключены к первым управляющим входам разрядов параллельно восьми регистров, выход второго ключа подключен параллельно к вторым управляющим входам разрядов восьми регистров и к второму управляющему входу второго ключа, выходом блока регистров являются параллельные выходы всех разрядов восьми регистров, плоскопанельный светодиодный экран состоит из светодиодных ячеек (СД-ячеек) по числу разрешающих элементов (пикселов) в кадре (1920×1080), каждая СД-ячейка включает непрозрачный корпус, матрицу из соответствующего числа светодиодов трех основных цветов R, G, В и микролинзу в выходном торце СД-ячейки, матрица светодиодов расположена в фокальной плоскости микролинзы и содержит число светодиодов каждого цвета по числу разрядов в коде, светодиоды в матрице расположены в пять рядов по пять штук в каждом, каждый светодиод имеет нейтральный светофильтр, плотность которого определяется принадлежностью светодиода к двоичному разряду кода, входы светодиодов СД-ячеек подключены к выходам соответствующих формирователей импульсов в блоках формирователей импульсов.A volumetric video recording and playback system comprising a first photoelectric converter (PEC), three ADCs of a video signal, a frequency synthesizer and a digital information storage device comprising a reproducing part including a frequency synthesizer, a signal channel R, a signal channel G, a signal channel B, each of which includes a series connected unit for doubling the samples, the first block of delays and the adder, and the second block of delays, the photoelectric transducer contains a lens, connected in series with the first amplifier and the first a baffle with a reflector at the end located in the rear focal plane of the lens, the first source of positive reference voltage, the output of which is connected to the second inputs of the first amplifier and the first piezoelectric deflector, the second source of negative reference voltage, the output of which is connected to the third inputs of the first amplifier and the first piezoelectric deflector, in series connected by a second amplifier and a second piezoelectric deflector, a third source of positive reference voltage, the output of which is connected to the second inputs of W of the second amplifier and the second piezoelectric deflector, the fourth source of negative reference voltage, the output of which is connected to the third inputs of the second amplifier and the second piezoelectric deflector, the first and second dichroic mirrors, from the first to the third micro lenses, from the first to the third photodetectors, the input windows of which are located in the focal planes of their micro lenses, three preamplifiers, the inputs of which are connected to the outputs of their photodetectors, a horizontal scanning unit from the master oscillator and the output stage, the output of the cat horn is connected to the first input of the first amplifier, and the input of the master oscillator is connected to the corresponding output of the frequency synthesizer, a frame scan unit, the first and second inputs of which are connected to the corresponding outputs of the frequency synthesizer, the output of the frame scan unit is connected to the first input of the second amplifier, the frame scan unit contains series-connected element And, the master oscillator and the summing amplifier, the second input of which is connected to the second input of the element And, the control input of the summing amplifier connected to the output of the element And, the output of the summing amplifier is connected to the first input of the second amplifier, the summing amplifier includes a pulse counter and a decoder connected in series, the first and second keys, the first and second pulse shapers and the output amplifier, the inputs are the counting input of the pulse counter and the first input of the output amplifier, the output of which is the output of the summing amplifier, the decoder output is connected to the second input of the first key and to the first input of the second key, the signal inputs of the keys are connected and connected to the input of the pulse counter, the control input of which, the first control input of the first key and the second control input of the second key are combined and are the control input of the summing amplifier, the output of the first key is connected to the input of the first pulse shaper, the output of the second key is connected to the input of the second pulse shaper the outputs of which are combined and connected to the second input of the output amplifier, the first, second, third ADCs of the video signal are identical, each includes series-connected amplifiers an amplifier and a piezoelectric deflector with a reflector at the end, a source of positive reference voltage, the output of which is connected to the second inputs of the amplifier and piezoelectric deflector, a source of negative reference voltage, the output of which is connected to the third inputs of the amplifier and piezoelectric deflector, an emitter from a pulsed LED, a slit diaphragm and a micro lens, a multi-element line photodetector and encoder, the outputs of which are ADC outputs, input windows of a multi-element photodetector are optically connected through a piezoelectric deflector a torus with a radiator, the ADC input is the amplifier input, the control input is a pulse LED input, the doubling blocks are identical, each contains a trigger, the first and second blocks of keys, from the first to fourth registers, the first and second delay blocks, the adder and sixteen diodes, information the inputs of the first and second registers are bitwise combined and connected to the outputs of the first block of keys, the information inputs of the third and fourth registers are bitwise combined and connected to the outputs of the second block of keys, from the first On the eighth, the inputs of the key blocks are bitwise combined and are the information inputs of the doubling block, the control input is the trigger input, the first output of the trigger is connected to the control inputs of the second and third registers and to the control input of the first key block, the second output of the trigger is connected to the control inputs of the first and the fourth registers and to the control input of the second block of keys, the first inputs of the adder are connected to the outputs of the second register and through diodes to the outputs of the first register, the second inputs are summed pa are connected to the outputs of the fourth register and through diodes to the outputs of the third register, the adder control input is connected to the trigger input, the first delay blocks are identical, each includes the first key and the first pulse distributor, the second key and the second pulse distributor, eight registers and the And element, the first and the second inputs of which are the first and second control inputs of the first block of delays, the signal inputs of the first and second keys are combined and are the third control input, the output of the And element is connected to the first the first control input of the first key and the second control input of the second key, the output of the first key is connected to the input of the first pulse distributor, the outputs of which are connected in series to the first inputs of the bits of eight registers, the first output connected to the first inputs of the first bits from the first to eighth registers, and the last output is connected to the second control input of the first key and the first control input of the second key and through the diode is connected to the first inputs of the last bits of eight registers, the output of the second the case is connected to the input of the second pulse distributor, the outputs of which are connected in series to the first control inputs of the bits from the first to eighth registers, the first output connected to the first control inputs of the last bits of eight registers, the last output connected through a diode to the first inputs of the first bits of eight registers and through diode to the second control input of the second key, the second inputs of the bits of each register are combined and are from the first to eighth information inputs of the first block of delays, the outputs of the discharges in each register are combined and are from the first to eighth outputs of the first delay block, characterized in that the first photoelectric converter is included in the video recording part of the system into which the second and third photoelectric converters are introduced, the first photomultiplier is frontal, the second is right, the third - left, the geometrical axes of the right and left photomultipliers form a straight line, the geometrical axis of the frontal photomultiplier is perpendicular to this line and intersects it in the middle, with the same the first control inputs of the first, second, and third photomultipliers are combined and connected to the outputs of the same frequency synthesizer of the video recording part, the information outputs of the third, first, and second photomultipliers are connected respectively to the first to ninth information inputs of a digital information storage device, including the number of information inputs from the first to ninth drives codes of video data, the reproducing part includes identical first, second, third reproducing channels, each of which contains connected in series to the beam and trigger, and the channels of the signal R, signal G, signal B, which are identical and each includes a series-connected line doubling unit, a frame code storage unit, a pulse shaper unit and a flat-panel LED screen (LED screen), includes an IR transmitter located on the case of the SD screen, and 3D glasses with an IR receiver on their frame, the first, second, third information inputs of the second, first, third reproducing channels are connected respectively from the first to the ninth with the information outputs of the digital information storage device, one the first to sixth control inputs from the first to third reproducing channels are combined and connected respectively to the first to sixth with the same control outputs of the frequency synthesizer of the reproducing part, and the first output of the frequency synthesizer is also connected to the first control input (U _out ) of a digital information storage device, photoelectric converters are identical, each has a second lens located to the left of the first lens, and its optical axis is parallel to the optical axis of the first lens, a third amplifier and a third piezoelectric reflector are connected in series with a reflector at the end located in the rear focal plane of the second lens , the first input of the third amplifier is connected to the output of the horizontal scanning unit, the fifth source of positive reference voltage, the output of which is connected to the second the inputs of the third amplifier and the third piezoelectric deflector, the sixth source of negative reference voltage, the output of which is connected to the third inputs of the third amplifier and the third piezoelectric deflector, the free end of the second piezoelectric deflector is made with two faces located at an appropriate angle to each other and with a reflector on each face, the first reflector the second piezoelectric deflector is optically connected to the reflector of the first piezoelectric deflector, the second reflector of the second piezoelectric deflector is optically connected to the reflector of the third p the baffle, the first and second dichroic mirrors are arranged one after the other and against the first reflector of the second piezoelectric deflector, the input window of the first photodetector is optically connected through the first micro lens and the first dichroic mirror with the first reflector of the second piezoelectric deflector, the input window of the second photodetector is optically connected through the third micro lens and through both dichroic mirrors with the first reflector of the second piezoelectric deflector, the input window of the third photodetector through the second micro lens, the second dichroic mirror The optic coupler is connected optically to the first reflector of the second piezoelectric deflector and through the first dichroic mirror, the third and fourth dichroic mirrors, the fourth, fifth, sixth micro-lenses, the fourth, fifth, sixth photodetectors, and the fourth , fifth, sixth pre-amplifiers, the input window of the fourth photodetector is optically connected through the fourth micro-lens and the third dichroic mirror to the second reflector of the second piezoelectric deflector, one window of the fifth photodetector is optically connected through the fifth micro lens and through both dichroic mirrors to the second reflector of the second piezoelectric deflector, the input window of the sixth photodetector is optically connected through the sixth micro lens, the fourth dichroic mirror and through the third dichroic mirror to the second reflector of the second piezoelectric deflector, outputs four photodetectors are connected to the inputs of the fourth, fifth, sixth pre-amplifiers, respectively, the first, second, third ADCs are included in the photoelectric converter, the information inputs from the first to the third ADC are connected to the outputs of the first, second, third pre-amplifiers, the fourth, fifth, sixth ADCs, the trigger, the first and second keys are inserted into the photoelectric converter, the outputs of the fourth, fifth, and sixth pre-amplifiers are connected to the information the inputs of the fourth, fifth and sixth ADCs respectively, the first trigger output is connected to the first control input of the first key and to the second control input of the second key, the second trigger output is connected to the second control input of the first key and to the first control input of the second key, the output of the first key is connected in parallel to the control inputs of the first, second, third ADCs, the output of the second key is connected in parallel to the control inputs of the fourth, fifth, sixth ADCs, the outputs of the first and fourth ADCs, second and the fifth ADC, the third and sixth ADCs are bitwise integrated and are respectively the first, second and third information outputs of the photoelectric converter, the control inputs of which are: the first is the input horizontal scanning, the second and third - the first and second inputs of the frame scanning unit, the fourth - the combined signal inputs of the first and second keys, the fifth - the trigger input, the first to fifth control inputs of the three photomultipliers are combined and connected to the same outputs from the first to fifth the frequency synthesizer of the video recording part, the first, second and third information inputs of each reproducing channel are the first to eighth information inputs of line doubling units in the signal channels R, G, B, of the same name the fourth to fourth control inputs of line doubling units are combined and are respectively the fifth, second, sixth, fourth control inputs of each reproducing channel, the first control input of which is the combined control inputs of the key and the IR transmitter, the signal input of the key is the second control input of the reproducing channel, the first and the second outputs of the line doubling unit are the first to eighth outputs of the adder and the first to eighth outputs of the second delay unit, connected respectively but to the first and second information inputs of the frame code storage device, in the unit for doubling the samples from the first to eighth inputs of the first block of delay elements are connected to the outputs of the first register, from the first to eighth inputs of the second block of delay elements are connected to the outputs of the third register, the outputs of the first and second blocks the delay elements and the outputs of the adder are bitwise combined and are the first through eighth outputs of the doubling block, the frame code drives are identical, each includes the first and second odd code stores frame and the first and second drives of codes of an even frame, the first information input of a drive of codes of a frame are bitwise combined from the first to eighth inputs of the first drive of codes of an odd frame and the first drive of codes of an even frame, the second information input of a drive of codes of a frame are bitwise combined from first to eighth the inputs of the second drive of codes of an odd frame and the second drive of codes of an even frame, the first control inputs of the first and second drives of codes of an odd frame s and are the first control input of the frame code store, the first control inputs of the first drive of even-code codes and the second drive of even-code codes are combined and the second control input of the frame code drive, the second control inputs of the first and second odd-frame code stores and the first and second code stores an even frame are combined and are the third control input of the frame code storage device, the third control inputs of the first and second odd frame code storage devices and the first and second of the even-code frame drives are combined and are the fourth control input of the frame-code drive, the first control inputs of the frame-code drives in the reproducing channel are combined and connected to the first trigger output, the second control inputs of the frame-code drives and the second key control input are combined and connected to the second trigger output , the third control inputs of the drive codes of the frame are combined and are the third control input of the reproducing channel, the fourth control inputs of the drives code the hedra are combined and are the fourth control input of the reproducing channel, the first output of the frame code storage device is the appropriately combined outputs of the first odd-frame code storage device and the first even-frame code storage device, the second output of the frame code storage device are the respectively combined outputs of the odd-frame code storage device and the second storage device codes of an even frame, the outputs of each drive of frame codes are connected to the corresponding inputs of the block of pulse shapers in its channel, the outputs of which are connected to the corresponding inputs of the flat-panel LED screen of its reproducing channel, each block of pulse shapers includes pulse shapers, the number of which is determined by the number of lines (1080) in the frame, the number of codes per line (1920) and the number of bits in the code (1080 × 1920 × 8), the codes of the odd frame are identical, each includes from the first to 540 blocks of registers, the information inputs of the drive of codes of the odd frame are bitwise combined from the first to eighth block inputs from the first to the 540th registers, the control inputs are: the first is the first control input of the first block of registers, the second is the combined second control inputs of the register blocks, the third is the combined third control inputs of the register blocks, the first control output of each previous register block is the first control input of each subsequent block of registers, the first control output of the five hundred and fortieth block of registers is connected in parallel to the fourth control inputs of all blocks of registers, the outputs of the drive odd-frame codes are the parallel outputs of all bits of eight registers of all register blocks, the drives of the even-frame codes are identical, each includes five hundred and forty to the first register blocks, the information inputs are bit-wise combined from the first to eighth inputs of the register blocks, the control inputs are: first - the first control input of the five hundred and fortieth register block, the second - the combined second control inputs of the register blocks, the third - the combined third control inputs of the reg blocks strov, the first control output of each previous block of registers is the first control input of each subsequent block of registers, the control output of five hundred and forty fortieth register block is connected in parallel to the fourth control inputs of all register blocks, the outputs of the even-code frame drive are the parallel outputs of all the register bits of all register blocks, blocks registers are identical, each includes the first and second keys, a pulse distributor and eight registers, the information input of the register block the third inputs of the bits of the eight registers are bitwise combined, the control inputs are: the first is the first control input of the first key, the second is the signal input of the second key, the third is the signal input of the first key, the fourth is the first control input of the second key connected to the control output of the last block of registers , the last output of the pulse distributor is connected to the second control input of the first key and to the first control input of the first key in the next block of registers, the output of the first key is connected it is connected to the input of the pulse distributor, the outputs of which are connected in series from the first to nineteen twenty to the first control inputs of the bits in parallel to eight registers, the output of the second key is connected in parallel to the second control inputs of the bits of eight registers and to the second control input of the second key, the output of the register block is parallel outputs of all bits of eight registers, a flat-panel LED screen consists of LED cells (LED cells) by the number of resolution elements (pixels) in k core (1920 × 1080), each LED cell includes an opaque housing, a matrix of the corresponding number of LEDs of the three primary colors R, G, B and a microlens in the output end of the SD cell, the LED matrix is located in the focal plane of the microlens and contains the number of LEDs of each color according to the number of digits in the code, the LEDs in the matrix are arranged in five rows of five pieces each, each LED has a neutral filter, the density of which is determined by the LED belonging to the binary digit of the code, the LED inputs of the LED cells under are connected to the outputs of the respective pulse shapers in the pulse shaper blocks.

Images