RU2249920C2 - Device for cylce synchronization of data blocks - Google Patents
Device for cylce synchronization of data blocks Download PDFInfo
- Publication number
- RU2249920C2 RU2249920C2 RU2003106529/09A RU2003106529A RU2249920C2 RU 2249920 C2 RU2249920 C2 RU 2249920C2 RU 2003106529/09 A RU2003106529/09 A RU 2003106529/09A RU 2003106529 A RU2003106529 A RU 2003106529A RU 2249920 C2 RU2249920 C2 RU 2249920C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- numbers
- output
- signal
- decoder
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
Предлагаемое изобретение относится к технике связи, а именно к устройствам цикловой синхронизации блоков информации в аппаратуре передачи данных с использованием помехоустойчивого кодирования для повышения достоверности приема информации.The present invention relates to communication technology, and in particular to devices for cyclic synchronization of information blocks in data transmission equipment using error-correcting coding to increase the reliability of information reception.
Устройство циклового фазирования является одним из основных блоков телекодовой аппаратуры при синхронных способах передачи информации, которые в значительной степени определяют достоверность приема сообщений. В известном устройстве цикловой синхронизации обычно используют специальную цикловую комбинацию, которая предшествует передаваемому сообщению, обладающую устойчивостью прохождения и в то же время исключающую ложные запуски аппаратуры. Для исключения ложного срабатывания обычно значительно увеличивают число разрядов в цикловой комбинации [Мартынов Е.М. Синхронизация в системах передачи дискретных сообщений. М.: Связь 1972 (стр.185-186)].The cyclic phasing device is one of the main blocks of telecode equipment with synchronous methods of transmitting information, which largely determine the reliability of message reception. In the known cyclic synchronization device, a special cyclic combination is usually used, which precedes the transmitted message, having transmission stability and at the same time eliminating false hardware starts. To eliminate false alarms, the number of discharges in a cyclic combination is usually significantly increased [EM Martynov Synchronization in discrete message transmission systems. M .: Communication 1972 (pp. 185-186)].
Недостатком известного устройства является значительная вероятность ложных запусков приемника телекодовой аппаратуры при работе на реальных каналах связи при наличии помех, а также снижение скорости передачи информации, так как требуется дополнительное время, необходимое для передачи цикловой комбинации, что снижает пропускную способность канала связи.A disadvantage of the known device is the significant likelihood of false starts of the receiver of the telecode equipment when operating on real communication channels in the presence of interference, as well as a decrease in the transmission rate of information, since additional time is required for transmitting a cyclic combination, which reduces the throughput of the communication channel.
Известно устройство для цикловой синхронизации блоков информации, закодированных помехозащищенным кодом [а.с.СССР №849521 H 04 L 7/08, опубл. 25.07.81], принятое за прототип.A device for the cyclic synchronization of information blocks encoded with an anti-interference code [and.with. SSSR No. 849521 H 04 L 7/08, publ. 07.25.81], taken as a prototype.
Устройство цикловой синхронизации содержит узел обнаружения ошибок, выполненный из последовательно соединенных двух фильтров Хаффмена и регистра узла, причем фильтр Хаффмена состоит из регистра фильтра и сумматора фильтра, дешифратор фазового признака, соединенный своим входом со вторым выходом узла обнаружения ошибок, блок формирования сигнала цикловой синхронизации, первый вход которого соединен с первым выходом второго фильтра Хаффмена узла обнаружения ошибок, а второй вход соединен с выходом дешифратора фазового признака.The cyclic synchronization device comprises an error detection unit made of two Huffman filters and a node register connected in series, the Huffman filter consisting of a filter register and a filter adder, a phase sign decoder connected to its second output of the error detection unit, a cyclic synchronization signal generating unit, the first input of which is connected to the first output of the second Huffman filter of the error detection unit, and the second input is connected to the output of the phase sign decoder.
Существенным недостатком вышеуказанного устройства цикловой синхронизации блоков информации, выбранного авторами за прототип, является следующее: неисправности счетчиков от одного до n из общего количества К, когда n≤К-Р (где К общее количество счетчиков, Р - количество счетчиков, выбранное за порог, n - количество неисправных счетчиков устройства, при котором возможно правильное формирование сигнала циклового фазирования), возникших в технологическом цикле производства изделия, а также в процессе эксплуатации при работе на каналах (линиях) без помех (без наличия искажающих факторов) остаются незамеченными, т.к. и без функционирования n неисправных счетчиков при приеме блока информации будет преодолен порог Р и, таким образом, правильно определен конец информационного блока информации и сформирован сигнал цикловой синхронизации (СЦС), обеспечивающий правильное декодирование блока информации.A significant disadvantage of the above device for cyclic synchronization of information blocks selected by the authors for the prototype is the following: malfunctions of counters from one to n of the total number K, when n≤K-P (where K is the total number of counters, P is the number of counters selected for the threshold, n is the number of malfunctioning device counters, at which it is possible to correctly generate a cyclic phasing signal) that arose in the product manufacturing process cycle, as well as during operation when working on channels (lin s) without interference (without the presence of confounding variables) remain undetected because and without the functioning of n faulty counters, upon receipt of the information block, the threshold P will be overcome and, thus, the end of the information information block will be correctly determined and the cyclic synchronization signal (SCS) will be generated, which ensures the correct decoding of the information block.
При работе на реальных каналах связи при наличии помех возможна запись правильно определенных номеров кодовых информационных слов в неисправные счетчики, которые по этой причине будут исключены при вычислении порога Р для формирования СЦС. При этом при наличии неисправных от одного до n счетчиков (из общего количества К) устройства порог Р может быть не преодолен. В этом случае СЦС не будет сформирован и декодирование блока информации будет невозможно. Это приведет к значительному снижению достоверности приема информации на реальных каналах связи. Для исключения отмеченных случаев в процессе технологической тренировки устройств в процессе приемо-сдаточных испытаний требуется специальная дорогостоящая контрольно-проверочная аппаратура, дополнительные конструктивные усложнения устройства и специальные технологические проверки, подтверждающие исправность всех К счетчиков в прототипе. Аналогично в процессе эксплуатации в программе проведения регламентных работ должны быть предусмотрены операции по определению исправности работы всех К счетчиков, которые также требуют использования специальной проверочной аппаратуры. Отмеченный недостаток устройства цикловой синхронизации (циклового фазирования) увеличивает стоимость его изготовления, а также увеличивает стоимость проведения регламентных работ в процессе эксплуатации. Кроме этого, существует вероятность того, что в промежутке времени, между двумя регламентами, неисправности счетчиков (от 1 до n) будут оставаться незамеченными, и комплекс связи с использованием устройства цикловой синхронизации будет функционировать с пониженными характеристиками в части важнейшего параметра - достоверности связи.When working on real communication channels in the presence of interference, it is possible to record correctly defined numbers of code information words in faulty counters, which for this reason will be excluded when calculating the threshold P for the formation of the SCS. Moreover, in the presence of faulty from one to n counters (out of the total number K) of the device, the threshold P may not be overcome. In this case, the SCS will not be formed and the decoding of the information block will be impossible. This will lead to a significant decrease in the reliability of receiving information on real communication channels. To eliminate the noted cases during the technological training of the devices during the acceptance tests, special expensive control and verification equipment, additional structural complications of the device and special technological checks are required to confirm the health of all K counters in the prototype. Similarly, during the operation, the routine maintenance program should include operations to determine the serviceability of all K meters, which also require the use of special test equipment. The noted disadvantage of the cyclic synchronization device (cyclic phasing) increases the cost of its manufacture, and also increases the cost of routine maintenance during operation. In addition, there is a possibility that in the interval between the two regulations, meter failures (from 1 to n) will go unnoticed, and the communication complex using the cyclic synchronization device will function with reduced characteristics in terms of the most important parameter - the reliability of communication.
Недостатком известного устройства для цикловой синхронизации блоков информации является также недостаточно высокая надежность устройства, обусловленная сложной аппаратурной реализацией, особенно когда количество счетчиков К достаточно велико.A disadvantage of the known device for the cyclic synchronization of information blocks is also the insufficiently high reliability of the device, due to the complex hardware implementation, especially when the number of counters K is large enough.
Целью предлагаемого изобретения является упрощение аппаратной реализации устройства путем замены К счетчиков устройства, а также входящих в их состав дешифраторов, схем управления (в прототипе для простоты описания они не были указаны) одной логической схемой обработки чисел, что приводит к повышению надежности функционирования и, как следствие этого, достоверности приема информации, улучшение технологии производства и технологии эксплуатации, а также улучшение габаритно-весовых характеристик устройства. Вместе с тем использование одной схемы логической обработки чисел при отказе или неисправности любого элемента устройства цикловой синхронизации приведет к неработоспособности устройства в целом, что сразу же обнаруживается в автоматическом контрольном режиме комплекса связи, поэтому характеристики устройства в части достоверности приема информации остаются постоянными и равными теоретическим значениям на все время эксплуатации. При этом не требуются специальные регламентные работы, что также снижает стоимость эксплуатации устройств. Поставленная цель достигается тем, что устройство цикловой синхронизации содержит узел обнаружения ошибок, выполненный из последовательно соединенных двух фильтров Хаффмена и регистра узла, причем фильтр Хаффмена состоит из регистра фильтра и сумматора фильтра, дешифратор фазового признака, соединенный своим входом со вторым выходом узла обнаружения ошибок, блок формирования сигнала циклового фазирования, первый вход которого соединен с первым выходом второго фильтра Хаффмена узла обнаружения ошибок, а второй вход соединен с выходом дешифратора фазового признака. Новым является то, что в него введены схема управления, первый вход которой соединен с выходом дешифратора фазового признака, второй вход соединен с первым тактовым входом устройства, третий вход соединен со вторым тактовым входом устройства, схема ИЛИ, соединенная своими входами с выходами схемы управления, а выход схемы ИЛИ соединен с третьим входом блока формирования сигнала циклового фазирования (БФСЦФ), причем блок формирования сигнала циклового фазирования выполнен на одной схеме логической обработки чисел и состоит из коммутатора сигналов двух чисел, арифметического сумматора двух чисел, запоминающего устройства, предназначенного для записи К чисел, по количеству К информационных слов, требующихся для формирования сигнала цикловой синхронизации, схемы совпадения И, дешифратора, счетчика импульсов, выполняющего функцию порогового элемента, причем разряды с шестого по десятый входа Б коммутатора сигналов двух чисел подсоединены к первому входу БФСЦФ, разряды с первого по пятый и одиннадцатый входа Б коммутатора сигналов двух чисел подключены к шине питания, а двенадцатый разряд входа Б коммутатора сигналов двух чисел соединен с шиной “сигнальная земля”, коммутатор сигналов двух чисел своими разрядами входа А соединен с выходами запоминающего устройства, выходы с первого по одиннадцатый коммутатора сигналов двух чисел соединены с разрядами с первого по одиннадцатый входа Б арифметического сумматора двух чисел, двенадцатый разряд входа Б и двенадцатый разряд входа А арифметического сумматора двух чисел подключены к шине питания, вход переноса P0 арифметического сумматора двух чисел соединен с выходом схемы совпадения И, схема совпадения И соединена своим первым входом с выходом дешифратора, а вторым входом подключена ко второму входу БФСЦФ, тактовые входы С запоминающего устройства подсоединены к третьему входу БФСЦФ, входы дешифратора также соединены с выходами с первого по пятый запоминающего устройства, информационные входы D которого соединены с выходами разрядов с первого по одиннадцатый арифметического сумматора двух чисел, выход двенадцатого разряда которого соединен с тактовым входом С счетчика импульсов, разрешающий вход V которого соединен со вторым выходом схемы управления, а на установочный вход R счетчика импульсов и на установочные входы R запоминающего устройства подается сигнал начальной установки НУ, при этом на выходе счетчика импульсов формируется сигнал цикловой синхронизации (СЦС).The aim of the invention is to simplify the hardware implementation of the device by replacing K counters of the device, as well as their descramblers, control circuits (they were not indicated in the prototype for simplicity of description) with a single logic processing of numbers, which leads to an increase in the reliability of operation and, as the consequence of this is the reliability of the reception of information, the improvement of production technology and operating technology, as well as the improvement of the overall weight characteristics of the device. At the same time, the use of one logical number processing scheme in the event of failure or malfunction of any element of the cyclic synchronization device will lead to the inoperability of the device as a whole, which is immediately detected in the automatic control mode of the communication complex, therefore, the device’s characteristics regarding the reliability of information reception remain constant and equal to theoretical values for all the time of operation. At the same time, special routine maintenance is not required, which also reduces the cost of operating the devices. The goal is achieved in that the cyclic synchronization device comprises an error detection unit made of two Huffman filters and a node register, and the Huffman filter consists of a filter register and a filter adder, a phase sign decoder connected to the second output of the error detection unit by its input, a phasing signal generating unit, the first input of which is connected to the first output of the second Huffman filter of the error detection unit, and the second input is connected to the output phase decoder feature. What is new is that a control circuit is introduced into it, the first input of which is connected to the output of the phase indicator decoder, the second input is connected to the first clock input of the device, the third input is connected to the second clock input of the device, the OR circuit connected by its inputs to the outputs of the control circuit, and the output of the OR circuit is connected to the third input of the cyclic phasing signal generating unit (BFSCF), and the cyclic phasing signal generating unit is made on the same logic of processing numbers and consists of a switch signals of two numbers, an arithmetic adder of two numbers, a memory device designed to record K numbers, by the number K of information words required to generate a cyclic synchronization signal, a coincidence circuit AND, a decoder, a pulse counter that performs the function of a threshold element, and the sixth to the tenth input of the B switch of two-digit signals is connected to the first input of the BFSCF, the bits from the first to the fifth and eleventh inputs of the B switch of two-digit signals are connected to the power bus, and two the eleventh bit of input B of the two-digit signal switch is connected to the signal ground bus, the two-digit signal switch with its input bits A is connected to the outputs of the storage device, the outputs from the first to eleventh two-digit signal switch are connected to the bits from the first to eleventh input B of the arithmetic adder two numbers, the twelfth bit of input B and the twelfth bit of input A of an arithmetic adder of two numbers are connected to the power bus, the transfer input P 0 of the arithmetic adder of two numbers is connected with the output of the matching circuit And, the matching circuit And is connected to its first input with the output of the decoder, and the second input is connected to the second input of the BFSCF, the clock inputs from the storage device are connected to the third input of the BFSCF, the inputs of the decoder are also connected to the outputs from the first to fifth storage device, information inputs D of which is connected to the outputs of the bits from the first to eleventh arithmetic adder of two numbers, the output of the twelfth bit of which is connected to the clock input C of the pulse counter, permission the input V of which is connected to the second output of the control circuit, and the installation signal R of the memory device and the installation inputs R of the memory device are supplied with the initial setting signal NU, while the output of the pulse counter generates a cyclic synchronization signal (SCC).
Изобретение поясняется чертежом, на котором приведена структурная схема устройства цикловой синхронизации блоков информации.The invention is illustrated in the drawing, which shows a structural diagram of a device for cyclic synchronization of information blocks.
Устройство цикловой синхронизации содержит узел обнаружения ошибок 1, состоящий из двух последовательно соединенных фильтра Хаффмена 2, каждый из которых, в свою очередь, состоит из регистра 3 и сумматора 4; регистра узла 5, дешифратор фазового признака 6, схему управления 7, схему ИЛИ 8, блок формирования сигнала циклового фазирования 9, выполненный на одной схеме логической обработки чисел, который состоит из коммутатора сигналов двух чисел 10, арифметического сумматора двух чисел 11, запоминающего устройства 12, предназначенного для записи К чисел, по количеству К информационных слов, требующихся для формирования сигнала цикловой синхронизации, схемы совпадения И 13, дешифратора 14, счетчика импульсов 15, выполняющего функцию порогового элемента.The cyclic synchronization device comprises an error detection unit 1, consisting of two Huffman filters 2 connected in series, each of which, in turn, consists of a register 3 and an adder 4; node register 5, phase sign decoder 6, control circuit 7, OR circuit 8, cyclic phasing signal generating unit 9, executed on one logic processing circuit of numbers, which consists of a switch of signals of two numbers 10, an arithmetic adder of two numbers 11, a storage device 12 , designed to record K numbers, by the number K of information words required to generate a cyclic synchronization signal, coincidence circuit 13, decoder 14, pulse counter 15, which performs the function of a threshold element.
Устройство работает следующим образом.The device operates as follows.
Информация, поступающая на информационный вход Вх. И узла обнаружения ошибок 1, преобразуется в первом фильтре Хаффмена 2, состоящем из регистра фильтра 3 и сумматора фильтра 4, поступает на второй фильтр Хаффмена 2 и далее на регистр узла 5, с выхода которого поступает на вход дешифратора фазового признака 6. Структура фильтров Хаффмена 2, регистра узла 5 и дешифратора фазового признака 6 определяется полиномами, выбранными при кодировании. В описываемом варианте, например, используется код Боуза-Чоудхури-Холквингема (31,16) (БЧХ). При выделении фазового признака в дешифраторе фазового признака 6 с выхода регистра фильтра 3 второго фильтра Хаффмена 2 на разряды с шестого по одиннадцатый входа Б коммутатора сигналов двух чисел 10 блока формирования сигнала циклового фазирования 9 поступает пятиразрядное число, соответствующее номеру кодового слова в информационном блоке поступившей информационной последовательности. Коммутатор сигналов двух чисел 10 на два входа Б и А подключен пятью младшими разрядами входа Б к шине питания. Соединение обусловлено тем, что правильный фазовый признак (ФП) может быть выделен только на тридцать первом бите последовательности кода БЧХ. Одиннадцатый разряд входа Б коммутатора сигналов двух чисел 10, как и первые пять, подключен к шине питания, двенадцатый разряд входа Б коммутатора сигналов двух чисел 10 подключен к сигнальной земле. Разряды второго входа А коммутатора сигналов двух чисел 10 соединены с выходами запоминающего устройства 12. Вход Р коммутатора сигналов двух чисел 10 подключен через второй вход БФСЦФ 9 к выходу дешифратора фазового признака 6. Выходы с первого по одиннадцатый коммутатора сигналов двух чисел 10 подключены к разрядам с первого по одиннадцатый входа Б арифметического сумматора двух чисел 11, который осуществляет запись результатов суммирования сигналов, поступающих на его входы А и Б, а разряды со второго по одиннадцатый входа А арифметического сумматора двух чисел 11 подсоединены к шине "сигнальная земля".Information received at the information input And the error detection node 1, is converted to the first Huffman filter 2, consisting of the filter register 3 and the filter adder 4, enters the second Huffman filter 2 and then to the register of the node 5, from the output of which goes to the input of the phase sign decoder 6. Huffman filter structure 2, the register of the node 5 and the phase sign decoder 6 is determined by the polynomials selected during encoding. In the described embodiment, for example, the Bowes-Chowdhury-Holckingham code (31.16) (BCH) is used. When you select the phase sign in the decoder phase sign 6 from the output of the filter register 3 of the second Huffman filter 2 to the digits from the sixth to eleventh input B of the two-digit signal switch 10 of the phase-phasing signal generation unit 9, a five-digit number corresponding to the codeword number in the information block of the received information sequence. The switchboard of signals of two numbers 10 to two inputs B and A is connected by the five least significant bits of input B to the power bus. The connection is due to the fact that the correct phase characteristic (FP) can be allocated only on the thirty-first bit of the BCH code sequence. The eleventh bit of input B of the switch of signals of two numbers 10, like the first five, is connected to the power bus, the twelfth bit of input B of the switch of signals of two numbers 10 is connected to the signal ground. The bits of the second input A of the signal switch of two numbers 10 are connected to the outputs of the storage device 12. The input P of the signal switch of two numbers 10 is connected through the second input of the BFSCF 9 to the output of the phase sign decoder 6. The outputs from the first to eleventh switch of the signals of two numbers 10 are connected to the bits with the first to eleventh inputs B of an arithmetic adder of two numbers 11, which records the results of summing the signals received at its inputs A and B, and the bits from the second to eleventh inputs A of the arithmetic About the adder two numbers 11 are connected to the bus "signal ground".
Вход переноса Р0 сигнала переноса арифметического сумматора двух чисел 11 соединен с выходом схемы совпадения И 13. Схема совпадения И 13 подключена своим первым входом к выходу дешифратора 14, а вторым входом через второй вход БФСЦФ 9 к выходу дешифратора фазового признака 6.The transfer input P 0 of the transfer signal of the arithmetic adder of two numbers 11 is connected to the output of the coincidence circuit And 13. The coincidence circuit And 13 is connected with its first input to the output of the decoder 14, and the second input through the second input of the BFSCF 9 to the output of the phase sign decoder 6.
Входы дешифратора 14 соединены с выходами с первого по пятый запоминающего устройства 12. Выходы разрядов с первого по одиннадцатый арифметического сумматора двух чисел 11 соединены с информационными входами D запоминающего устройства 12. Выход двенадцатого разряда арифметического сумматора двух чисел 11 соединен с тактовым входом С счетчика импульсов 15, выполняющего функцию порогового устройства.The inputs of the decoder 14 are connected to the outputs from the first to the fifth memory device 12. The outputs of the bits from the first to eleventh arithmetic adder of two numbers 11 are connected to the information inputs D of the memory device 12. The output of the twelfth bit of the arithmetic adder of two numbers 11 is connected to the clock input C of the pulse counter 15 performing the function of a threshold device.
Разрешающий вход V счетчика импульсов 15 подключен ко второму выходу схемы управления 7. Установочный вход R счетчика импульсов 15 соединен с сигналом начальной установки НУ, поступающим на вход устройства цикловой синхронизации. С выхода счетчика импульсов 15 сигнал цикловой синхронизации поступает в сопрягающие устройства для дальнейшей обработки информации.The permissive input V of the pulse counter 15 is connected to the second output of the control circuit 7. The installation input R of the pulse counter 15 is connected to the initial setting signal NU, which is input to the cyclic synchronization device. From the output of the pulse counter 15, the cyclic synchronization signal is supplied to the coupling devices for further processing of information.
Дешифратор фазового признака 6 при обнаружении комбинации фазового признака (ФП) безошибочного кодового слова блока информации в информационной последовательности выдает управляющий сигнал на первый вход схемы управления 7. Второй вход схемы управления 7 является первым тактовым входом устройства цикловой синхронизации Вх 1.The phase sign decoder 6, upon detecting the combination of the phase sign (FP) of the error-free code word of the information block in the information sequence, provides a control signal to the first input of the control circuit 7. The second input of the control circuit 7 is the first clock input of the cyclic synchronization device Bx 1.
На второй вход схемы управления 7 поступает сигнал с тактовой частотой, в К·m раз превышающей скорость поступления элементов информационных словThe second input of the control circuit 7 receives a signal with a clock frequency, K · m times the speed of receipt of elements of information words
K·m·FПРМ,K · m · F PFP
где К - число правильно вычисленных номеров информационных слов, необходимых для вычисления и формирования сигнала цикловой синхронизации блока информации;where K is the number of correctly calculated numbers of information words necessary for calculating and generating a cyclic synchronization signal of an information block;
m - целое число (например m=2-3);m is an integer (e.g. m = 2-3);
FПРМ - скорость поступления на вход устройства элементов информационных слов.F PFP - the speed at which the input device elements of information words.
Третий вход схемы управления является вторым тактовым входом устройства цикловой синхронизации Вх 2.The third input of the control circuit is the second clock input of the cyclic synchronization device Bx 2.
На третий вход схемы управления 7 поступает сигнал с тактовой частотой, равной скорости поступления элементов информационных слов (FПРМ).The third input of the control circuit 7 receives a signal with a clock frequency equal to the speed of receipt of the elements of information words (F PFP ).
С первого выхода схемы управления 7 на первый вход схемы ИЛИ 8 поступают сформированные по фазе и времени относительно сигнала FПРМ сигналы фазового признака в середине периода времени, соответствующего уровню "log 1" сигнала FПРМ. Со второго выхода схемы управления 7 на второй вход схемы ИЛИ 8 поступает К тактовых сигналов перезаписи чисел в ячейках запоминающего устройства в период времени, соответствующего уровню "log 0" сигнала FПРМ.From the first output of the control circuit 7, the first input of the OR circuit 8 receives phase and time generated signals relative to the F PFP signal, phase-sign signals in the middle of the time period corresponding to the level of "log 1" of the F PFP signal. From the second output of the control circuit 7, the second input of the OR circuit 8 receives K clock signals for overwriting the numbers in the cells of the storage device in a period of time corresponding to the level of "log 0" signal F PRM .
Выход схемы ИЛИ 8 подключен к тактовым входам С запоминающего устройства (ЗУ) 12.The output of the OR circuit 8 is connected to the clock inputs From the storage device (memory) 12.
Объем запоминающего устройства должен быть достаточным для записи К чисел (по числу фазовых признаков, используемых для формирования сигналов цикловой синхронизации, или числу счетчиков в прототипе), при этом максимальное значение каждого числа равно числу бит в блоке информации, то есть определяется произведениемThe volume of the storage device should be sufficient to record K numbers (by the number of phase characteristics used to generate cyclic synchronization signals, or by the number of counters in the prototype), while the maximum value of each number is equal to the number of bits in the information block, that is, determined by the product
L·M,L · M,
где L - число бит в слове БЧХ информационного блока;where L is the number of bits in the word BCH information block;
М - число слов кода БЧХ в информационном блоке.M is the number of words of the BCH code in the information block.
В качестве запоминающего устройства для записи чисел К (с максимальным значением L·M) и последовательной их перезаписи (переноса) удобно использовать регистры сдвига, число которых равно PL, а количество ступеней каждого из РL регистров равно К.It is convenient to use shift registers, the number of which is equal to P L , and the number of steps of each of the P L registers is K., as a storage device for recording the numbers K (with the maximum value L · M) and sequentially rewriting (transferring) them.
Запоминающее устройство выполнено на РL регистрах, каждый регистр на К разрядов, где РL - разрядность двоичного числа бит информационного блока (L·M).The storage device is made in P L registers, each register in K bits, where P L is the bit capacity of the binary number of bits of the information block (L · M).
При поступлении безошибочного кодового слова в узел обнаружения ошибок 1 устройства цикловой синхронизации в регистре 3 фильтра Хаффмана 2 формируется число, содержащее номер информационного слова БЧХ - пять разрядов двоичного числа. Дешифратор фазового признака 6 при обнаружении комбинации фазового признака (ФП) кодового информационного слова блока информации выдает сигнал на вход Р коммутатора сигналов двух чисел 10, по которому коммутатор подключает сигналы со своего выхода на вход Б арифметического сумматора двух чисел 11.Upon receipt of an error-free code word in the error detection unit 1 of the cyclic synchronization device, a number is formed in register 3 of the Huffman filter 2, which contains the number of the BCH information word — five bits of a binary number. The phase sign decoder 6, upon detecting a combination of a phase sign (FP) of the code information word of the information block, gives a signal to the input P of the two-digit signals signal 10, through which the switch connects the signals from its output to the input B of the arithmetic adder of two numbers 11.
Сформированное число на выходе арифметического сумматора двух чисел 11 будет равно количеству бит в блоке информации от начала блока до конца информационного слова, на котором выделен данный ФП, сформированный дешифратором фазового признака 6.The generated number at the output of the arithmetic adder of two numbers 11 will be equal to the number of bits in the information block from the beginning of the block to the end of the information word on which this FI is selected, formed by the phase sign decoder 6.
Это число первым сигналом из серии K·FПРМ со схемы управления 7 через схему ИЛИ 8 записывается в первые ячейки регистров (1-PL) запоминающего устройства (ЗУ) 12.This number is the first signal from the K · F series of PFPs from the control circuit 7 through the OR circuit 8 is recorded in the first cells of the registers (1-P L ) of the storage device (memory) 12.
Если ФП правильно формируется для первого информационного слова, то с первым сигналом ФП в первые ячейки регистров (первая ступень ЗУ) будет записано число L, если - для второго слова, в первые ячейки регистров будет записано число 2L, - для третьего слова - 3L и так далее. Сигналами из серии К·FПРМ, поступающими со схемы управления 7 через схему ИЛИ 8 число из первой ступени регистров ЗУ 12 последовательно переписывается - из ячеек 1-РL - в ячейки 1'-Р'L; из ячеек 1'-Р'L в ячейки 1"-Р"L и т.д. Последним сигналом из серии K·FПРМ, поступившим в ЗУ 12, число будет переписано в ячейки 1К-Р
Дешифратор 14, подключенный своими входами к выходам с первого по пятый последних ступеней пяти регистров ЗУ 12 (для рассмотрения примера с кодом БЧХ (31/16)), обеспечивает перевод 5-ти младших разрядов из состояния 11111 в состояние 00001 (минуя состояние 00000) с переносом 1 в старший разряд (эта операция упрощает дешифрацию чисел L*M) путем добавления числа два.The decoder 14, connected with its inputs to the outputs from the first to the last five stages of the five registers of the memory 12 (for example, with the BCH code (31/16)), provides the transfer of the 5 least significant bits from state 11111 to state 00001 (bypassing state 00000) with the transfer of 1 to the high order (this operation simplifies the decryption of L * M numbers) by adding the number two.
При приходе очередного сигнала FПРМ, последовательностью К тактов, со схемы управления 7 через схему ИЛИ 8 произойдет последовательная перезапись чисел в соответствующих разрядах регистров. После выполнения указанных перезаписей к числу в арифметическом сумматоре двух чисел 11 прибавляется единица или двойка (число 2 в моменты срабатывания дешифратора 14).Upon the arrival of the next signal F PFP , by a sequence of K clocks, from the control circuit 7 through the OR 8 circuit, sequential rewriting of numbers in the corresponding bits of the registers will occur. After performing the above rewrites, one or two is added to the number in the arithmetic adder of two numbers 11 (the number 2 at the times of the operation of the decoder 14).
Последующие операции с числом, определяющим количество принятых бит в блоке информации, записанным с первым сформированным сигналом ФП с приходом последующих сигналов FПРМ, аналогичны вышеописанному.Subsequent operations with a number that determines the number of received bits in the information block recorded with the first generated FP signal with the arrival of subsequent F PFP signals are similar to those described above.
При формировании второго сигнала ФП благодаря подключению выхода дешифратора фазового признака 6 к запрещающему входу схемы совпадения И 13 сигналом с выхода схемы совпадения И 13 запрещается выполнение операции сложения арифметическим сумматором двух чисел 11. Сигналом ФП через схему ИЛИ 8 ранее записанное число из первых разрядов регистров (1-PL) ЗУ 12 будет переписано во вторые разряды регистров (1'-Р'L) ЗУ 12, а в освободившиеся первые разряды регистров (1-РL) ЗУ 12 запишется сформированное число, соответствующее выделенному ФП.When the second FP signal is generated, by connecting the output of the phase sign decoder 6 to the inhibitory input of the matching circuit And 13 the signal from the output of the matching circuit And 13 prohibits the addition of two numbers 11 by the arithmetic adder. 1-P L ) of the memory 12 will be rewritten into the second bits of the registers (1'-P ' L ) of the memory 12, and the generated number corresponding to the allocated FP will be written to the freed up first bits of the registers (1-P L ) of the memory 12.
После этого с приходом последующих сигналов FПРМ по ступеням регистров будут последовательно переписываться уже два числа, определяющих количество принятых бит, информационного блока, но вычисленных:After that, with the arrival of subsequent signals F of the PfP , two numbers will be sequentially written over the register steps, which will determine the number of received bits of the information block, but calculated:
первое - по первому сформированному дешифратором фазового признака 6 сигналу ФП и операциями суммирования по описанному алгоритму,the first - according to the first phase signal generated by the phase attribute 6 decoder 6 and the summing operations according to the described algorithm,
второе - по второму сформированному дешифратором фазового признака 6 сигналу ФП и операциями суммирования по описанному алгоритму.the second - according to the second phase signal generated by the phase attribute 6 decoder FP and summation operations according to the described algorithm.
То есть при условии правильного приема двух информационных слов оба числа, записанные в двух ступенях регистров ЗУ 12, будут одинаковыми.That is, provided that the two information words are correctly received, both numbers recorded in two steps of the memory registers 12 will be the same.
С приходом очередных сигналов ФП вышеописанные операции с числами в ступенях регистров ЗУ 12 будут аналогичными.With the arrival of the next FP signals, the above operations with numbers in the steps of the registers of the memory 12 will be similar.
Таким образом, в конце информационного блока, при условии, что количество сформированных сигналов ФП при приеме блока информации равно или больше К, в регистрах ЗУ 12 будет записано К чисел:Thus, at the end of the information block, provided that the number of generated FP signals upon receipt of the information block is equal to or greater than K, K numbers will be recorded in the memory registers 12:
1 число в первых разрядах регистров (1-PL) ЗУ 12,1 number in the first bits of the registers (1-P L ) memory 12,
2 число во вторых разрядах регистров (1'-РL) ЗУ 12,2 the number in the second bits of the registers (1'-P L ) memory 12,
К число в К разрядах регистров (1K-Р
Если все слова записаны правильно с правильными номерами информационных слов, то числа во всех ступенях регистров ЗУ 12 будут одинаковыми и равны числу бит информационного блока.If all words are spelled correctly with the correct numbers of information words, then the numbers in all steps of the registers of the memory 12 will be the same and equal to the number of bits of the information block.
После окончания сигнала FПРМ, соответствующего последнему биту информационного блока, К сигналами из серии K·FПРМ со схемы ИЛИ 8 через ЗУ 12 и коммутатор сигналов двух чисел 10 арифметический сумматор двух чисел 11 с выхода РL+1 выдает К сигналов переполнения. При подключении выхода РL+1 арифметического сумматора двух чисел 11 к тактовому входу С счетчика импульсов 15, а также подключению разрешающего входа V счетчика импульсов 15 ко второму выходу схемы управления 7, формирующему сигналы серии К·FПРМ с выхода Р счетчика импульсов 15, выдается сигнал СЦС (сигнал преодоления выбранного порога, при общем количестве К сигналов переполнения).After the end of the signal F PFP corresponding to the last bit of the information block, K signals from the series K · F PFP from the circuit OR 8 through the memory 12 and the switch of signals of two numbers 10, the arithmetic adder of two numbers 11 from the output P L + 1 gives K overflow signals. When connecting the output P L + 1 of the arithmetic adder of two numbers 11 to the clock input C of the pulse counter 15, as well as connecting the enable input V of the pulse counter 15 to the second output of the control circuit 7, generating signals of the K · F PFP series from the output P of the pulse counter 15, an SCS signal is issued (a signal to overcome the selected threshold, with a total number K of overflow signals).
При ошибках и искажениях в кодовых словах сигнал СЦС будет выдан счетчиком импульсов 15, если количество переполнений арифметического сумматора двух чисел 11 будет не менее порога Р, т.е. когда в конце информационного блока в регистрах ЗУ 12 будет записано не менее Р чисел с правильно определенными номерами информационных слов.In case of errors and distortions in the code words, the SSC signal will be issued by a pulse counter 15 if the number of overflows of the arithmetic adder of two numbers 11 is not less than threshold P, i.e. when at least P numbers with correctly defined numbers of information words will be recorded in the registers of memory 12 at the end of the information block.
Таким образом, использование в заявляемом устройстве одной схемы логической обработки чисел вместо К счетчиков, используемых в прототипе, значительно уменьшает количество микросхем в устройстве, а следовательно, уменьшает объем устройства по сравнению с прототипом примерно на 25-50%. Действительно, при увеличении числа К все связи и элементы устройства практически не изменяются, а увеличивается лишь число разрядов РL регистров, что незначительно увеличивает количество микросхем устройства. Значительное уменьшение количества элементов в устройстве в соответствующее число раз увеличивает надежность устройства и приводит к снижению стоимости устройства.Thus, the use in the inventive device of one logic processing circuit of numbers instead of K counters used in the prototype, significantly reduces the number of microcircuits in the device, and therefore, reduces the volume of the device compared to the prototype by about 25-50%. Indeed, with an increase in the number K, all the connections and elements of the device practically do not change, and only the number of bits P L registers increases, which slightly increases the number of device microcircuits. A significant reduction in the number of elements in the device by an appropriate number of times increases the reliability of the device and reduces the cost of the device.
Вместе с тем использование одной схемы логической обработки чисел при отказе или неисправности любого элемента устройства цикловой синхронизации приведет к неработоспособности устройства в целом, что сразу же обнаруживается в автоматическом контрольном режиме комплекса связи, поэтому характеристики устройства в части достоверности приема информации остаются постоянными и равными теоретическим значениям на все время эксплуатации. При этом не требуются специальные регламентные работы, что также снижает стоимость эксплуатации устройств.At the same time, the use of one logical number processing scheme in the event of failure or malfunction of any element of the cyclic synchronization device will lead to the inoperability of the device as a whole, which is immediately detected in the automatic control mode of the communication complex, therefore, the device’s characteristics regarding the reliability of information reception remain constant and equal to theoretical values for the entire period of operation. At the same time, special routine maintenance is not required, which also reduces the cost of operating the devices.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2003106529/09A RU2249920C2 (en) | 2003-03-07 | 2003-03-07 | Device for cylce synchronization of data blocks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2003106529/09A RU2249920C2 (en) | 2003-03-07 | 2003-03-07 | Device for cylce synchronization of data blocks |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2003106529A RU2003106529A (en) | 2004-12-20 |
| RU2249920C2 true RU2249920C2 (en) | 2005-04-10 |
Family
ID=35612089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2003106529/09A RU2249920C2 (en) | 2003-03-07 | 2003-03-07 | Device for cylce synchronization of data blocks |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2249920C2 (en) |
-
2003
- 2003-03-07 RU RU2003106529/09A patent/RU2249920C2/en active
Non-Patent Citations (1)
| Title |
|---|
| МАРТЫНОВ Е.М. Синхронизация в системах передачи дискретных сообщений, Москва, Связь, 1972, стр.185-186. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1469465A (en) | Detection of errors in digital information transmission systems | |
| JPS592416B2 (en) | digital correlation receiver | |
| JPS6340080B2 (en) | ||
| US3252139A (en) | Code validity system and method for serially coded pulse trains | |
| RU2249920C2 (en) | Device for cylce synchronization of data blocks | |
| GB1108047A (en) | A data transmission system | |
| US6027243A (en) | Parity check circuit | |
| US5483542A (en) | Byte error rate test arrangement | |
| SU1005059A1 (en) | Majority decoding device | |
| JPS60254845A (en) | Data communication system under remote control | |
| SU1327308A2 (en) | Device for isolating recurrent signal with error detection | |
| SU1709538A1 (en) | Device for majority decoding of authenticated cyclic codes for 3-fold pattern iteration | |
| SU866766A1 (en) | Device for protecting from errors with solving feedback | |
| JPH04329721A (en) | Data reception method | |
| SU1591019A1 (en) | Device for checking and restoring data by modulo two | |
| SU1478217A1 (en) | Fibonacci code-3 checker | |
| SU1091211A1 (en) | Device for detecting errors under transmitting codes | |
| SU1246384A2 (en) | Device for measuring characteristics of discrete communication channel | |
| SU1513626A1 (en) | Series-to-parallel code converter | |
| SU1539816A1 (en) | Device for reducing redundancy of discrete information | |
| JP3245622B2 (en) | Pattern comparison method | |
| SU1068942A1 (en) | Device for checking binary information in berger codes | |
| SU1141577A2 (en) | Device for majority decoding of cyclic codes in the event of three-fold repetition of combination | |
| SU1073799A1 (en) | Storage with single error correction | |
| SU1596336A1 (en) | Device for checking two pulse sequences |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20120731 |