RU2223597C1 - Digital frequency synthesizer - Google Patents

Abstract

FIELD: radio engineering; radio receivers and transmitters. SUBSTANCE: digital frequency synthesizer has pulse generator, pulse inhibit circuit, modulo N counter, digital divider, phase delay storage, programmable delay generator whose digit capacity and speed are maintained constant, EXCLUSIVE OR circuit, and modulo two pulse multiplier. EFFECT: enhanced precision of pulse train generation. 1 cl, 1 dwg

Description

Изобретение относится к радиотехнике, в частности к технике цифрового вычислительного синтеза частот, и может быть использовано для формирования сетки частот в радиопередающих и радиоприемных устройствах, а также в устройствах синхронизации различного применения. The invention relates to radio engineering, in particular to the technique of digital computational synthesis of frequencies, and can be used to form a frequency grid in radio transmitting and receiving devices, as well as in synchronization devices for various applications.

Известны устройства пассивного цифрового синтеза частот путем сложения потоков двухуровневых сигналов, в которых исходный поток импульсов с эталонной частотой поступает на ряд делителей частоты. Потоки импульсов с входа и выхода делителей поступают на соответствующие ключи-счетчики, которые имеют по два входа и одному выходу. Выходные импульсы делителя служат метками времени, которые делят поток выходных сигналов на пачки. Счетчик, ориентируясь по этим меткам, ведет счет импульсов в каждой пачке и, в зависимости от нужной частоты, не пропускает нужное число импульсов, выбирая их так, чтобы обеспечивалось несовпадение моментов времени появления импульсов на выходах любых двух ключей. Все потоки складываются с помощью элемента ИЛИ и образуют общий поток импульсов со средней частотой, равной требуемой [1]. Known devices for passive digital frequency synthesis by adding the flows of two-level signals in which the initial pulse stream with a reference frequency arrives at a number of frequency dividers. The flows of pulses from the input and output of the dividers go to the corresponding counter keys, which have two inputs and one output. The output pulses of the divider are time stamps that divide the output stream into bursts. The counter, guided by these marks, keeps track of the pulses in each packet and, depending on the desired frequency, does not miss the required number of pulses, choosing them so that there is a mismatch between the times of appearance of the pulses at the outputs of any two keys. All flows are added using the OR element and form a common pulse stream with an average frequency equal to the required [1].

Недостатком устройств является наличие в спектре синтезированного сигнала большого количества побочных составляющих. A disadvantage of the device is the presence in the spectrum of the synthesized signal of a large number of side components.

Известны также устройства оптимального цифрового синтеза с потоком двухуровневых импульсов, в которых с целью минимизации суммарной мощности всех побочных составляющих в спектре выходного сигнала осуществляется выбор из исходного потока импульсов эталонной частоты импульсов, ближайших к импульсам гипотетической (расчетной) последовательности. Данные устройства содержат последовательно соединенные генератор импульсов эталонной частоты f₀ и делитель частоты с переменным коэффициентом деления (ДПКД), управляющий вход и выход которого подключены соответственно к выходу и входу анализатора. Анализатор представляет собой вычислитель, программируемый кодом с устройства управления и вырабатывающий сигнал переключения коэффициента деления ДПКД, который принимает значения N и N+1 [1].Optimal digital synthesis devices with a two-level pulse stream are also known, in which, in order to minimize the total power of all side components in the output signal spectrum, the reference pulse frequency closest to the hypothetical (calculated) sequence pulses is selected from the initial pulse stream. These devices contain a series-connected pulse generator of the reference frequency f ₀ and a frequency divider with a variable division ratio (DPCD), the control input and output of which are connected respectively to the output and input of the analyzer. The analyzer is a computer programmed by the code from the control device and generating a signal for switching the division coefficient of the DPKD, which takes the values N and N + 1 [1].

Недостатком устройств является то, что для существенного подавления побочных составляющих необходимо выбирать большие значения N, что ограничивает диапазон выходных частот. The disadvantage of the device is that for a significant suppression of side components it is necessary to choose large values of N, which limits the range of output frequencies.

Наиболее близким к изобретению является синтезатор пассивного цифрового синтеза частот с фазовой коррекцией потока двухуровневых импульсов, содержащий генератор импульсов (ГИ) эталонной частоты f₀, входную шину кода установки частоты f_вых, схему исключения импульса, счетчик по модулю N, цифровой делитель, накопитель фазовой задержки и программируемый генератор задержки, причем выход ГИ соединен с информационным входом схемы исключения импульса, управляющий вход которой соединен с выходным разрядом переноса накопителя фазовой задержки, а выход - со счетным входом счетчика по модулю N, управляющий вход счетчика по модулю N соединен с первым выходом (N) цифрового делителя, а выход - с информационным входом программируемого генератора задержки, на управляющий вход которого подается код задержки фазы с выхода накопителя фазовой задержки, информационный вход которого соединен со вторым выходом (К) цифрового делителя, а управляющий вход - с выходом программируемого генератора задержки и выходом синтезатора [2].Closest to the invention is a passive digital frequency synthesizer with phase correction of a two-level pulse stream, comprising a pulse generator (GI) of a reference frequency f ₀ , an input bus of a frequency setting code f _o , a pulse elimination circuit, a counter modulo N, a digital divider, a phase storage delays and a programmable delay generator, and the output of the GI is connected to the information input of the pulse elimination circuit, the control input of which is connected to the output discharge transfer of the drive phase delay and, and the output is with the counter counter input modulo N, the counter control input modulo N is connected to the first output (N) of the digital divider, and the output is connected to the information input of the programmable delay generator, to the control input of which a phase delay code is supplied from the drive output phase delay, the information input of which is connected to the second output (K) of the digital divider, and the control input to the output of the programmable delay generator and the output of the synthesizer [2].

При отношении частот
f₀/f_вых = N+αQ, (1)
где N - целое значение, α/Q - неделимая дробь, цифровой делитель вычисляет значения N и
K = 2ⁿ•(α/Q), (2)
где n - разрядность накопителя фазовой задержки и программируемого генератора задержки.With respect to frequencies
f ₀ / f _out = N + αQ, (1)
where N is an integer value, α / Q is an indivisible fraction, the digital divider calculates the values of N and
K = 2 ⁿ • (α / Q), (2)
where n is the bit capacity of the phase delay accumulator and the programmable delay generator.

Соответственно устанавливается коэффициент деления счетчика по модулю N и приращение содержимого накопителя фазовой задержки К. На i-м периоде выходного сигнала синтезатора N импульсов с выхода ГИ проходят через схему запрета импульса на счетный вход счетчика по модулю N, после чего последний формирует импульс, поступающий на информационный вход программируемого генератора задержки. Программируемый генератор задержки задерживает этот импульс на время

где Т₀ - период импульсов ГИ, А_i - текущее содержимое накопителя фазовой задержки, а Т₀/2ⁿ - дискрет формирования фазовой задержки.Correspondingly, the division coefficient of the counter modulo N and the increment of the contents of the phase delay accumulator K. programmable delay generator information input. A programmable delay generator delays this pulse for a while

where T ₀ - GI period pulses A _i - the current contents of the phase accumulator delay, and T _0/2 ⁿ - formation of discrete phase delay.

Появившийся на выходе программируемого генератора задержки i-й импульс синтезируемой последовательности поступает на управляющий вход накопителя фазовой задержки для подготовки к формированию (i+1)-го импульса. При этом происходит увеличение текущего значения накопителя фазовой задержки A_i+1= A_i+K, если нет переполнения, и A_i+1=A_i+K-2ⁿ, если произошло переполнение накопителя. В последнем случае сигнал переполнения с выхода накопителя фазовой задержки поступает на управляющий вход схемы запрета импульса. Схема запрета импульса запрещает прохождение одного импульса от генератора импульсов, обеспечивая формирование (i+1)-го выходного импульса счетчиком по модулю N через N+1 периодов импульсов ГИ, что соответствует фазовой коррекции выходного сигнала синтезатора на Т₀.The i-th pulse of the synthesized sequence that appears at the output of the programmable delay generator is fed to the control input of the phase delay accumulator to prepare for the formation of the (i + 1) -th pulse. In this case, the current value of the phase delay accumulator increases A _{i + 1} = A _i + K if there is no overflow, and A _{i + 1} = A _i + K-2 ⁿ if the overflow of the drive has occurred. In the latter case, the overflow signal from the output of the phase delay accumulator is fed to the control input of the pulse inhibit circuit. The pulse inhibitory scheme prohibits the passage of one pulse from the pulse generator, providing the formation of the (i + 1) -th output pulse by a modulo counter N through N + 1 periods of GI pulses, which corresponds to the phase correction of the synthesizer output signal to T ₀ .

Наличие в (1) ненулевой дроби α/Q соответствует формированию импульсной последовательности с частотой, некратной частоте ГИ. При этом на каждом периоде формируемой последовательности будет происходить увеличение разности фаз между импульсами гипотетической последовательности и импульсами на выходе счетчика по модулю N на величину
Δt = T₀•α/Q. (3)
Цифровой делитель по формуле (2) вычисляет значение кода К, соответствующее с определенной точностью значению Δt:
K≈2ⁿ•Δt/T₀ (4)
На i-м периоде выходной последовательности накопитель фазовой задержки вычисляет значение кода А_i, соответствующее текущей временной разности фаз τ_i = i•Δt между импульсами гипотетической последовательности и импульсами на выходе счетчика по модулю N. Программируемый генератор задержки по коду А_i выполняет задержку i-го выходного импульса счетчика по модулю N на величину τ_i, корректируя его фазу до совмещения с фазой импульса гипотетической последовательности. Точность коррекции и, следовательно, формирования выходной импульсной последовательности определяется величиной дискрета формирования фазовой задержки τ_мин = T₀/2ⁿ и увеличивается с ростом n.The presence of a nonzero fraction α / Q in (1) corresponds to the formation of a pulse sequence with a frequency that is not a multiple of the GI frequency. Moreover, at each period of the generated sequence, an increase in the phase difference between the pulses of the hypothetical sequence and the pulses at the output of the counter modulo N by
Δt = T ₀ • α / Q. (3)
The digital divider according to the formula (2) calculates the value of the code K corresponding with a certain accuracy to the value Δt:
K≈2 ⁿ • Δt / T ₀ (4)
At the ith period of the output sequence, the phase delay accumulator calculates the code value A _i corresponding to the current time phase difference τ _i = i • Δt between the pulses of the hypothetical sequence and the pulses at the output of the counter modulo N. The programmable delay generator by code A _i performs a delay i -th output pulse of the counter modulo N by the value of τ _i , adjusting its phase to align with the phase of the pulse of a hypothetical sequence. The accuracy of correction and, therefore, the formation of the output pulse sequence is determined by the formation of phase delay increment τ _m = T _0/2 ⁿ and increases with increasing n.

По сигналу переполнения накопителя фазовой задержки, когда текущая временная разность фаз τ_i+1 превысит значение Т₀, схема запрета импульса уменьшает τ_i+1 на величину Т₀ за счет исключения одного импульса из входной последовательности счетчика по модулю N. Накопитель фазовой задержки и программируемый генератор задержки автоматически отслеживают коррекцию временной разности фаз на Т₀ за счет выполнения операции A_i+1=A_i+K-2ⁿ, соответствующей переполнению.According to the overflow signal of the phase delay accumulator, when the current time phase difference τ _{i + 1} exceeds the value of T ₀ , the pulse inhibit circuit reduces τ _{i + 1} by the value of T ₀ due to the exclusion of one pulse from the input sequence of the counter modulo N. The phase delay accumulator and a programmable delay generator automatically monitors the correction of the phase difference at T ₀ due to the operation A _{i + 1} = A _i + K-2 ⁿ corresponding to overflow.

Точность формирования синтезатором импульсной последовательности связана с ошибками округления величины α/Q при вычислении кода К из-за конечной разрядности цифрового вычислителя, накопителя фазовой задержки и программируемого генератора задержки. Повышение точности формирования импульсной последовательности связано в первую очередь с увеличением точности и разрядности программируемого генератора задержки, имеющими технологические пределы, а также разрядности цифрового вычислителя и накопителя фазовой задержки. The accuracy with which the synthesizer generates a pulse sequence is associated with rounding errors of α / Q when calculating the K code due to the finite bit depth of the digital computer, phase delay storage device, and programmable delay generator. Improving the accuracy of the formation of the pulse sequence is primarily associated with an increase in the accuracy and bit depth of the programmable delay generator having technological limits, as well as the bit depth of the digital computer and the phase delay accumulator.

Кроме того, повышение точности формирования импульсной последовательности за счет уменьшения Т₀ повышением опорной частоты f₀ приводит к увеличению разрядности счетчика по модулю N и повышению требований по его и схемы выделения импульса быстродействию.In addition, increasing the accuracy of the formation of the pulse sequence by reducing T _{0 by} increasing the reference frequency f ₀ leads to an increase in the bit capacity of the counter modulo N and an increase in the requirements for it and the pulse allocation circuit for speed.

Недостатком данного синтезатора является существенное усложнение схемы при увеличении разрядности программируемого генератора задержки для обеспечения более высокой точности формирования импульсной последовательности и, как следствие, большой объем электрорадиоэлементов для его реализации. The disadvantage of this synthesizer is a significant complication of the circuit with an increase in the bit depth of the programmable delay generator to provide higher accuracy in the formation of the pulse sequence and, as a result, a large amount of electro-radio elements for its implementation.

Изобретением решается задача повышения точности формирования устройством импульсной последовательности при сохранении разрядности программируемого генератора задержки и требований к быстродействию функциональных узлов схемы. The invention solves the problem of increasing the accuracy of forming a pulse sequence by the device while maintaining the bit depth of the programmable delay generator and the performance requirements of the functional nodes of the circuit.

Для достижения этого технического результата в цифровой синтезатор частот, содержащий генератор импульсов эталонной частоты f₀, входную шину кода установки частоты, схему исключения импульса, счетчик по модулю N, цифровой делитель, накопитель фазовой задержки и программируемый генератор задержки, причем выход схемы исключения импульса соединен со счетным входом счетчика по модулю N, управляющий вход счетчика по модулю N соединен с первым выходом (N) цифрового делителя, а выход - с информационным входом программируемого генератора задержки, на управляющий вход которого подается код задержки фазы с выхода накопителя фазовой задержки, информационный вход которого соединен со вторым выходом (К) цифрового делителя, а управляющий вход - с выходом программируемого генератора задержки и выходом синтезатора, дополнительно введены схема исключающего ИЛИ, первый вход которой соединен с выходом генератора импульсов, второй вход - с старшим выходным разрядом накопителя фазовой задержки, а выход - с информационным входом схемы запрета импульса и умножитель импульсов на 2, вход которого соединен с старшим выходным разрядом накопителя фазовой задержки, а выход - с управляющим входом схемы запрета импульса.To achieve this technical result, a digital frequency synthesizer comprising a pulse generator of a reference frequency f ₀ , an input bus of a frequency setting code, a pulse elimination circuit, a modulo N counter, a digital divider, a phase delay accumulator and a programmable delay generator, the output of the pulse elimination circuit being connected with the counter counter input modulo N, the counter control input modulo N is connected to the first output (N) of the digital divider, and the output is connected to the information input of the programmable delay generator and, on the control input of which a phase delay code is supplied from the output of the phase delay accumulator, the information input of which is connected to the second output (K) of the digital divider, and the control input is connected to the output of the programmable delay generator and the output of the synthesizer, an exclusive OR circuit is introduced, the first input which is connected to the output of the pulse generator, the second input - with the highest output bit of the phase delay accumulator, and the output - with the information input of the pulse inhibit circuit and a pulse multiplier by 2, the input of which о is connected to the senior output bit of the phase delay accumulator, and the output is connected to the control input of the pulse inhibit circuit.

Отличительными признаками предлагаемого изобретения от указанного прототипа являются дополнительно введенные в него схема исключающего ИЛИ, первый вход которой соединен с выходом генератора импульсов, второй вход - со старшим выходным разрядом накопителя фазовой задержки, а выход - с информационным входом схемы запрета импульса и умножитель импульсов на 2, вход которого соединен со старшим выходным разрядом накопителя фазовой задержки, а выход - с управляющим входом схемы запрета импульса. Distinctive features of the present invention from the specified prototype are the exclusive OR circuit introduced into it, the first input of which is connected to the output of the pulse generator, the second input is with the highest output bit of the phase delay accumulator, and the output is with the information input of the pulse inhibit circuit and a pulse multiplier by 2 whose input is connected to the senior output bit of the phase delay accumulator, and the output to the control input of the pulse inhibit circuit.

Благодаря наличию этих признаков, при смене значения старшего разряда кода А на выходе накопителя фазовой задержки, что соответствует превышению текущей временной разности фаз τ_i значения Т₀/2, схема запрета импульса с умножителем на 2 уменьшают τ_i на величину Т₀/2 за счет исключения одного импульса из входной последовательности счетчика по модулю N и инверсии импульсной последовательности схемой исключающего ИЛИ, используемого в качестве управляемого инвертора. При таком построении устройства программируемый генератор задержки имеет максимальную задержку Т₀/2, что при сохранении его разрядности соответствует двухкратному уменьшению его дискрета τ_мин, двухкратному увеличению точности коррекции задержки фазы и формирования выходной последовательности.Thanks to these characteristics, when changing the value of older code A discharge outlet phase delay accumulator that corresponds to an excess current temporal phase difference τ _i values of T _0/2, the circuit prohibition pulse multiplier 2 reduces τ _i by the value of T _0/2 for counting the elimination of one pulse from the input sequence of the counter modulo N and the inversion of the pulse sequence by an exclusive OR circuit used as a controlled inverter. With this construction the device has a programmable delay generator maximum delay T _0/2, that while maintaining its word corresponds to a twofold reduction of its increment τ _m, a twofold increase in the accuracy of the phase delay correction and the formation of the output sequence.

На чертеже представлена структурная схема цифрового синтезатора частот. The drawing shows a structural diagram of a digital frequency synthesizer.

Цифровой синтезатор частот содержит генератор импульсов 1, схему исключающего ИЛИ 2, схему запрета импульса 3, счетчик 4 по модулю N, программируемый генератор задержки 5, умножитель импульсов на 2 6, накопитель фазовой задержки 7, цифровой делитель 8, шину 9 кода установки фазовой задержки, шину 10 установки кода N, шину 11 установки кода К и входную шину 12 кода частоты. The digital frequency synthesizer contains a pulse generator 1, an exclusive OR 2 circuit, a pulse inhibit circuit 3, a counter 4 modulo N, a programmable delay generator 5, a pulse multiplier by 2 6, a phase delay accumulator 7, a digital divider 8, a phase delay setting code bus 9 , N code setting bus 10, K code setting bus 11 and frequency code input bus 12.

Принцип действия предлагаемого цифрового синтезатора частот, как и устройства-прототипа, основан на алгоритме, использующем представление отношения частот опорной и формируемой импульсных последовательностей в виде (1). The principle of operation of the proposed digital frequency synthesizer, as well as the prototype device, is based on an algorithm that uses the representation of the ratio of the frequencies of the reference and generated pulse sequences in the form (1).

f₀/f_вых = N+α/Q.
где N - целое значение, α/q - неделимая дробь.f ₀ / f _out = N + α / Q.
where N is an integer value, α / q is an indivisible fraction.

Синтезатор частот работает следующим образом. The frequency synthesizer works as follows.

На входной шине 12 кода установки частоты устанавливается кодированное значение синтезируемой частоты (код установки частоты). Это число поступает на вход цифрового делителя 8, на выходе которого формируется код N и код фазового приращения
K = 2ⁿ⁺¹•(α/Q),
где n - разрядность программируемого генератора задержки 5.On the input bus 12 of the frequency setting code, the coded value of the synthesized frequency (frequency setting code) is set. This number goes to the input of the digital divider 8, the output of which is formed by the code N and the phase increment code
K = 2 ^{n + 1} • (α / Q),
where n is the bit depth of the programmable delay generator 5.

Код N по шине 10 поступает на управляющий вход счетчика 4 по модулю N, а код К по шине 11 поступает на информационный вход накопителя фазовой задержки 7. Соответственно устанавливается коэффициент деления счетчика 4 по модулю N и приращение К содержимого накопителя фазовой задержки 7. Накопитель фазовой задержки 7 емкостью n+1 формирует на выходе код, n младших разрядов которого А_i по шине 9 поступают на управляющий вход программируемого генератора задержки 5, а старший n+1-й разряд поступает на вход умножителя 6 импульсов на 2 и второй вход схемы исключающего ИЛИ 2. На первый вход схемы исключающего ИЛИ 2 с выхода генератора импульсов 1 поступает последовательность импульсов, имеющая форму меандра со скважностью 2.The N code on bus 10 is supplied to the control input of the counter 4 modulo N, and the K code on bus 11 is supplied to the information input of the phase delay accumulator 7. Accordingly, the division coefficient of the counter 4 modulo N and the increment K of the contents of the phase delay accumulator 7 are set. delays 7 with a capacity of n + 1 generates at the output a code whose n least significant bits A _i through bus 9 go to the control input of the programmable delay generator 5, and the senior n + 1-st bit goes to the input of the multiplier of 6 pulses by 2 and the second input of the circuit excludes flashing OR 2. At the first input of the exclusive circuit OR 2 from the output of the pulse generator 1 receives a pulse sequence having the form of a meander with a duty cycle of 2.

На i-м периоде выходного сигнала синтезатора N импульсов, имеющих форму меандра со скважностью 2, с выхода генератора импульсов 1 проходят через схему исключающего ИЛИ 2 и схему запрета импульса 3 на счетный вход счетчика по модулю N 4, после чего последний формирует импульс, поступающий на информационный вход программируемого генератора задержки 5. At the ith period of the synthesizer output signal, N pulses in the form of a meander with a duty cycle of 2 pass from the output of the pulse generator 1 through an exclusive OR 2 circuit and a pulse inhibit circuit 3 to the counter input of the counter modulo N 4, after which the latter generates a pulse to the information input of a programmable delay generator 5.

Программируемый генератор задержки, обеспечивающий максимальную задержку τ_макс = T₀/2 и дискрет задержки τ_мин = τ_макс/2ⁿ = T₀/2ⁿ⁺¹, задерживает этот импульс на время

Появившийся на выходе программируемого генератора 5 задержки i-й импульс формируемой последовательности поступает на управляющий вход накопителя фазовой задержки 7 для подготовки к формированию (i+1)-го импульса. При этом происходит увеличение текущего значения накопителя фазовой задержки А_i+1= А_i+к. Если при этом в накопителе фазовой задержки произойдет перенос единицы из разряда n в разряд (n+1), то текущее значение А_i+1 примет значение A_i+K-2ⁿ, а (n+1)-й разряд накопителя фазовой задержки сменит значение на противоположное.Programmable delay generator which provides a maximum delay τ _max = T _0/2 and a discrete delay τ _m = τ _max / 2 ⁿ = T _0/2 ^{n + 1} delays the pulse on time

The i-th pulse of the generated sequence, which appeared at the output of the programmable delay generator 5, is fed to the control input of the phase-delay accumulator 7 to prepare for the formation of the (i + 1) -th pulse. In this case, the current value of the phase delay accumulator A _{i + 1} = A _i + k increases. If at the same time in the phase delay accumulator the unit is transferred from discharge n to discharge (n + 1), then the current value A _{i + 1} will take the value A _i + K-2 ⁿ , and the (n + 1) -th discharge of the phase delay accumulator will change the value to the opposite.

При изменении значения старшего разряда накопителя фазовой задержки, умножитель на 2 формирует сигнал, по которому схема запрета импульса исключает один импульс из импульсной последовательности генератора импульсов, а схема исключающего ИЛИ выполняет сдвиг импульсной последовательности по фазе на 180^o, что в итоге равносильно задержке импульсной последовательности на счетном входе счетчика по модулю 2 на Т₀/2, так как импульсная последовательность имеет форму меандра со скважностью 2.When changing the value of the senior discharge of the phase delay accumulator, a multiplier of 2 generates a signal according to which the pulse inhibit circuit eliminates one pulse from the pulse sequence of the pulse generator, and the exclusive OR circuit performs a phase shift of the pulse sequence by 180 ^o , which is equivalent to a delay of the pulse sequence at the counting input of the counter modulo 2 at T _0/2 , since the pulse sequence has the shape of a meander with a duty cycle of 2.

Накопитель фазовой задержки и программируемый генератор задержки автоматически отслеживают коррекцию временной разности фаз на Т₀/2 за счет выполнения операции
А_i+1=А_i+К-2ⁿ,
соответствующей смене значения старшего разряда накопителя фазовой задержки.The phase delay accumulator and a programmable delay generator automatically track the correction of the time phase difference by T _0/2 due to the operation
A _{i + 1} = A _i + K-2 ⁿ ,
the corresponding change in the value of the senior discharge of the phase delay accumulator.

Аналогично, при повторной смене значения старшего разряда накопителя фазовой задержки совместная работа умножителя импульса на 2, схемы исключающего ИЛИ и схемы запрета импульса приведет к вторичной задержке импульсной последовательности, поступающей на счетный вход счетчика по модулю N с выхода генератора импульсов, на Т₀/2. При этом накопитель фазовой задержки и программируемый генератор задержки вновь отследят коррекцию временной разности фаз на Т₀/2.Similarly, when the senior discharge of the phase delay accumulator is changed again, the combined operation of the pulse multiplier by 2, the exclusive OR circuit, and the pulse inhibit circuit will lead to a secondary delay of the pulse sequence supplied to the counting input of the counter modulo N from the output of the pulse generator to T _0/2 . In this case, the phase delay accumulator and the programmable delay generator will again track the correction of the temporal phase difference by T _0/2 .

Таким образом, двум циклам смены значения старшего разряда накопителя фазовой задержки 7 и задержки импульсной последовательности генератора импульсов на Т₀/2 заявляемого синтезатора частот соответствует один цикл формирования сигнала переноса накопителя фазовой задержки и задержки импульсной последовательности генератора импульсов на Т₀ устройства-прототипа.Thus, two cycles of change of the values of MSB accumulator 7 and the phase delay of delay pulse sequence the pulse generator to T _0/2 claimed synthesizer frequency of the signal corresponds to one cycle of the phase delay and the transfer drive pulse delay pulse sequence generator to T ₀ prototype device.

В заявляемом устройстве в 2 раза повышается точность формирования импульсной последовательности за счет двухкратного уменьшения дискрета и диапазона задержек, реализуемых программируемым генератором задержек при сохранении его разрядности. Увеличение разрядности цифрового делителя в части формирования кода К не сказывается на быстродействии устройства, так как значение К вычисляется единовременно в начале работы устройства. Быстродействие (n+1)-разрядного накопителя фазовой ошибки устройства практически равно быстродействию n-разрядного накопителя фазовой ошибки с выходом переполнения устройства-прототипа. In the inventive device, the accuracy of the formation of the pulse sequence is doubled due to a twofold decrease in the discrete and the range of delays implemented by the programmable delay generator while maintaining its bit depth. An increase in the bit depth of the digital divider in terms of generating the K code does not affect the speed of the device, since the K value is calculated at the same time at the beginning of the operation of the device. The speed of the (n + 1) -bit phase error accumulator of the device is almost equal to the speed of the n-bit phase error accumulator with the overflow output of the prototype device.

Введение схемы исключающего ИЛИ и умножителя на 2 позволяет увеличить точность формирования устройством импульсной последовательности путем увеличения разрядности только накопителя фазовой задержки и цифрового делителя или уменьшить разрядность программируемого генератора задержки при сохранении точности формирования устройством импульсной последовательности. The introduction of an exclusive OR circuit and a 2-fold multiplier makes it possible to increase the accuracy of the device generating the pulse sequence by increasing the bit capacity of only the phase delay accumulator and the digital divider or to reduce the bit depth of the programmable delay generator while maintaining the accuracy of the formation of the pulse sequence by the device.

Источники информации
1. Шапиро Д. Н., Паин А.А. Основы теории синтеза частот. - М.: Радио и связь, 1981.Sources of information
1. Shapiro D.N., Pain A.A. Fundamentals of the theory of frequency synthesis. - M.: Radio and Communications, 1981.

2. Патент США 3976945, кл. 328-14, 1976 (прототип). 2. US patent 3976945, cl. 328-14, 1976 (prototype).

Claims (1)

Цифровой синтезатор частот, содержащий генератор импульсов, входную шину кода установки частоты, схему запрета импульса, счетчик по модулю N, цифровой делитель, накопитель фазовой задержки и программируемый генератор задержки, причем выход схемы запрета импульса соединен со счетным входом счетчика по модулю N, управляющий вход счетчика по модулю N соединен с первым выходом цифрового делителя, а выход - с информационным входом программируемого генератора задержки, на управляющий вход которого подается код задержки фазы с выхода накопителя фазовой задержки, информационный вход которого соединен со вторым выходом цифрового делителя, а управляющий вход - с выходом программируемого генератора задержки и выходом синтезатора, отличающийся тем, что в него дополнительно введены схема исключающего ИЛИ, первый вход которой соединен с выходом генератора импульсов, второй вход - с старшим выходным разрядом накопителя фазовой задержки, а выход - с информационным входом схемы запрета импульса и умножитель импульсов на 2, вход которого соединен с старшим выходным разрядом накопителя фазовой задержки, а выход - с управляющим входом схемы запрета импульса.A digital frequency synthesizer comprising a pulse generator, an input bus of a frequency setting code, a pulse inhibit circuit, a modulo N counter, a digital divider, a phase delay accumulator and a programmable delay generator, the output of a pulse inhibit circuit connected to a counter input modulo N, a control input modulo counter N is connected to the first output of the digital divider, and the output to the information input of a programmable delay generator, to the control input of which a phase delay code is supplied from the drive output phase delay, the information input of which is connected to the second output of the digital divider, and the control input is connected to the output of the programmable delay generator and the output of the synthesizer, characterized in that an exclusive OR circuit is introduced into it, the first input of which is connected to the output of the pulse generator, the second input with the highest output bit of the phase delay accumulator, and the output with the information input of the pulse inhibit circuit and a pulse multiplier by 2, the input of which is connected to the highest output bit of the drive f base card delay, and the output - to the control input circuit prohibition pulse.