RU2214043C2 - Frequency synthesizer - Google Patents

Abstract

FIELD: radio engineering; local oscillators for radio receivers and transmitters. SUBSTANCE: frequency synthesizer has direct digital synthesizer; filter; phase-locked loop circuit set up of variable-frequency oscillator, variable-ratio frequency divider, phase-frequency detector, and low-frequency filter, all ring-connected in series; digital adder; and solver that functions to compute fractional part of division ratio of direct digital frequency synthesizer and also to generate signal that changes coarse frequency control code and signal that changes input code of direct frequency synthesizer. EFFECT: reduced level of parasitic components in output signal spectrum. 1 cl, 1 dwg

Description

Изобретение относится к радиотехнике и может использоваться в радиоприемных и радиопередающих устройствах в качестве гетеродина. The invention relates to radio engineering and can be used in radio receivers and radio transmitting devices as a local oscillator.

Известен синтезатор частот с фазовой автоподстройкой частоты (ФАПЧ), возбуждаемый цифровым синтезатором с прямым синтезом частот (ЦС), наиболее близкий по технической сущности к предлагаемому синтезатору и выбранный в качестве прототипа. A known frequency synthesizer with phase-locked loop (PLL), excited by a digital synthesizer with direct frequency synthesis (DS), the closest in technical essence to the proposed synthesizer and selected as a prototype.

Синтезатор частот содержит ЦС, имеющий вход точной регулировки частоты и вход синхронизирующих сигналов для приема, соответственно, внешних фазовых данных и внешних синхросигналов, и выход, на котором образуются опорный сигнал; фильтр, имеющий вход, соединенный с выходом цифрового синтезатора, и выход; схему ФАПЧ, имеющую вход, соединенный с выходом фильтра, вход грубой регулировки частоты для приема кода, соответствующего коэффициенту деления N делителя частоты, и выход, на котором образуется сигнал синтезатора [1]. The frequency synthesizer comprises a digital signal converter having an input for fine frequency adjustment and an input of synchronizing signals for receiving, respectively, external phase data and external clock signals, and an output at which a reference signal is generated; a filter having an input connected to an output of a digital synthesizer and an output; a PLL with an input connected to the output of the filter, a coarse frequency control input for receiving a code corresponding to a division coefficient N of the frequency divider, and an output on which a synthesizer signal is generated [1].

ЦС применяется для формирования мелких разрядов частоты выходного сигнала синтезатора (доли герц). При делении на дробный коэффициент из-за неравномерности выходной последовательности образуются нежелательные дискретные побочные составляющие, у которых частоты отстройки от выходного сигнала могут быть очень малыми (низкими). DS is used to form small discharges of the frequency of the synthesizer output signal (fraction of hertz). When divided by a fractional coefficient, due to the unevenness of the output sequence, undesirable discrete side components are formed, in which the detuning frequencies from the output signal can be very small (low).

Недостаток прототипа в том, что низкочастотные дискретные побочные составляющие (помехи) на выходе ЦС, попадая в полосу пропускания схемы ФАПЧ, модулируют частоту выходного сигнала. Это отражается на спектре выходного сигнала, в котором будут присутствовать дискретные побочные составляющие, обусловленные помехами на выходе ЦС. The disadvantage of the prototype is that low-frequency discrete side components (interference) at the output of the CA, falling into the passband of the PLL, modulate the frequency of the output signal. This is reflected in the spectrum of the output signal, in which there will be discrete side components due to interference at the output of the CA.

Задача настоящего изобретения - уменьшение уровня нежелательных дискретных побочных составляющих в спектре выходного сигнала. The objective of the present invention is to reduce the level of undesirable discrete side components in the spectrum of the output signal.

Использование предлагаемого технического решения позволит уменьшить уровни нежелательных дискретных побочных составляющих за счет увеличения частоты их отстройки от выходного сигнала ЦС с последующей фильтрацией схемой ФАПЧ. Using the proposed technical solution will reduce the levels of undesirable discrete side components by increasing the frequency of their detuning from the output signal of the CA with subsequent filtering by the PLL.

Решение задачи достигается тем, что в синтезатор частот, содержащий ЦС, имеющий вход точной регулировки частоты и вход синхронизирующих сигналов для приема соответственно внешних фазовых данных и внешних синхросигналов и выход, на котором образуется опорный сигнал; фильтр, имеющий вход, соединенный с выходом цифрового синтезатора, и выход; схему ФАПЧ, состоящую из последовательно соединенных в кольцо перестраиваемого генератора (ПГ), делителя частоты с переменным коэффициентом деления (ДПКД), частотно-фазового детектора (ЧФД) и фильтра нижних частот (ФНЧ), имеющую вход, соединенный с выходом фильтра, вход грубой регулировки частоты для приема кода, соответствующего коэффициенту деления N ДПКД, и выход, на котором образуется сигнал синтезатора, введены решающее устройство, которое имеет два входа для приема кодовых данных точной и грубой регулировок частоты и два выхода, один из которых соединен со входом точной регулировки частоты ЦС; и цифровой сумматор, имеющий первый вход для приема кодовых данных грубой регулировки частоты, выход, который соединен со входом грубой регулировки частоты схемы ФАПЧ, и второй вход, который соединен со вторым выходом решающего устройства. The solution to the problem is achieved by the fact that in the frequency synthesizer containing the digital signal converter having an input for fine frequency adjustment and an input of synchronizing signals for receiving respectively external phase data and external clock signals and an output on which a reference signal is generated; a filter having an input connected to an output of a digital synthesizer and an output; PLL circuit, consisting of a tunable oscillator (PG) sequentially connected in a ring, a variable divider frequency divider (DPKD), a frequency-phase detector (ChFD) and a low-pass filter (LPF) having an input connected to the filter output, a coarse input adjusting the frequency for receiving a code corresponding to the division coefficient N of the DPCD, and the output on which the synthesizer signal is generated, a decoding device is introduced that has two inputs for receiving code data of fine and coarse frequency adjustments and two outputs, one of which is connected to the input fine adjustment frequency CA; and a digital adder having a first input for receiving coarse frequency control code data, an output that is connected to a coarse frequency input of the PLL, and a second input that is connected to a second output of the resolver.

На чертеже представлена структурная схема синтезатора, которая содержит построенный на основе накапливающего сумматора ЦС 1, имеющий вход 2 точной регулировки частоты, который является информационным входом накапливающего сумматора, и вход 3 синхронизирующих сигналов для приема соответственно внешних фазовых данных и внешних синхросигналов и выход 4; фильтр 5, имеющий вход, соединенный с выходом ЦС 1, и выход 6; схему ФАПЧ 7, состоящую из последовательно соединенных в кольцо ПГ 7.1, ДПКД 7.2, ЧФД 7.3 и ФНЧ 7.4, и имеющую вход, соединенный с выходом 6 фильтра 5, вход 8 грубой регулировки частоты для приема кода, соответствующего коэффициенту деления N ДПКД, и выход 9, на котором образуется сигнал синтезатора; решающее устройство (РУ) 10, имеющее два входа и два выхода; цифровой сумматор 11 с двумя входами и одним выходом, первый - для приема кодовых данных грубой регулировки частоты, второй - для изменения выходного кода, который поступает на вход ДПКД, кроме того, первый и второй входы РУ подключены соответственно к входам 12 точной и 13 грубой регулировок частоты, первый выход соединен со входом точной регулировки частоты ЦС 1, а второй выход подключен ко второму входу цифрового сумматора 11. The drawing shows a structural diagram of a synthesizer, which contains built on the basis of the accumulating adder CA 1, having an input 2 of the exact frequency control, which is the information input of the accumulating adder, and an input 3 of synchronizing signals for receiving respectively external phase data and external clock signals and output 4; a filter 5 having an input connected to the output of the CA 1 and output 6; PLL 7, consisting of series-connected PG 7.1, DPKD 7.2, ChFD 7.3 and LPF 7.4, and having an input connected to output 6 of filter 5, input 8 of the coarse frequency control for receiving a code corresponding to the division coefficient N of the DPKD, and the output 9, on which a synthesizer signal is generated; a resolving device (RU) 10 having two inputs and two outputs; a digital adder 11 with two inputs and one output, the first for receiving coded frequency control code data, the second for changing the output code that is fed to the DPKD input, in addition, the first and second RC inputs are connected respectively to inputs 12 of the exact and 13 frequency control, the first output is connected to the input of the fine frequency control of the DS 1, and the second output is connected to the second input of the digital adder 11.

РУ 10 может быть реализовано на любом устройстве, которое в своем составе имеет порты ввода/вывода данных, оперативное запоминающее устройство (ОЗУ), постоянное запоминающее устройство (ПЗУ) и может выполнять арифметические действия. Таким устройством может быть, например, микроконтроллер, микропроцессор, однокристальная микроЭВМ или персональная вычислительная машина. РУ 10 выполняет вычислительные операции по программе, предварительно в него записанной. RU 10 can be implemented on any device that includes data input / output ports, random access memory (RAM), read-only memory (ROM) and can perform arithmetic operations. Such a device may be, for example, a microcontroller, microprocessor, single-chip microcomputer or personal computer. RU 10 performs computational operations according to the program previously recorded in it.

Так как основным узлом ЦС, формирующим частоту выходного сигнала, является накапливающий сумматор [2], то на его выходе частота будет [3, 4]:
f_вых=f_вх•m/n=f_вх/K=f_вх/(К_ц+К_др) (1)
где f_вх - частота входного сигнала ЦС;
n - емкость накапливающего сумматора;
m - входной код накапливающего сумматора;
К - коэффициент деления частоты ЦС;
К_ц - целая часть коэффициента деления;
К_др - дробная часть коэффициента деления.Since the main node of the CA, forming the frequency of the output signal, is the accumulating adder [2], then the output will be the frequency [3, 4]:
f _out = f _in • m / n = f _in / K = f _in / (K _c + K _dr ) (1)
where f _I - the frequency of the input signal of the CA;
n is the capacity of the accumulating adder;
m is the input code of the accumulating adder;
K is the frequency division coefficient of the central nervous system;
To _c is the integer part of the division coefficient;
To _dr - the fractional part of the division coefficient.

После прохождения через фильтр 5 сигнал подается на опорный вход ЧФД 7.3 схемы ФАПЧ 7, на второй вход которого подается сигнал с ПГ 7.1 частотой, поделенной на N в ДПКД 7.2. В результате сравнения частот в ЧФД 7.3 через ФНЧ 7.4 обеспечивается стабильность частоты выходного сигнала ПГ 7.1 и всего синтезатора, которая будет [5]:
f_вых.с=f_вых•N=f_вх•N•m/n, (2)
где N - коэффициент деления делителя частоты схемы ФАПЧ.After passing through the filter 5, the signal is fed to the reference input of the PFD 7.3 of the PLL 7, the second input of which supplies a signal with PG 7.1 frequency divided by N in DPKD 7.2. As a result of comparing frequencies in ChFD 7.3 through the low-pass filter 7.4, the frequency stability of the output signal of PG 7.1 and the entire synthesizer is ensured, which will be [5]:
f _out.s = f _out • N = f _in • N • m / n, (2)
where N is the division coefficient of the frequency divider of the PLL.

Дробная часть (К_др) в коэффициенте деления может составлять до (1/2)³², а то и менее. При делении на дробный коэффициент из-за неравномерности выходной последовательности образуются нежелательные дискретные побочные составляющие, у которых частоты отстройки от выходного сигнала равны и кратны f_вых•К_др или f_вых•(1-К_др). Наиболее опасными нежелательными дискретными побочными составляющими являются те, у которых К_др приближается к нулю или к единице. Так как частота нежелательных дискретных побочных составляющих очень низкая, то ее труднее впоследствии фильтровать.The fractional part (K _dr ) in the division ratio can be up to (1/2) ³² , or even less. When the division by a fractional factor of the unevenness of the output sequence produced undesirable side-discrete components, in which the output signal from the frequency detuning and equal to multiples of f _O • K _etc. or f _O • _{(1-K, etc.).} The most dangerous unwanted discrete side components are those in which K _dr approaches zero or one. Since the frequency of unwanted discrete side components is very low, it is more difficult to filter subsequently.

Для нормальной работы необходимо, чтобы отстройки нежелательных дискретных побочных составляющих в выходном сигнале ЦС 1 были за полосой пропускания схемы ФАПЧ, то есть
f_вых•К_др>>f_ср или f_вых•(1-К_др)>>f_ср (3)
где f_ср - полоса пропускания схемы ФАПЧ.For normal operation, it is necessary that the detuning of unwanted discrete side components in the output signal of the CA 1 be beyond the passband of the PLL, i.e.
f _O • K _etc. >> f or f _{cf. O} • _{(1-K, etc.)} >> f _cf. (3)
where f _cf is the passband of the PLL.

Из формулы (1) К_др=n/m-К_ц, (4)
где К_ц=Int [n/m] - целая часть коэффициента деления ЦС 1.From the formula (1) K _dr = n / m-K _c , (4)
where K _c = Int [n / m] is the integer part of the division coefficient of the CA 1.

Допустимое значение дробных коэффициентов деления К_доп определяется по формулам
К_др≥К_доп или (1-К_др)≥К_доп (5)
и для которого выполняется условие (3). К_доп записывается со значением n в ПЗУ РУ 10.The permissible value of fractional division coefficients K _additional is determined by the formulas
K _dr ≥K _add or (1-K _dr ) ≥K _add (5)
and for which condition (3) is satisfied. K _{additional is} written with a value of n in ROM RU 10.

При поступлении кодов m и N на входы 12 и 13 РУ 10 вычисляет К_др по формуле (4) и сравнивает с К_доп. Если К_др удовлетворяет условию (5), то код m со входа 12 поступает на вход 2 ЦС 1 без изменения и на вход цифрового сумматора 11 подается сигнал, по которому код со входа 13 без изменения подается через цифровой сумматор 11 на схему ФАПЧ 7. Если код не удовлетворяет условию (5), то РУ 10 производит вычисление нового значения входного кода ЦС 1 по формуле
m1=m•N/(N+ΔN) или ml=m•N/(N-ΔN), (6)
где ΔN - значение изменения кода грубой регулировки, и вычисления повторяются.Upon receipt of the codes m and N at the inputs 12 and 13 RU 10 calculates K _dr according to the formula (4) and compares with K _add . If K _dr satisfies condition (5), then the code m from input 12 enters the input 2 of the CA 1 without change and a signal is supplied to the input of the digital adder 11, according to which the code from the input 13 without change is fed through the digital adder 11 to the PLL 7. If the code does not satisfy condition (5), then RU 10 calculates the new value of the input code CA 1 according to the formula
m1 = m • N / (N + ΔN) or ml = m • N / (N-ΔN), (6)
where ΔN is the change value of the coarse adjustment code, and the calculations are repeated.

Если К_др удовлетворяет условию (5), то с выхода РУ 10 код ml подается на вход 2 ЦС 1, а со второго выхода РУ 10 на цифровой сумматор 11 подается код ΔN или [-ΔN] . В результате этого код, поступающий на ДПКД 7.2, будет увеличен или уменьшен.If K _dr satisfies condition (5), then from the output of the RU 10 the code ml is fed to the input 2 of the CA 1, and from the second output of the RU 10 to the digital adder 11 the code ΔN or [-ΔN] is supplied. As a result of this, the code arriving at the DPKD 7.2 will be increased or decreased.

Алгоритм программы приведен на фиг.2. The algorithm of the program is shown in figure 2.

Сопоставительный анализ показывает, что предложенное техническое решение отличается от прототипа тем, что введенные решающее устройство и цифровой сумматор обеспечивают более чистый спектр выходного сигнала синтезатора за счет изменения коэффициента деления в ДПКД схемы ФАПЧ и установления нового значения дробной части коэффициента деления цифрового синтезатора. Comparative analysis shows that the proposed technical solution differs from the prototype in that the introduced solver and digital adder provide a cleaner spectrum of the synthesizer output signal by changing the division coefficient in the PLL of the PLL and setting a new value for the fractional part of the division coefficient of the digital synthesizer.

Поэтому данное техническое решение отвечает критерию "новизна". Therefore, this technical solution meets the criterion of "novelty."

Литература
1. Пат. США N4965533, Н 03 L 7/18, 901023, том 1119, N 4, 1989 г.Literature
1. Pat. U.S. N4965533, H 03 L 7/18, 901023, Volume 1119, N 4, 1989

2. В. Лобов, В. Стешенко, Б. Шахтарин. Цифровые синтезаторы частот прямого синтеза. CHIP NEWS, 1(10), 1997 г. стр.16-21. 2. V. Lobov, V. Steshenko, B. Shakhtarin. Digital synthesizers of direct synthesis frequencies. CHIP NEWS, 1 (10), 1997 pp. 16-21.

3. А.В. Рыжков, В.Н. Попов. Синтезаторы частот в технике радиосвязи. М.: Радио и связь. 1991. 253с. 3. A.V. Ryzhkov, V.N. Popov. Frequency synthesizers in radio technology. M .: Radio and communication. 1991.253p.

4. Д. Н. Шапиро, А.А. Паин. Основы теории синтеза частот. М.: Радио и связь. 1981. 179с. 4. D.N. Shapiro, A.A. Pain. Fundamentals of the theory of frequency synthesis. M .: Radio and communication. 1981. 179 p.

5. В. Манасевич. Синтезаторы частот. Теория и проектирование. М., 1979. 33-37 с. 5. V. Manasevich. Frequency synthesizers. Theory and design. M., 1979. 33-37 p.

Claims (1)

Синтезатор частот, содержащий цифровой синтезатор с прямым синтезом частот (ЦС), имеющий вход точной регулировки частоты и вход синхронизирующих сигналов для приема, соответственно, внешних фазовых данных и внешних синхросигналов, и выход, на котором образуется опорный сигнал, фильтр, имеющий вход, соединенный с выходом ЦС и выход, схему фазовой автоподстройки частоты (ФАПЧ), состоящую из последовательно соединенных в кольцо перестраиваемого генератора (ПГ), делителя частоты с переменным коэффициентом деления (ДПКД), частотно-фазового детектора (ЧФД) и фильтра нижних частот (ФНЧ), имеющую вход, соединенный с выходом фильтра, вход грубой регулировки частоты для приема кода, соответствующего коэффициенту деления ДПКД, и выход, на котором образуется сигнал синтезатора, отличающийся тем, что в него введены решающее устройство (РУ), имеющее первый и второй входы и первый и второй выходы, и цифровой сумматор, который имеет первый и второй входы и выход, причем первый вход РУ соединен со входом точной регулировки частоты синтезатора, первый выход соединен со входом точной регулировки частоты ЦС, второй вход соединен со вторым входом цифрового сумматора и с входом грубой регулировки частоты синтезатора, а второй выход РУ подключен к первому входу цифрового сумматора, выход которого соединен со входом грубой регулировки частоты схемы ФАПЧ, при этом решающее устройство вычисляет значение дробной части коэффициента деления (Кдр) цифрового синтезатора с прямым синтезом частот, формирует сигнал, который изменяет код грубой регулировки частоты, и сигнал, который изменяет значение входного кода цифрового синтезатора с прямым синтезом частот. A frequency synthesizer comprising a digital synthesizer with direct frequency synthesis (DS), having an input for fine frequency control and an input of synchronizing signals for receiving, respectively, external phase data and external clock signals, and an output on which a reference signal is generated, a filter having an input connected with the output of the DS and the output, a phase-locked loop (PLL), consisting of a tunable oscillator (PG) sequentially connected in a ring, a frequency divider with a variable division coefficient (DPCD), frequency-phase det a vector (ChFD) and a low-pass filter (LPF) having an input connected to the output of the filter, a coarse frequency control input for receiving a code corresponding to the division coefficient of the DPKD, and an output on which a synthesizer signal is generated, characterized in that a decisive a device (RU) having first and second inputs and first and second outputs, and a digital adder that has first and second inputs and an output, the first input of the RU connected to the input of the fine frequency control of the synthesizer, the first output connected to the input of the fine adjustment frequency of the DS, the second input is connected to the second input of the digital adder and to the input of the coarse frequency control of the synthesizer, and the second output of the switchgear is connected to the first input of the digital adder, the output of which is connected to the input of the coarse frequency control of the PLL, while the decider calculates the value of the fractional part of the coefficient division (Cdr) of a digital synthesizer with direct frequency synthesis, generates a signal that changes the coarse frequency control code, and a signal that changes the value of the input code of the digital synthesizer with direct synthesis of frequencies.