RU2152685C1

RU2152685C1 - Multiple-channel pulse counter

Info

Publication number: RU2152685C1
Application number: RU99101213A
Authority: RU
Inventors: Л.Б. Егоров; И.В. Цетлин
Original assignee: Министерство Российской Федерации по атомной энергии
Priority date: 1999-01-19
Filing date: 1999-01-19
Publication date: 2000-07-10

Abstract

FIELD: automation and computer engineering. SUBSTANCE: device has random access memory unit 1, initial setting unit 2, control unit 3, initial setting line 4, address line 5, parity flip-flop 6, carry flip-flop 7, N XOR gates 8-1, 8-2, ..., 8-N, N OR gates 9-1, 9-2, ..., 9-N, N NOR gates 10-1, 10-2, ..., 10-N. Random access memory unit is designed as N memory registers 11-1, 11-2, ..., 11-N, which address inputs are connected to address line 5. their access inputs are connected to control output of initial setting unit 2. The first storage inputs of memory registers 11-1, 11-2, ..., 11-N are connected to second input of initial setting unit 2 and storage line 12. The first information inputs of memory registers 11-1, 11-2, ..., 11-N are connected to respective information outputs of initial setting unit 2. The second information input and direct output of memory registers 11-1, 11-2, ..., 11-N is connected to respectively first and second inputs of respective XOR gate 8-1, 8-2, ..., 8-N. The second storage inputs of memory registers 11-1, 11-2, ..., 11-N are connected to outputs of respective NOR gates 10-1, 10-2, . . ., 10-N. The inverting outputs of memory registers 11-1, 11-2, ..., 11-N-1, except the last one, are connected to first inputs of the respective next NOR gate 10-2, 10-3, ..., 10-N. The first inputs of XOR gates 8-1, 8-2, . . ., 8-N-1, except the last one, are connected to output of the respective next NOR gate 8-2, 8-3, ..., 8-N. The first input of the last XOR gate 8-N is connected to first output of control unit 3. The output of first XOR gate 8-1 is connected to first input of control unit 3 and information input of parity flip-flop 6. The clock input and output of parity flip- flop 6 are connected to respectively second and third inputs of control unit 3. High-bit row feature line 13 and clock synchronization line 14 are connected to second and fourth inputs of control unit 3, respectively. Second and third outputs of control unit 3 are connected to first inputs of respectively first OR gate 9-1 and NOR gate 10-1, which respective second inputs are connected to fourth outputs of control unit 3. The direct outputs of memory registers 11-1, 11-2, . .., 11-N-1, except the last one, are connected to first inputs of the respective next OR gate 9-2, 9-3, ..., 9-N, which second inputs are connected to output of previous OR gates 9-1, 9-2, ..., 9-N-1, and second input of NOR gate 10-2, 10-3, ..., 10-N. Output of last OR gate 9-N is connected to information input of carry flip-flop 7, which clock input is connected to low-bit row feature line 15, and which output is connected to fifth input of control unit 3. The access line 12 and locking line 17 are connected to respectively third and fourth inputs of initial setting unit 2. EFFECT: increased stability to noise due to Gray code operations and usage of non-volatile random access memory unit, possibility of software alteration of bit-length of counting channels due to temporal connection between low and high parts of counting channels using carry and parity flip-flops. 4 cl, 2 dwg

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в качестве многоканального счетчика импульсов и запоминающего устройства. The invention relates to automation and computer technology and can be used as a multi-channel pulse counter and memory device.

Известен многоканальный счетчик импульсов (см. авторское свидетельство СССР N 1170610 от 30.09.83, МКИ: H 03 K 23/66, "Многоканальный счетчик импульсов", А. А. Сенюта, А.Г. Далингер и Н.И. Левашев, опубликовано 30.07.85 г. , бюл. N 28), содержащий сумматор, оперативное запоминающее устройство, блок начальной установки, устройство управления, буферное запоминающее устройство, RS-триггер, коммутирующий элемент и буферный регистр. Информационный вход сумматора соединен с входом оперативного запоминающего устройства. Один вход сумматора соединен с первым выходом блока начальной установки, второй выход которого соединен с другим информационным входом сумматора. Первый вход блока начальной установки соединен с шиной начальной установки, а второй вход через буферный регистр соединен с выходом оперативного запоминающего устройства. Управляющие выходы устройства управления соединены соответственно с управляющими входами буферного запоминающего устройства, блока начальной установки, оперативного запоминающего устройства, коммутирующего элемента, буферного регистра и входом сброса RS-триггера. Тактовый вход устройства управления соединен с тактовой шиной, а информационные шины подключены к информационным входам буферного запоминающего элемента, выход которого соединен с входом установки RS-триггера. Выход RS-триггера соединен с входом переноса сумматора и первым входом коммутирующего элемента, второй вход которого соединен с дополнительным выходом блока начальной установки. Выход коммутирующего элемента соединен с входом записи оперативного запоминающего устройства. Выход переполнения сумматора соединен с входом переполнения блока начальной установки и с выходной шиной переполнения. Адресный выход устройства управления соединен с адресным входом оперативного запоминающего устройства и выходной адресной шиной. A multi-channel pulse counter is known (see USSR author's certificate N 1170610 of 09.30.83, MKI: H 03 K 23/66, "Multi-channel pulse counter", A. A. Senyuta, A. G. Dalinger and N. I. Levashev, published July 30, 1985, Bulletin N 28) containing an adder, random access memory, initial installation unit, control device, buffer memory, RS-flip-flop, switching element and buffer register. The information input of the adder is connected to the input of random access memory. One input of the adder is connected to the first output of the initial installation unit, the second output of which is connected to another information input of the adder. The first input of the initial installation unit is connected to the initial installation bus, and the second input through the buffer register is connected to the output of random access memory. The control outputs of the control device are connected respectively to the control inputs of the buffer memory, the initial installation unit, random access memory, switching element, the buffer register and the reset input of the RS trigger. The clock input of the control device is connected to the clock bus, and the information buses are connected to the information inputs of the buffer storage element, the output of which is connected to the input of the RS-trigger setting. The output of the RS-trigger is connected to the transfer input of the adder and the first input of the switching element, the second input of which is connected to the additional output of the initial installation unit. The output of the switching element is connected to the recording input of random access memory. The overflow output of the adder is connected to the overflow input of the initial installation unit and to the overflow output bus. The address output of the control device is connected to the address input of the random access memory and the output address bus.

Недостатком данного устройства является низкая помехоустойчивость, что связано с большой ценой сбоя при совпадении помехи с моментом переключения счетчика. Другим недостатком является отсутствие возможности программного увеличения разрядности каналов счетчика путем использования избыточной емкости оперативного запоминающего устройства, что существенно ограничивает возможность миниатюризации счетчика. The disadvantage of this device is the low noise immunity, which is associated with a high cost of failure when the interference coincides with the moment of switching the meter. Another disadvantage is the inability to programmatically increase the capacity of the counter channels by using the excess capacity of random access memory, which significantly limits the possibility of miniaturization of the counter.

Известен многоканальный счетчик импульсов (см. авторское свидетельство СССР N 1508342 от 09.04.87 г., МКИ: H 03 K 23/66, "Многоканальный счетчик импульсов", А.Н. Миронов и В.C. Нестеренко, опубликовано 15.09.89 г., бюл. N 34), который является наиболее близким по технической сущности и выбран в качестве прототипа. Он содержит блок оперативного запоминающего устройства, блок начальной установки, первый вход которого соединен с шиной начальной установки, устройство управления, шину адреса, сумматор, регистр, коммутатор кодов, элемент ИЛИ и устройство для обслуживания запросов в порядке поступления, информационные входы которого являются информационными входами многоканального счетчика импульсов, тактовый вход соединен с первым выходом устройства управления, первый дополнительный выход соединен с первым входом коммутатора кодов, а вторые дополнительные выходы подключены к входам элемента ИЛИ. Второй и третий выходы устройства управления соединены соответственно с управляющими входами регистра и блока начальной установки. Выход элемента ИЛИ соединен с первым входом устройства управления, второй вход которого соединен с шиной начальной установки. Второй и управляющий входы коммутатора кодов соединены соответственно с шиной адреса (входящей в состав шины начальной установки) и с четвертым выходом устройства управления, а выход - с адресным входом оперативного запоминающего устройства. Входы записи и управления оперативного запоминающего устройства соединены соответственно с вторым и третьим выходами устройства управления. Четвертый выход устройства управления соединен с входом переноса сумматора. Выход сумматора соединен с информационным входом регистра, первый выход которого соединен с информационным входом оперативного запоминающего устройства, а второй выход - с выходной шиной переполнения. Второй вход блока начальной установки соединен с выходом оперативного запоминающего устройства, а выход - с входом сумматора. A multi-channel pulse counter is known (see USSR author's certificate N 1508342 dated 04/09/1987, MKI: H 03 K 23/66, "Multi-channel pulse counter", AN Mironov and V. S. Nesterenko, published September 15, 89 G., bull. N 34), which is the closest in technical essence and selected as a prototype. It contains a random access memory unit, an initial installation unit, the first input of which is connected to the initial installation bus, a control device, an address bus, an adder, a register, a code switch, an OR element, and a request service device, the information inputs of which are information inputs multi-channel pulse counter, the clock input is connected to the first output of the control device, the first additional output is connected to the first input of the code switch, and the second tion outputs are connected to the inputs of the OR. The second and third outputs of the control device are connected respectively to the control inputs of the register and the initial installation unit. The output of the OR element is connected to the first input of the control device, the second input of which is connected to the initial installation bus. The second and control inputs of the code switch are connected respectively to the address bus (included in the initial setup bus) and to the fourth output of the control device, and the output to the address input of random access memory. The recording and control inputs of random access memory are connected respectively to the second and third outputs of the control device. The fourth output of the control device is connected to the transfer input of the adder. The output of the adder is connected to the information input of the register, the first output of which is connected to the information input of random access memory, and the second output is connected to the output overflow bus. The second input of the initial installation unit is connected to the output of the random access memory, and the output to the input of the adder.

Достигаемым техническим результатом является повышение помехоустойчивости и расширение функциональных возможностей многоканального счетчика импульсов. Achievable technical result is to increase noise immunity and expand the functionality of a multi-channel pulse counter.

Указанный технический результат достигается тем, что многоканальный счетчик импульсов содержит блок оперативного запоминающего устройства (ОЗУ), блок начальной установки, первый вход которого соединен с шиной начальной установки, устройство управления и шину адреса. Новым является то, что дополнительно введены триггер четности, триггер переноса, N элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, N элементов ИЛИ и N элементов ИЛИ-НЕ, блок ОЗУ выполнен в виде N ячеек ОЗУ, адресные входы которых соединены с шиной адреса, входы выборки соединены с управляющим выходом блока начальной установки, а первые входы записи ячеек соединены со вторым входом блока начальной установки и шиной записи, первые информационные входы ячеек соединены с соответствующими информационными выходами блока начальной установки, второй информационный вход и прямой выход каждой ячейки соединены соответственно с первым и вторым входами соответствующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй вход записи ячеек - с выходом соответствующего элемента ИЛИ-НЕ, инверсный выход каждой i-ой ячейки, кроме последней, соединен с первым входом (i+1)-го элемента ИЛИ-НЕ, первый вход каждого i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, кроме последнего, соединен с выходом (i+1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход последнего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым выходом устройства управления, а выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом устройства управления и информационным входом триггера четности, тактовый вход и выход которого соединены соответственно со вторым и третьим входами устройства управления, шина признака старшей строки и тактовая шина соединены соответственно со вторым и четвертым входами устройства управления, второй и третий выходы которого соединены с первыми входами первых элементов ИЛИ и ИЛИ-НЕ соответственно, вторые входы которых соединены с четвертым выходом устройства управления, прямой выход каждой i-ой ячейки, кроме последней, соединен с первым входом (i+1)-го элемента ИЛИ, второй вход которого соединен с выходом i-го элемента ИЛИ и вторым входом (i+1)-го элемента ИЛИ-НЕ, выход последнего элемента ИЛИ соединен с информационным входом триггера переноса, тактовый вход которого соединен с шиной признака младшей строки, а выход - с пятым входом устройства управления, шина выборки и шина блокировки соединены соответственно с третьим и четвертым входами блока начальной установки. The indicated technical result is achieved in that the multi-channel pulse counter comprises a random access memory (RAM) unit, an initial installation unit, the first input of which is connected to the initial installation bus, a control device and an address bus. What is new is that the parity trigger, the transfer trigger, the N elements EXCLUSIVE OR, the N elements OR and the N elements NOT, the RAM block are made in the form of N RAM cells whose address inputs are connected to the address bus, the sample inputs are connected to the control the output of the initial installation unit, and the first inputs of the recording cells are connected to the second input of the initial installation unit and the recording bus, the first information inputs of the cells are connected to the corresponding information outputs of the initial installation, the second information input d and the direct output of each cell are connected respectively to the first and second inputs of the corresponding element EXCLUSIVE OR, and the second input of the cell record is connected to the output of the corresponding element OR NOT, the inverse output of each i-th cell, except the last, is connected to the first input (i + 1) of the OR-NOT element, the first input of each i-th element EXCLUSIVE OR, except for the last, is connected to the output of the (i + 1) -th element EXCLUSIVE OR, the first input of the last element EXCLUSIVE OR is connected to the first output of the control device, and output of the first element of the SUIT SCANNING OR is connected to the first input of the control device and the information input of the parity trigger, the clock input and output of which are connected respectively to the second and third inputs of the control device, the high line flag and the clock bus are connected respectively to the second and fourth inputs of the control device, the second and third outputs which are connected to the first inputs of the first elements OR and NOT, respectively, the second inputs of which are connected to the fourth output of the control device, a direct output of each i-th cell besides the last one, it is connected to the first input of the (i + 1) th OR element, the second input of which is connected to the output of the i-th OR element and the second input of the (i + 1) th OR-NOT element, the output of the last OR element is connected with the information input of the transfer trigger, the clock input of which is connected to the low attribute bus, and the output to the fifth input of the control device, the sampling bus and the lock bus are connected to the third and fourth inputs of the initial installation block, respectively.

Ячейка ОЗУ содержит одноразрядное ОЗУ, элемент ИЛИ-НЕ, повторитель, инвертор, ключ, информационный вход которого является вторым информационным входом ячейки, а управляющий вход является вторым входом записи ячейки и соединен с первым входом элемента ИЛИ-НЕ, второй вход которого является первым входом записи ячейки, а выход соединен с входом записи одноразрядного ОЗУ, адресные входы которого являются адресными входами ячейки, а вход выборки является входом выборки ячейки и, по крайней мере, в одной ячейке через резистор соединен с шиной автономного питания, вход повторителя является первым информационным входом ячейки и соединен с информационными выходами одноразрядного ОЗУ и ключа и через резистор соединен с информационным входом одноразрядного ОЗУ, входом инвертора и выходом повторителя, который является прямым выходом ячейки, инверсным выходом которой является выход инвертора. The RAM cell contains a single-bit RAM, an OR-NOT element, a repeater, an inverter, a key, the information input of which is the second information input of the cell, and the control input is the second input of the cell record and connected to the first input of the OR-NOT element, the second input of which is the first input a cell record, and the output is connected to a write input of a single-bit RAM, the address inputs of which are the address inputs of the cell, and the sample input is the input of the cell sampling and is connected to the bus a through at least one cell through a resistor tonomnogo power input of the repeater is the first data input of the cell and is connected to information outputs of the one-bit RAM and a key and through a resistor connected to the data input of the one-bit RAM, and the input of the inverter output of the repeater, which is a direct access of the cell, which is the inverted output of the inverter output.

Блок начальной установки содержит регистр с третьим состоянием выходов и элемент И-НЕ с открытым коллектором на выходе, выход которого является управляющим выходом, а первый и второй входы - соответственно третьим и четвертым входами блока начальной установки, информационные выходы регистра являются информационными выходами, информационные входы являются первым входом, а вход управления третьим состоянием является вторым входом блока начальной установки. The initial installation block contains a register with a third state of outputs and an NAND element with an open collector at the output, the output of which is a control output, and the first and second inputs are the third and fourth inputs of the initial installation block, information outputs of the register are information outputs, information inputs are the first input, and the third state control input is the second input of the initial installation unit.

Устройство управления содержит триггер управления и триггер блокировки, элементы ИЛИ-НЕ, И-НЕ и ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является первым выходом устройства управления, первый вход соединен с шиной реверса, а второй вход является третьим входом устройства управления, прямой и инверсный выходы триггера управления являются соответственно вторым и третьим выходами устройства управления, информационный вход является первым входом устройства управления, а тактовый вход соединен с выходом элемента И-НЕ, являющимся четвертым выходом устройства управления, тактовый вход триггера блокировки является четвертым входом устройства управления и соединен с первым входом элемента И-НЕ, второй вход которого соединен с выходом триггера блокировки, информационный вход которого соединен с шиной питания, а вход сброса соединен с выходом элемента ИЛИ-НЕ, первый и второй входы которого являются соответственно вторым и четвертым входами устройства управления. The control device contains a control trigger and a blocking trigger, elements OR-NOT, AND-NOT and EXCLUSIVE OR, the output of which is the first output of the control device, the first input is connected to the reverse bus, and the second input is the third input of the control device, direct and inverse outputs of the trigger the controls are respectively the second and third outputs of the control device, the information input is the first input of the control device, and the clock input is connected to the output of the AND-NOT element, which is the fourth output control devices, the clock input of the lock trigger is the fourth input of the control device and is connected to the first input of the AND-NOT element, the second input of which is connected to the output of the lock trigger, the information input of which is connected to the power bus, and the reset input is connected to the output of the OR-NOT element, the first and second inputs of which are respectively the second and fourth inputs of the control device.

Указанная совокупность признаков позволяет повысить помехоустойчивость многоканального счетчика импульсов за счет организации его работы в однопеременном коде Грея, имеющем минимальную цену сбоя (одну дискрету счета), и обеспечить возможность программного изменения разрядности счетных каналов за счет организации временной связи между младшей и старшей частями счетного канала с помощью триггеров переноса и четности, что позволяет при минимальных схемных затратах обеспечить удвоенную разрядность счетных каналов. The indicated set of features makes it possible to increase the noise immunity of a multichannel pulse counter due to the organization of its operation in a single-variable Gray code having a minimum failure price (one counting discrete), and to provide the possibility of programmatically changing the bit depth of the counting channels due to the organization of temporary communication between the younger and oldest parts of the counting channel with using transfer and parity triggers, which allows for minimal circuit costs to provide double the capacity of the counting channels.

На фиг.1 приведена схема многоканального счетчика импульсов, на фиг.2 - схема ячейки ОЗУ. Figure 1 shows a diagram of a multi-channel pulse counter, figure 2 is a diagram of a RAM cell.

Многоканальный счетчик импульсов (см. фиг.1) содержит блок 1 ОЗУ, блок 2 начальной установки, устройство 3 управления, шины начальной установки 4 и адреса 5, триггер 6 четности, триггер 7 переноса, N элементов 8-1, 8-2,..., 8-N ИСКЛЮЧАЮЩЕЕ ИЛИ, N элементов 9-1, 9-2,..., 9-N ИЛИ и N элементов 10-1, 10-2, . . ., 10-N ИЛИ-НЕ. Блок 1 ОЗУ выполнен в виде N ячеек 11-1, 11-2,..., 11-N ОЗУ, адресные входы которых соединены с шиной 5 адреса, входы выборки соединены с управляющим выходом блока 2 начальной установки. The multi-channel pulse counter (see Fig. 1) contains RAM unit 1, initial installation unit 2, control device 3, initial installation buses 4 and addresses 5, parity trigger 6, transfer trigger 7, N elements 8-1, 8-2, ..., 8-N EXCLUSIVE OR, N elements 9-1, 9-2, ..., 9-N OR and N elements 10-1, 10-2,. . ., 10-N OR NOT. RAM block 1 is made in the form of N cells 11-1, 11-2, ..., 11-N RAM, the address inputs of which are connected to the address bus 5, the sampling inputs are connected to the control output of the initial installation block 2.

Первые входы записи ячеек 11-1, 11-2,..., 11-N соединены со вторым входом блока 2 начальной установки и шиной 12 записи. Первые информационные входы ячеек 11-1, 11-2,..., 11-N соединены с соответствующими информационными выходами блока 2 начальной установки, второй информационный вход и прямой выход каждой ячейки (11-1, 11-2, ..., 11-N) соединен соответственно с первым и вторым входами соответствующего элемента (8-1, 8-2, ..., 8-N) ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй вход записи ячеек 11-1, 11-2, ..., 11-N - с выходом соответствующего элемента (10-1, 10-2, ..., 10-N) ИЛИ-НЕ. Инверсный выход каждой i-ой ячейки (11-1, 11-2, ..., 11-(N-1)), кроме последней (11-N), соединен с первым входом (i+1)-ro элемента (10-2, 10-3, ..., 10-N) ИЛИ-НЕ. Первый вход каждого i-го элемента (8-1, 8-2, ..., 8-(N-1)) ИСКЛЮЧАЮЩЕЕ ИЛИ, кроме последнего (8-N), соединен с выходом (i+1)-ro элемента (8-2, 8-3, ..., 8-N) ИСКЛЮЧАЮЩЕЕ ИЛИ. Первый вход последнего элемента 8-N ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым выходом устройства 3 управления, а выход первого элемента 8-1 ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом устройства 3 управления и информационным входом триггера 6 четности. Тактовый вход и выход триггера 6 четности соединены соответственно со вторым и третьим входами устройства 3 управления. Шина 13 признака старшей строки и тактовая шина 14 соединены соответственно со вторым и четвертым входами устройства 3 управления, второй и третий выходы которого соединены с первыми входами первых элементов ИЛИ 9-1 и ИЛИ-НЕ 10-1 соответственно, вторые входы которых соединены с четвертым выходом устройства 3 управления. Прямой выход каждой i-ой ячейки (11-1, 11-2, .. ., 11-(N-1)), кроме последней 11-N, соединен с первым входом (i+1)-ro элемента ИЛИ (9-2, 9-3, ..., 9-N), второй вход которого соединен с выходом i-го элемента ИЛИ (9-1, 9-2, ..., 9-(N-1)) и вторым входом (i+1)-ro элемента ИЛИ-НЕ (10-2, 10-3, ..., 10-N). Выход последнего элемента ИЛИ 9-N соединен с информационным входом триггера 7 переноса, тактовый вход которого соединен с шиной 15 признака младшей строки, а выход - с пятым входом устройства 3 управления. Шина 16 выборки и шина 17 блокировки соединены соответственно с третьим и четвертым входами блока 2 начальной установки. The first recording entries of cells 11-1, 11-2, ..., 11-N are connected to the second input of the initial installation block 2 and the recording bus 12. The first information inputs of cells 11-1, 11-2, ..., 11-N are connected to the corresponding information outputs of unit 2 of the initial installation, the second information input and direct output of each cell (11-1, 11-2, ..., 11-N) is connected respectively to the first and second inputs of the corresponding element (8-1, 8-2, ..., 8-N) EXCLUSIVE OR, and the second input of the recording cells 11-1, 11-2, ..., 11-N - with the output of the corresponding element (10-1, 10-2, ..., 10-N) OR NOT. The inverse output of each i-th cell (11-1, 11-2, ..., 11- (N-1)), except for the last (11-N), is connected to the first input (i + 1) -ro of the element ( 10-2, 10-3, ..., 10-N) OR NOT. The first input of each i-th element (8-1, 8-2, ..., 8- (N-1)) EXCLUSIVE OR, except for the last (8-N), is connected to the output of the (i + 1) -ro element (8-2, 8-3, ..., 8-N) EXCLUSIVE OR. The first input of the last exclusive OR element 8-N is connected to the first output of the control device 3, and the output of the first exclusive OR element 8-1 N is connected to the first input of the control device 3 and the information input of the parity trigger 6. The clock input and output of the parity trigger 6 are connected respectively to the second and third inputs of the control device 3. The high line flag 13 and the clock bus 14 are connected respectively to the second and fourth inputs of the control device 3, the second and third outputs of which are connected to the first inputs of the first elements OR 9-1 and OR-NOT 10-1, respectively, the second inputs of which are connected to the fourth the output of the control device 3. The direct output of each i-th cell (11-1, 11-2, ..., 11- (N-1)), except for the last 11-N, is connected to the first input (i + 1) -ro of the OR element (9 -2, 9-3, ..., 9-N), the second input of which is connected to the output of the i-th OR element (9-1, 9-2, ..., 9- (N-1)) and the second input (i + 1) -ro of the element OR-NOT (10-2, 10-3, ..., 10-N). The output of the last OR element 9-N is connected to the information input of the transfer trigger 7, the clock input of which is connected to the bus 15 of the low line flag, and the output to the fifth input of the control device 3. The sampling bus 16 and the lock bus 17 are connected respectively to the third and fourth inputs of the initial installation unit 2.

Ячейка ОЗУ (11-1, 11-2, ..., 11-N) содержит (см. фиг.2) одноразрядное ОЗУ 18, элемент 19 ИЛИ-НЕ, повторитель 20, инвертор 21, ключ 22 и резистор 23. Информационный вход ключа 22 является вторым информационным входом ячейки ОЗУ, а управляющий вход является вторым входом записи ячейки ОЗУ и соединен с первым входом элемента 19 ИЛИ-НЕ. The RAM cell (11-1, 11-2, ..., 11-N) contains (see FIG. 2) a single-bit RAM 18, an OR-NOT element 19, a repeater 20, an inverter 21, a key 22, and a resistor 23. Information the key input 22 is the second information input of the RAM cell, and the control input is the second input of the RAM cell record and is connected to the first input of the OR-NOT element 19.

Второй вход элемента 19 ИЛИ-НЕ является первым входом записи ячейки, а выход соединен с входом записи одноразрядного ОЗУ, адресные входы которого являются адресными входами ячейки, а вход выборки является входом выборки ячейки и, по крайней мере, в одной ячейке через резистор 24 соединен с шиной 25 автономного питания. Вход повторителя 20 является первым информационным входом ячейки и соединен с информационными выходами одноразрядного ОЗУ 18 и ключа 22 и через резистор 23 соединен с информационным входом одноразрядного ОЗУ 18, входом инвертора 21 и выходом повторителя 20, являющимся прямым выходом ячейки, инверсным выходом которой является выход инвертора 21. The second input of the element 19 is, OR, NOT the first input of the cell record, and the output is connected to the write input of the single-bit RAM, the address inputs of which are the address inputs of the cell, and the input of the sample is the input of the cell sampling and, in at least one cell, is connected through the resistor 24 with bus 25 autonomous power. The input of the repeater 20 is the first information input of the cell and is connected to the information outputs of the single-bit RAM 18 and key 22 and through a resistor 23 is connected to the information input of the single-bit RAM 18, the input of the inverter 21 and the output of the repeater 20, which is the direct output of the cell, whose inverse output is the inverter output 21.

Блок 2 начальной установки содержит регистр 26 с третьим состоянием выходов и элемент 27 И-НЕ с открытым коллектором на выходе, выход которого является управляющим выходом, а первый и второй входы - соответственно третьим и четвертым входами блока 2 начальной установки. Информационные выходы регистра 26 являются информационными выходами, информационные входы являются первым входом, а вход управления третьим состоянием является вторым входом блока 2 начальной установки. The initial installation block 2 contains a register 26 with a third state of outputs and an NAND element 27 with an open collector at the output, the output of which is a control output, and the first and second inputs are the third and fourth inputs of the initial installation block 2, respectively. The information outputs of the register 26 are information outputs, the information inputs are the first input, and the third state control input is the second input of the initial installation unit 2.

Устройство 3 управления содержит триггер 28 управления и триггер 29 блокировки, элементы ИЛИ-НЕ 30, И-НЕ 31 и ИСКЛЮЧАЮЩЕЕ ИЛИ 32. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 32 является первым выходом устройства 3 управления, первый вход соединен с шиной 33 реверса, а второй вход является третьим входом устройства 3 управления. Прямой и инверсный выходы триггера 28 управления являются соответственно вторым и третьим выходами, а информационный вход является первым входом устройства 3 управления. Тактовый вход триггера 28 управления соединен с выходом элемента 31 И-НЕ, являющимся четвертым выходом устройства 3 управления, четвертым входом которого является тактовый вход триггера 29 блокировки, соединенный с первым входом элемента 31 И-НЕ, второй вход которого соединен с выходом триггера 29 блокировки. Информационный вход триггера 29 блокировки соединен с шиной 34 питания, а вход сброса - с выходом элемента 30 ИЛИ-НЕ, первый и второй входы которого являются соответственно вторым и пятым входами устройства 3 управления. The control device 3 includes a control trigger 28 and a blocking trigger 29, elements OR-NOT 30, NOT-31 and EXCLUSIVE OR 32. The output of the element EXCLUSIVE OR 32 is the first output of the control device 3, the first input is connected to the reverse bus 33, and the second input is the third input of the control device 3. The direct and inverse outputs of the control trigger 28 are respectively the second and third outputs, and the information input is the first input of the control device 3. The clock input of the control trigger 28 is connected to the output of the AND-NOT element 31, which is the fourth output of the control device 3, the fourth input of which is the clock input of the lock trigger 29 connected to the first input of the AND-NOT element, the second input of which is connected to the output of the lock trigger 29 . The information input of the locking trigger 29 is connected to the power bus 34, and the reset input is connected to the output of the OR-NOT element 30, the first and second inputs of which are the second and fifth inputs of the control device 3, respectively.

Многоканальный счетчик импульсов работает следующим образом. После подачи напряжений питания (основного и автономного) производится начальная установка каналов счетчика путем записи исходной информации в ячейки 11-1, 11-2, ..., 11-N блока 1 ОЗУ. При этом на шину 5 адреса подается код адреса, на шину 4 начальной установки - исходная информация в коде Грея, а на шину 12 записи и шину 17 блокировки - высокий уровень напряжения. Информация через повторители 20 поступает на информационные входы одноразрядных ОЗУ 18, на входы записи-считывания которых с выходов элементов ИЛИ-НЕ 19 поступает низкий уровень напряжения, соответствующий режиму "запись". Затем на шину 16 выборки подается высокий уровень напряжения. При этом сигнал выборки поступает на входы выборки одноразрядных ОЗУ 18 всех ячеек 11-1, 11-2, ..., 11-N, и производится запись информации по выбранному адресу. Далее на шину 16 подается низкий уровень напряжения, на шину 5 адреса подается код следующего адреса, а на шину 4 начальной установки - соответствующая ему информация в коде Грея, и процесс записи повторяется. После того, как в блок 1 ОЗУ будет записана вся исходная информация, многоканальный счетчик импульсов может быть переведен в режим хранения. В режиме хранения на шине 17 блокировки присутствует низкий уровень напряжения, основное напряжение питания снято, от автономного источника питания запитаны только одноразрядные ОЗУ 18 ячеек 11-1, 11-2, . .., 11-N. Так как выход элемента 27 И-НЕ находится в третьем состоянии, то потенциал высокого уровня с шины 25 автономного питания через резистор 24 поступает на входы выборки одноразрядных ОЗУ 18, удерживая их в режиме хранения. A multi-channel pulse counter operates as follows. After applying the supply voltage (main and autonomous), the counter channels are initially set up by recording the initial information in cells 11-1, 11-2, ..., 11-N of RAM unit 1. In this case, an address code is supplied to the address bus 5, the initial information in the Gray code is sent to the initial setup bus 4, and a high voltage level is applied to the write bus 12 and the lock bus 17. Information through repeaters 20 is fed to the information inputs of single-bit RAM 18, to the recording-reading inputs of which the outputs of the OR-NOT 19 elements receive a low voltage level corresponding to the "recording" mode. Then, a high voltage level is applied to the sampling bus 16. In this case, the sampling signal is fed to the sampling inputs of single-bit RAM 18 of all cells 11-1, 11-2, ..., 11-N, and information is recorded at the selected address. Next, a low voltage level is supplied to bus 16, the next address code is supplied to address bus 5, and the information corresponding to it in the Gray code is sent to initial setup bus 4, and the recording process is repeated. After all initial information is recorded in block 1 of the RAM, the multichannel pulse counter can be put into storage mode. In the storage mode, a low voltage level is present on the lock bus 17, the main supply voltage is removed, only single-bit RAM 18 cells 11-1, 11-2, are powered from the autonomous power source. .., 11-N. Since the output of the AND-NOT element 27 is in the third state, the high-level potential from the autonomous power bus 25 is supplied through the resistor 24 to the sample inputs of single-bit RAM 18, keeping them in storage mode.

В режиме счета импульсов многоканальный счетчик работает следующим образом. Подается основное напряжение питания (автономное подключено постоянно), а на шину 17 блокировки и шину 13 признака старшей строки - высокий уровень напряжения. Затем на шину 5 адреса подается код адреса старшей строки (декады), а на шину 16 выборки - высокий уровень напряжения. На входах выборки ячеек ОЗУ 11-1, 11-2, ..., 11-N устанавливается напряжение низкого уровня, поступающее на входы выборки одноразрядных ОЗУ (18), на выходах которых появляется записанная по данному адресу информация в коде Грея, которая через повторители (20) поступает на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (8-1, 8-2, ..., 8-N), образующих линейку анализа четности. Информация с выхода элемента 8-1, свидетельствующая о четности текущего кода старшей декады (строки) выбранного канала, записывается в триггер 6 четности. Затем на шину 13 признака старшей строки подается потенциал низкого уровня, на шину 15 признака младшей строки - потенциал высокого уровня, а на шину 5 адреса - адрес младшей декады (строки). На время смены адреса на шине выборки 16 устанавливается низкий уровень, а после смены адреса - снова высокий уровень напряжения. На выходах одноразрядных ОЗУ появляется код состояния младшей декады (строки) в виде кода Грея, который через повторители (20) и инверторы (21), а также через триггер 28 управления поступает на входы элементов ИЛИ-НЕ (10-1, 10-2, ..., 10-N) и ИЛИ (9-1, 9-2, ..., 9-N), образующих линейку распределения счетных импульсов. Затем на тактовую шину 14 поступает счетный импульс, который устанавливает триггер 29 блокировки в единичное состояние и проходит на выход элемента 31 И-НЕ и далее через линейку распределения импульсов на второй вход записи соответствующей ячейки ОЗУ (11-1, 11-2, ..., 11-N). Так как код Грея относится к классу однопеременных кодов, то переключение счетного канала происходит только в одном из разрядов, то есть информация по выбранному адресу изменяется только в одном из одноразрядных ОЗУ (18). При этом выход данного одноразрядного ОЗУ (18) переводится в высокоимпедансное состояние, а считанная из него информация сохраняется триггерной структурой, временно образуемой повторителем 20 и резистором 23, что необходимо для нормальной работы линейки распределения счетных импульсов (9-1, 9-2, ..., 9-N; 10-1, 10-2, ..., 10-N). Пока младшая строка (декада) не переполнилась на D-входе триггера 7 переполнения сохраняется уровень высокого напряжения, который запоминается данным триггером, и при обращении к старшей строке (декаде) с инверсного выхода триггера 7 переполнения через элемент 30 проходит сигнал, удерживающий триггер 29 блокировки в нулевом состоянии, которое блокирует прохождение счетных импульсов через элемент 31 И-НЕ. Если же младшая строка (декада) оказалась переполненной, то переключения в ней не происходит, а счетный импульс поступает на D-вход триггера 7 переполнения, запоминается им, и, при последующем обращении к старшей строке (декаде), триггер 29 блокировки счетным импульсом переключается в единичное состояние, при котором данный счетный импульс проходит через элемент И-НЕ 31 на вход линейки распределения импульсов. В результате происходит переключение в старшей строке (декаде). Уровнем низкого потенциала на шине 33 реверса счетчик может быть переведен в режим реверса. Управление счетчиком может осуществляться с помощью микроЭВМ. In pulse counting mode, a multi-channel counter operates as follows. The main supply voltage is supplied (autonomous is constantly connected), and a high voltage level is sent to the lock bus 17 and the bus 13 of the high line flag. Then, the address code of the highest row (decades) is supplied to the address bus 5, and a high voltage level is sent to the sampling bus 16. At the inputs of a sample of RAM cells 11-1, 11-2, ..., 11-N, a low level voltage is applied to the inputs of a sample of single-bit RAM (18), at the outputs of which information recorded in this code in Gray code appears, which through repeaters (20) is supplied to the inputs of the elements EXCLUSIVE OR (8-1, 8-2, ..., 8-N), forming a line of parity analysis. Information from the output of element 8-1, indicating the parity of the current code of the highest decade (line) of the selected channel, is recorded in the parity trigger 6. Then, low-level potential is supplied to bus 13 of the feature of the highest line, high-potential to bus 15 of the feature of the lowest line, and the address of the least decade (line) to address bus 5. At the time of changing the address on the sampling bus 16 is set to a low level, and after changing the address - again a high voltage level. At the outputs of single-bit RAM, the status code of the least decade (line) appears in the form of a Gray code, which, through the repeaters (20) and inverters (21), as well as through the trigger 28 of the control, enters the inputs of the OR-NOT elements (10-1, 10-2 , ..., 10-N) and OR (9-1, 9-2, ..., 9-N), forming a line of distribution of counting pulses. Then, a counting pulse is supplied to the clock bus 14, which sets the lock trigger 29 to a single state and passes to the output of the AND-NOT element 31 and then through the pulse distribution line to the second recording input of the corresponding RAM cell (11-1, 11-2, .. ., 11-N). Since the Gray code belongs to the class of one-variable codes, the switching of the counting channel occurs only in one of the digits, i.e., the information at the selected address changes only in one of the one-bit RAMs (18). In this case, the output of this single-bit RAM (18) is converted to a high impedance state, and the information read from it is stored by a trigger structure temporarily formed by a repeater 20 and a resistor 23, which is necessary for the normal operation of the distribution line of counted pulses (9-1, 9-2,. .., 9-N; 10-1, 10-2, ..., 10-N). While the low line (decade) is not overflowed at the D-input of the overflow trigger 7, the high voltage level that is stored by this trigger is stored, and when accessing the high line (decade) from the inverse output of the overflow trigger 7, a signal is passed through element 30 to hold the lock trigger 29 in the zero state, which blocks the passage of the counting pulses through the element 31 AND NOT. If the low line (decade) turned out to be overflowed, then switching does not occur in it, and the counting pulse goes to the D-input of the overflow trigger 7, is memorized by it, and, upon subsequent access to the high line (decade), the blocking trigger 29 switches with the counting pulse in a single state, in which a given counting pulse passes through an AND-NOT 31 element to the input of the pulse distribution line. As a result, switching occurs in the senior line (decade). By the low potential level on the reverse bus 33, the counter can be put into reverse mode. The counter can be controlled using a microcomputer.

Изготовлен лабораторный макет многоканального счетчика импульсов. Испытания макета подтвердили работоспособность заявляемого устройства и его практическую ценность. A laboratory model of a multi-channel pulse counter has been manufactured. Tests of the layout confirmed the operability of the claimed device and its practical value.

Claims

1. Многоканальный счетчик импульсов, содержащий блок оперативного запоминающего устройства (ОЗУ), блок начальной установки, первый вход которого соединен с шиной начальной установки, устройство управления и шину адреса, отличающийся тем, что введены триггер четности, триггер переноса, N элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, N элементов ИЛИ и N элементов ИЛИ - НЕ, блок ОЗУ выполнен в виде N ячеек ОЗУ, адресные входы которых соединены с шиной адреса, входы выборки соединены с управляющим входом блока начальной установки, а первые входы записи ячеек соединены со вторым входом блока начальной установки и шиной записи, первые информационные входы ячеек соединены с соответствующими информационными выходами блока начальной установки, второй информационный вход и прямой выход каждой ячейки соединены соответственно с первым и вторым входами соответствующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а второй вход записи ячеек - с выходом соответствующего элемента ИЛИ - НЕ, инверсный выход каждой i-й ячейки, кроме последней, соединен с первым входом (i + 1)-го элемента ИЛИ - НЕ, первый вход каждого i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, кроме последнего, соединен с выходом (i + 1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход последнего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым выходом устройства управления, а выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом устройства управления и информационным входом триггера четности, тактовый вход и выход которого соединены соответственно со вторым и третьим входами устройства управления, шина признака старшей строки и тактовая шина соединены соответственно со вторым и четвертым входами устройства управления, второй и третий выходы которого соединены с первыми входами первых элементов ИЛИ и ИЛИ - НЕ соответственно, вторые входы которых соединены с четвертым выходом устройства управления, прямой выход каждой i-ой ячейки, кроме последней, соединен с первым входом (i + 1)-го элемента ИЛИ, второй вход которого соединен с выходом i-го элемента ИЛИ и вторым входом (i + 1)-го элемента ИЛИ - НЕ, выход последнего элемента ИЛИ соединен с информационным входом триггера переноса, тактовый вход которого соединен с шиной признака младшей строки, а выход - с пятым входом устройства управления, шина выборки и шина блокировки соединены соответственно с третьим и четвертым входами блока начальной установки. 1. A multi-channel pulse counter containing a random access memory (RAM) unit, an initial installation unit, the first input of which is connected to the initial installation bus, a control device and an address bus, characterized in that a parity trigger, a transfer trigger, N elements EXCLUSIVE OR are introduced, N elements OR and N elements OR - NOT, the RAM block is made in the form of N RAM cells, the address inputs of which are connected to the address bus, the sampling inputs are connected to the control input of the initial installation block, and the first inputs of the cell record are connected with the second input of the initial installation unit and the recording bus, the first information inputs of the cells are connected to the corresponding information outputs of the initial installation unit, the second information input and the direct output of each cell are connected respectively to the first and second inputs of the corresponding EXCLUSIVE OR element, and the second input of the cell recording is with the output of the corresponding element OR - NOT, the inverse output of each i-th cell, except the last, is connected to the first input of the (i + 1) -th element OR - NOT, the first input of each i-th element EXCEPTION OR, except for the last one, is connected to the output of the (i + 1) th EXCLUSIVE OR element, the first input of the last EXCLUSIVE OR element is connected to the first output of the control device, and the output of the first EXCLUSIVE OR element is connected to the first input of the control device and the information input of the parity trigger , the clock input and output of which are connected respectively to the second and third inputs of the control device, the bus sign of the senior line and the clock bus are connected respectively to the second and fourth inputs of the control device , the second and third outputs of which are connected to the first inputs of the first elements OR and OR - NOT, respectively, the second inputs of which are connected to the fourth output of the control device, the direct output of each i-th cell, except the last, is connected to the first input (i + 1) - of the OR element, the second input of which is connected to the output of the i-th OR element and the second input of the (i + 1) th OR element - NOT, the output of the last OR element is connected to the information input of the transfer trigger, the clock input of which is connected to the low line bus , and the exit is with the fifth entrance The control devices, the sampling bus and the interlock bus are connected respectively to the third and fourth inputs of the initial installation block.

2. Счетчик по п.1, отличающийся тем, что ячейка ОЗУ содержит одноразрядное ОЗУ, элемент ИЛИ - НЕ, повторитель, инвертор, ключ, информационный вход которого является вторым информационным входом ячейки ОЗУ, а управляющий вход является вторым входом записи ячеек ОЗУ и соединен с первым входом элемента ИЛИ - НЕ, второй вход которого является первым входом записи ячейки, а выход соединен с входом записи одноразрядного ОЗУ, адресные входы которого являются адресными входами ячейки, а вход выборки является входом выборки ячейки и, по крайней мере, в одной ячейке через резистор соединен с шиной автономного питания, вход повторителя является первым информационным входом ячейки и соединен с информационными выходами одноразрядного ОЗУ и ключа, и через резистор соединен с информационным входом одноразрядного ОЗУ, входом инвертора и выходом повторителя, который является прямым выходом ячейки, инверсным выходом которой является выход инвертора. 2. The counter according to claim 1, characterized in that the RAM cell contains a single-bit RAM, the OR element is NOT, a repeater, an inverter, a key, the information input of which is the second information input of the RAM cell, and the control input is the second input of the RAM cell record and connected with the first input of the OR element - NOT, the second input of which is the first input of the cell record, and the output is connected to the write input of the single-bit RAM, the address inputs of which are the address inputs of the cell, and the input of the sample is the input of the cell selection and, at least, one cell through a resistor is connected to the autonomous power bus, the repeater input is the first information input of the cell and connected to the information outputs of single-bit RAM and the key, and through the resistor is connected to the information input of single-bit RAM, the inverter input and the repeater output, which is the direct output of the cell, inverse the output of which is the inverter output.

3. Счетчик по п.1, отличающийся тем, что блок начальной установки содержит регистр с третьим состоянием выходов и элемент И - НЕ с открытым коллектором на выходе, выход которого является управляющим выходом, а первый и второй входы - соответственно третьим и четвертым входами блока начальной установки, информационные выходы регистра являются информационными выходами, информационные входы являются первым входом, а вход управления третьим состоянием является вторым входом блока начальной установки. 3. The counter according to claim 1, characterized in that the initial installation unit contains a register with a third state of outputs and the AND element is NOT with an open collector at the output, the output of which is a control output, and the first and second inputs are the third and fourth inputs of the block, respectively initial installation, the information outputs of the register are information outputs, the information inputs are the first input, and the control input of the third state is the second input of the initial installation block.

4. Счетчик по п.1, отличающийся тем, что устройство управления содержит триггер управления и триггер блокировки, элементы ИЛИ - НЕ, И - НЕ и ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является первым выходом устройства управления, первый вход соединен с шиной реверса, а второй вход является третьим входом устройства управления, прямой и инверсный выходы триггера управления являются соответственно вторым и третьим выходами устройства управления, информационный вход является первым входом устройства управления, а тактовый вход соединен с выходом элемента И - НЕ, являющимся четвертым выходом устройства управления, тактовый вход триггера блокировки является четвертым входом устройства управления и соединен с первым входом элемента И - НЕ, второй вход которого соединен с выходом триггера блокировки, информационный вход которого соединен с шиной питания, а вход сброса соединен с выходом элемента ИЛИ - НЕ, первый и второй входы которого являются соответственно вторым и четвертым входами устройства управления. 4. The counter according to claim 1, characterized in that the control device comprises a control trigger and a blocking trigger, elements OR - NOT, AND - NOT and EXCLUSIVE OR, the output of which is the first output of the control device, the first input is connected to the reverse bus, and the second the input is the third input of the control device, the direct and inverse outputs of the control trigger are respectively the second and third outputs of the control device, the information input is the first input of the control device, and the clock input is connected to the output element This AND is NOT, which is the fourth output of the control device, the clock input of the lock trigger is the fourth input of the control device and is connected to the first input of the AND - NOT element, the second input of which is connected to the output of the lock trigger, the information input of which is connected to the power bus, and the reset input connected to the output of the element OR - NOT, the first and second inputs of which are respectively the second and fourth inputs of the control device.