RU2051409C1 - Device for check of data reading - Google Patents

Abstract

FIELD: automation and computer engineering. SUBSTANCE: device has registers 2, 3 and 24, shift register 4, starting switch 5, flip-flop 6, OR gates 7 and 11, paraphase AND gates group 8, AND gate 9, encoder 10, comparison units 12 and 14, AND gates group 13, NOT-EQUAL paraphase gate 15, comparison gates groups 17 and 18, NOR gates 19 and 20, comparison gates 16, 21 and 22, delay gates group 23. Gates 16, 17, 21 and 22 detect single faults during device operations. Register 24 detects const-0 faults in gates 16, 17, 21 and 22. Reliability of operations is increased due to device design using paraphase logic. According to paraphase logic, logical zero is encoded as <01>, logical one as <10>, states <00> and <11> are prohibited for operations. EFFECT: increased reliability. 14 dwg

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах ввода данных для определения заданного участка программы на перфоленте. The invention relates to automation and computer technology and can be used in data input devices to determine a given section of the program on a punched tape.

Известно устройство для контроля считывания [1] содержащее узел считывания с информационных дорожек, узел считывания с синхродорожек, блок формирователей информационных сигналов, формирователь синхроимпульсов, кнопку сброса, узел фиксации блока, первый и второй элемент И, счетчик импульсов, дешифратор, второй, третий, четвертый и пятый элементы ИЛИ, генератор импульсов, схему сравнения, коммутатор и второй элемент И. A known device for monitoring readout [1] comprising a readout unit from information tracks, a readout unit from sync tracks, an information signal conditioner unit, a clock generator, a reset button, a block fixation unit, a first and second AND element, a pulse counter, a decoder, a second, third, the fourth and fifth elements OR, pulse generator, a comparison circuit, the switch and the second element I.

Недостатком этого устройства является низкая достоверность функционирования, т. е. неисправности элементов устройства типа const0 и const1 в процессе функционирования не обнаружатся. The disadvantage of this device is the low reliability of operation, that is, malfunctions of the elements of the device such as const0 and const1 during operation will not be detected.

Известно устройство для контроля считывания информации [2] содержащее контролируемые информационные входы, регистр контрольного слова, регистр информационного слова, первую схему сравнения, переключатель пуска, триггер, первый элемент ИЛИ, первую группу элементов И, элемент И, блок записи эталона, регистры, вторую схему сравнения, элемент НЕ, вторую группу элементов И, вход сброса устройства, шину ввода контрольного слова устройства, вход синхронизации устройства, группу элементов задержки, второй элемент ИЛИ, информационные выходы устройства. A device for controlling the reading of information [2] containing controlled information inputs, a register of a control word, a register of an information word, a first comparison circuit, a start switch, a trigger, a first OR element, a first group of AND elements, an AND element, a reference recording unit, registers, a second comparison circuit, element NOT, second group of AND elements, device reset input, device control word input bus, device synchronization input, delay element group, second OR element, information outputs ystva.

Недостатком такого устройства является низкая достоверность функционирования, обусловленная тем, что в процессе функционирования устройства не обнаруживаются одиночные неисправности на выходах элементов. Исходя из этого устройство имеет низкую контролепригодность. В качестве одного из показателей контролепригодности используется коэффициент глубины поиска дефекта К_гп
К_гп F/R, где R общее количество неисправностей заданного типа и класса в устройстве; F количество неисправностей заданного типа, обнаруживаемых в процессе функционального (или тестового) диагностирования устройства.The disadvantage of this device is the low reliability of operation, due to the fact that in the process of functioning of the device single faults are not detected at the outputs of the elements. Based on this, the device has low controllability. As one of the indicators of control suitability, the coefficient of the depth of the search for the defect K _{gp is used.}
To _GP F / R, where R is the total number of faults of a given type and class in the device; F the number of faults of a given type detected during the functional (or test) diagnosis of the device.

Для устройства функционального диагностирования К_гп 0.For a functional diagnosis device To _GP 0.

Целью изобретения является повышение достоверности функционирования устройства, т.е. обнаружение одиночных неисправностей в процессе функционирования устройства. The aim of the invention is to increase the reliability of the operation of the device, i.e. detection of single faults during the operation of the device.

Для этого устройство для контроля считывания информации, содержащее первый регистр, второй регистр, входы которого соединены с входами контрольного слова устройства, регистр сдвига, шифратор, первый и второй блоки сравнения, переключатель пуска, группу элементов задержки, триггер, первый и второй элементы ИЛИ, элемент И, первую группу элементов И, первые входы которых соединены с контролируемыми входами устройства, вторые входы с инверсным выходом триггера, а выходы с информационными выходами устройства, вход синхронизации устройства соединен с первым входом элемента И, второй вход которого соединен с прямым выходом триггера, а выход с входом синхронизации первого блока сравнения, информационные входы первой группы которого подключены к выходам шифратора, выход переключателя пуска подключен к входу установки в единичное состояние триггера, вход установки в нулевое состояние которого соединен с выходом первого элемента ИЛИ, вход сброса устройства соединен с первым входом первого элемента ИЛИ, с выходами сброса первого и второго регистров, регистра сдвига и шифратора, прямые и инверсные выходы разрядов первого регистра соединены с информационными входами второй группы первого блока сравнения, выход равенства которого подключен к разрешающему входу второго блока сравнения, а выход неравенства к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом неравенства второго блока сравнения, а выход с входом сдвига регистра сдвига, прямые и инверсные выходы разрядов которого соединены с информационными входами первой группы второго блока сравнения, информационные входы которого подключены к прямым и инверсным выходам разрядов второго регистра, выходы элементов задержки группы подключены к информационным входам регистра сдвига, содержит группу парафазных элементов И, первую и вторую группы элементов сравнения, первый и второй элементы ИЛИ-НЕ, парафазный элемент неравнозначности, первый, второй и третий элементы сравнения, третий регистр, причем контролируемые входы устройства соединены с первыми входами парафазных элементов И группы и к первым входам элементов сравнения первой группы, вторые входы которых подключены к прямому выходу первого разряда третьего регистра, а выходы к вторым входам парафазных элементов И группы, третьи и четвертые входы которых соединены соответственно с инверсным и прямым выходами триггера, прямые выходы с информационными входами первого регистра с входами группы элементов задержки и с первыми входами элементов сравнения второй группы, вторые входы которых подключены к инверсным выходам парафазных элементов И группы, а выходы являются соответствующими контрольными выходами устройства, первый и второй контрольные выходы второго блока сравнения соединены соответственно с первым и вторым входами первого элемента сравнения, разрешающий вход которого соединен с инверсным выходом третьего регистра, а выход с соответствующим контрольным выходом устройства, выходы неравенства первого и второго блоков сравнения подключены к первому и второму входам первого элемента ИЛИ-НЕ, выход которого соединен с первым входом парафазного элемента неравнозначности, второй вход которого подключен к выходу второго элемента ИЛИ, третий вход к выходу первого элемента ИЛИ, четвертый к выходу второго элемента ИЛИ-НЕ, а прямой и инверсный выход к первому и второму входам второго элемента сравнения, выход которого соединен с соответствующим контрольным выходом устройства, выход равенства второго блока сравнения соединен с вторым входом первого элемента ИЛИ и первым входом второго элемента ИЛИ-НЕ, второй вход которого подключен к входу сброса устройства, а третий к прямому выходу второго разряда третьего регистра, вход установки в ноль которого соединен с входом сброса устройства, информационные входы с входом самопроверки устройства, а инверсный выход с разрешающим входом третьего элемента сравнения, синхровход которого подключен к выходу элемента И, информационные входы к контрольным выходам второго блока сравнения, а выход к соответствующему выходу устройства. To do this, a device for controlling the reading of information containing the first register, the second register, the inputs of which are connected to the inputs of the control word of the device, the shift register, the encoder, the first and second comparison blocks, the start switch, a group of delay elements, a trigger, the first and second elements OR, element And, the first group of elements And, the first inputs of which are connected to the controlled inputs of the device, the second inputs with an inverse output of the trigger, and the outputs with the information outputs of the device, the synchronization input of the device with is single with the first input of the And element, the second input of which is connected to the direct output of the trigger, and the output with the synchronization input of the first comparison unit, the information inputs of the first group of which are connected to the encoder outputs, the output of the start switch is connected to the unit input to the trigger single state, the installation input to the zero state of which is connected to the output of the first OR element, the reset input of the device is connected to the first input of the first OR element, with the reset outputs of the first and second registers, shift register, and encoder, p the direct and inverse outputs of the bits of the first register are connected to the information inputs of the second group of the first comparison unit, the equality output of which is connected to the enable input of the second comparison unit, and the inequality output to the first input of the second OR element, the second input of which is connected to the inequality output of the second comparison unit, and an output with a shift input of the shift register, the direct and inverse outputs of the bits of which are connected to the information inputs of the first group of the second comparison unit, the information inputs of which are connected are given to the direct and inverse outputs of the bits of the second register, the outputs of the delay elements of the group are connected to the information inputs of the shift register, contains a group of paraphase elements AND, the first and second groups of comparison elements, the first and second elements OR NOT, the paraphase element of disambiguation, the first, second and the third comparison elements, the third register, and the controlled inputs of the device are connected to the first inputs of the paraphase elements AND groups and to the first inputs of the comparison elements of the first group, the second inputs of which are connected s to the direct output of the first discharge of the third register, and the outputs to the second inputs of the paraphase elements AND groups, the third and fourth inputs of which are connected respectively to the inverse and direct outputs of the trigger, direct outputs with information inputs of the first register with the inputs of the group of delay elements and with the first inputs of the elements comparisons of the second group, the second inputs of which are connected to the inverse outputs of the paraphase elements AND groups, and the outputs are the corresponding control outputs of the device, the first and second control outputs the odes of the second comparison unit are connected respectively to the first and second inputs of the first comparison element, the permitting input of which is connected to the inverse output of the third register, and the output with the corresponding control output of the device, the inequality outputs of the first and second comparison blocks are connected to the first and second inputs of the first element OR- NOT, the output of which is connected to the first input of the paraphase disambiguation element, the second input of which is connected to the output of the second OR element, the third input to the output of the first OR element, the fourth to the output of the second OR-NOT element, and the direct and inverse output to the first and second inputs of the second comparison element, the output of which is connected to the corresponding control output of the device, the equality output of the second comparison unit is connected to the second input of the first OR element and the first input of the second OR element -NOT, the second input of which is connected to the reset input of the device, and the third to the direct output of the second discharge of the third register, the zero input of which is connected to the reset input of the device, information inputs from the input m self device, and inverted output enable input of the third comparing element, the clock of which is connected to the output of AND, data inputs to the control outputs of the second comparator unit, and output to the output device.

Введенные элементы обеспечивают повышение достоверности функционирования устройства. The introduced elements provide an increase in the reliability of the device.

На фиг.1 представлена структурная схема устройства; на фиг.2 схема первого блока сравнения; на фиг.3 схема парафазного элемента неравнозначности; на фиг.4 схема парафазного элемента ИЛИ; на фиг.5 схема парафазного элемента И; на фиг.6 показан принцип записи и сдвига информации в устройстве; на фиг. 7-10 представлены таблицы функций неисправностей; на фиг.11 и 12 схемы элементов сравнения шифратора; на фиг.13 схема шифратора; на фиг.14 принцип распределения информации на перфоленте. Figure 1 presents the structural diagram of the device; figure 2 diagram of the first block of comparison; figure 3 diagram of a paraphase element of disambiguation; figure 4 diagram of a paraphase element OR; figure 5 diagram of the paraphase element And; figure 6 shows the principle of recording and shifting information in the device; in FIG. 7-10 are tables of fault functions; 11 and 12 diagrams of the elements of the comparison of the encoder; Fig.13 scheme of the encoder; on Fig the principle of distribution of information on punched tape.

Устройство содержит (фиг.1) контролируемые входы 1, регистры 2, 3 и 24, регистр 4 сдвига, переключатель 5 пуска, триггер 6, элементы ИЛИ 7 и 11, группу парафазных элементов И 8, элемент И 9, шифратор 10, блоки 12 и 14 сравнения, группу элементов И 13, парафазный элемент 15 неравнозначности, элементы 16, 21 и 22 сравнения, группу элементов 17 и 18 сравнения, элементы ИЛИ-НЕ 19 и 20, группу элементов 23 задержки, вход 25 синхронизации устройства, информационный выход 26 устройства, вход 27 сброса устройства, вход 28 самопроверки устройства, управляющие выходы 29-31 регистра, контрольный выход 32 устройства, шину 33 ввода контрольного слова устройства. The device contains (Fig. 1) controlled inputs 1, registers 2, 3, and 24, shift register 4, start switch 5, trigger 6, OR elements 7 and 11, a group of paraphase elements And 8, element And 9, encoder 10, blocks 12 and 14 comparisons, a group of elements And 13, a paraphase element 15 of ambiguity, elements 16, 21 and 22 comparison, a group of elements 17 and 18 comparison, elements OR NOT 19 and 20, a group of elements 23 delay, input 25 of the synchronization device, information output 26 devices, device reset input 27, device self-test input 28, control outputs 29-31 of the register, role output 32 of the device, bus 33 input control word of the device.

Первый блок 12 сравнения (фиг.2) содержит группу парафазных элементов 34 неравнозначности, группу элементов ИЛИ 35, группу парафазных элементов ИЛИ 36, парафазные элементы ИЛИ 37 и 38, элементы И 39 и 40. The first block 12 comparison (figure 2) contains a group of paraphase elements 34 disambiguation, a group of elements OR 35, a group of paraphase elements OR 36, paraphase elements OR 37 and 38, elements AND 39 and 40.

Парафазный элемент 34 неравнозначности содержит элементы И 41-44 и элементы ИЛИ 45 и 46 (фиг.3). The paraphase element 34 of the ambiguity contains the elements AND 41-44 and the elements OR 45 and 46 (figure 3).

Парафазный элемент ИЛИ 37 содержит (фиг.4) элементы ИЛИ 47 и 51, элементы И 49 и 50 неравнозначности, элементы И 48, 52 и 53. The paraphase element OR 37 contains (figure 4) elements OR 47 and 51, elements AND 49 and 50 of ambiguity, elements AND 48, 52 and 53.

Парафазный элемент И 8 содержит (фиг.5) элементы И 54, 59 и 60, элементы ИЛИ 55 и 58, элементы 56 и 57 неравнозначности. The paraphase element And 8 contains (figure 5) elements And 54, 59 and 60, elements OR 55 and 58, elements 56 and 57 of unequality.

На фиг.6 показан принцип записи и сдвига информации в устройстве. Figure 6 shows the principle of recording and shifting information in the device.

На фиг.7-10 представлены таблицы функций неисправностей. 7-10 are tables of fault functions.

Элемент 22 сравнения (фиг.11) содержит элементы И 61 и 64, элемент НЕ 62 и 63, элемент ИЛИ 65. The comparison element 22 (11) contains the elements AND 61 and 64, the element NOT 62 and 63, the element OR 65.

Элемент 21 сравнения (фиг.12) содержит элементы НЕ 66 и 67, элементы И 68 и 69, элемент ИЛИ 70, элемент НЕ 71. The comparison element 21 (Fig. 12) contains the elements NOT 66 and 67, the elements AND 68 and 69, the element OR 70, the element NOT 71.

Шифратор 10 (фиг.13) содержит элементы 72 коммутации, триггер 73. The encoder 10 (Fig.13) contains switching elements 72, the trigger 73.

На фиг.14 показано распределение информации на перфоленте. On Fig shows the distribution of information on the punched tape.

Устройство работает следующим образом. The device operates as follows.

Сигнал "Сброс", поступающий на вход 27, устанавливает в исходное состояние триггера 6, первый регистр 2, второй регистр 3, регистр сдвига 4 и шифратор 10, т.е. на выходе шифратора устанавливается код маркера. The signal "Reset", which is input 27, sets the trigger 6, first register 2, second register 3, shift register 4, and encoder 10, i.e. at the encoder output, a marker code is set.

Сигналы с контрольного информационного входа 1 поступают через группу элементов И на выход 26 устройства. The signals from the control information input 1 enter through a group of elements And to the output 26 of the device.

Для определения заданного участка на перфоленте необходимо по шине 33 записать в регистр 3 код участка программы (паспорт), который необходимо определить. При этом подпрограммные записываются в четыре тетради регистра 3. To determine the specified area on the punched tape, it is necessary to write the code of the program section (passport) to register 3 on register 33, which must be determined. In this case, the subroutines are recorded in four notebooks of register 3.

При включении переключателя 5 триггер перебросится в единичное состояние, в этом случае информация через группу элементов И 13 на выход устройства не проходит, а группа парафазных элементов И 8 и элемент И 9 подготавливаются к открытию. When switch 5 is turned on, the trigger will be transferred to a single state, in this case the information does not pass through the group of elements And 13 to the device output, and the group of paraphase elements And 8 and element And 9 are prepared for opening.

Считанная информация с перфоленты поступает на контрольные информационные входы 1, а затем через группу парафазных элементов И 8 в регистр 2, при этом передним фронтом разряды регистра 2 приводятся в исходное состояние, запись производится по заднему фронту. Синхросигнал поступает на вход 25, а с него через элемент И 9 на разрешающий вход блока 14 сравнения, в нем проходит сравнение кода, поступающего с первого регистра 2, и кода маркера, поступающего с шифратора 10. Если они совпадают, то с прямого выхода блока 14 сравнения выдается сигнал, если не совпадают, то с инверсного выхода блока 14 сравнения. The read information from the punched tape goes to the control information inputs 1, and then through the group of paraphase elements And 8 into register 2, while the leading edge of the bits of register 2 are restored to the initial state, recording is made on the trailing edge. The clock signal is input 25, and from it through the element And 9 to the enable input of the comparison unit 14, it compares the code coming from the first register 2 and the code of the marker coming from the encoder 10. If they match, then from the direct output of the block 14 comparison signal is issued, if they do not match, then from the inverse output of the comparison unit 14.

Информация с прямых выходов группы парафазных элементов И 8 поступает через элементы 23 задержки на входы регистра 4 сдвига. Наличие сигнала на инверсном выходе блока 14 сравнения свидетельствует о том, что информация, записанная в регистре 2, и код с шифратора 10 не соответствуют. Этот сигнал проходит через элемент ИЛИ 11 на первый управляющий вход регистра 4 сдвига, который разбит на четыре триады. По этому сигналу происходит первоначальный сдвиг из триады в триаду. Information from the direct outputs of the group of paraphase elements And 8 enters through the delay elements 23 to the inputs of the shift register 4. The presence of a signal at the inverted output of the comparison unit 14 indicates that the information recorded in the register 2 and the code from the encoder 10 do not match. This signal passes through the OR element 11 to the first control input of the shift register 4, which is divided into four triads. This signal causes an initial shift from the triad to the triad.

Принцип записи и сдвига информации поясняется на фиг.6, где Z, Y, X, A, D двоичные числа. При поступлении пятого числа первое число списывается. The principle of recording and shifting information is illustrated in Fig.6, where Z, Y, X, A, D are binary numbers. Upon receipt of the fifth number, the first number is written off.

Блок 14 сравнения выдает сигнал с прямого выхода тогда, когда информация, записанная в первом регистре 2, совпадает с информацией, записанной в шифраторе 10 кода маски, что соответствует началу программы. В этом случае первый блок 12 сравнения сравнивает информацию, записанную в регистрах 2 и 4. Если она не совпадает, то с инверсного выхода выдается сигнал через элемент ИЛИ 11 на первый управляющий вход регистра 4 сдвига. Происходит процесс, аналогичный описанному. На прямом выходе блока 12 сравнения сигнал будет только тогда, когда информация, записанная во всех четырех триадах регистра 4 сдвига, совпадает с информацией во втором регистре 3 номера программы. The comparison unit 14 outputs a signal from the direct output when the information recorded in the first register 2 matches the information recorded in the mask code encoder 10, which corresponds to the beginning of the program. In this case, the first comparison unit 12 compares the information recorded in registers 2 and 4. If it does not match, then a signal is output from the inverse output through the OR element 11 to the first control input of the shift register 4. A process similar to that described occurs. At the direct output of the comparison unit 12, the signal will be only when the information recorded in all four triads of the shift register 4 coincides with the information in the second register 3 of the program number.

В этом случае с прямого выхода блока 12 сравнения поступает сигнал через элемент ИЛИ 7 на Р-вход триггера 6 и переводит его в исходное (нулевое) состояние, а также информация с входов 1 через группу элементов И 13 поступает на входы 26 устройства. In this case, from the direct output of the comparison unit 12, a signal is received through the OR element 7 to the P-input of the trigger 6 and translates it into the initial (zero) state, as well as information from inputs 1 through the group of elements And 13 enters the inputs 26 of the device.

При непрерывном функционировании парафазных элементов, применяемых в структуре устройства, логическому нулю на их выходах соответствует код <0,1>, а единице <10>. Код <00> и <11> будет свидетельствовать о наличии неисправности в них. With the continuous operation of the paraphase elements used in the structure of the device, a logic <0,1> corresponds to a logic zero at their outputs, and a unit <10>. Code <00> and <11> will indicate a malfunction in them.

При возникновении неисправностей в устройстве они обнаруживаются следующим образом. If a malfunction occurs in the device, they are detected as follows.

1. При возникновении неисправности на выходе группы парафазных элементов И 8, т.е. при возникновении сигнала <00>,<11> с выхода элемента 17 сравнения на выход 32 контроля выдается сигнал "Отказ", соответствующий логической "1". 1. If a malfunction occurs at the output of the group of paraphase elements And 8, i.e. when a signal <00>, <11> occurs from the output of the comparison element 17 to the control output 32, the signal "Failure" corresponding to the logical "1" is issued.

2. При возникновении неисправности на выходе шифратора 10 и первого регистра 2 на один из парафазных входов второго блока 14 сравнения подается сигнал блока <00> или <11>. Это приводит к тому, что на выходе одного из парафазных элементов 34 неравнозначности также появится сигнал <00>, который будет подан на парафазный вход одного из парафазных элементов ИЛИ 35 и вызовет на его выходе аналогичное сочетание и т.д. В результате на прямом и инверсном выходах блока 14 сравнения будет сформирован код<00> Это приведет к тому, что на выходе элемента 21 сравнения появится сигнал "Отказ", соответствующий логической "1". 2. If a malfunction occurs at the output of the encoder 10 and the first register 2, one of the paraphase inputs of the second comparison unit 14 receives a signal from the block <00> or <11>. This leads to the fact that the output of one of the paraphase elements 34 disambiguation also appears signal <00>, which will be fed to the paraphase input of one of the paraphase elements OR 35 and will cause a similar combination at its output, etc. As a result, the code <00> will be generated on the direct and inverted outputs of the comparison unit 14. This will lead to the failure signal corresponding to the logical “1” appearing at the output of the comparison element 21.

Аналогичным образом работает первый блок 12 сравнения при возникновении неисправности на выходе регистра 4 сдвига и регистра 3. Similarly, the first comparison unit 12 operates in the event of a malfunction at the output of shift register 4 and register 3.

3. При возникновении неисправности в блоке 12 сравнения на его выходе появляется код <11> или <00>, что фиксируется элементом 22 сравнения, т.е. на его выходе появляется сигнал, эквивалентный логической "1", что сигнализирует об отказе. Этот сигнал подается на контрольный выход 32 устройства. 3. If a malfunction occurs in the comparison unit 12, the code <11> or <00> appears on its output, which is fixed by the comparison element 22, i.e. a signal equivalent to logical “1” appears at its output, which signals a failure. This signal is fed to the control output 32 of the device.

В случае возникновения неисправности в блоке 14 сравнения она фиксируется аналогично. In the event of a malfunction in block 14 comparison, it is fixed in the same way.

4. При возникновении неисправности в одном из элементов 7, 19 11, 20 на один из входов парафазного элемента 15 неравнозначности будет подана запрещенная кодовая комбинация <00> или <11>. В результате этого на его выходе появится сигнал <00> следовательно, элемент 16 сравнения выдаст сигналы "Отказ" в виде логической "1" на шину контроля. 4. In the event of a malfunction in one of the elements 7, 19, 11, 20, one of the inputs of the paraphase element of unevenness 15 will be given the forbidden code combination <00> or <11>. As a result of this, a signal <00> will appear at its output; therefore, the comparison element 16 will give the “Failure” signals in the form of a logical “1” to the control bus.

5. Неисправность парафазного элемента 15 неравнозначности выявляется элементом 16 сравнения. 5. A malfunction of the paraphase element 15 of discontinuity is detected by the comparison element 16.

6. При возникновении неисправности на выходе триггера 6 на второй вход первой группы парафазных элементов И 8 поступает код <00> или <11>. Следовательно, на выходе элементов И 8 будет сформирован код <00>, что вызывает появление "1" на выходе элемента 17 сравнения, сигнализирующего об отказе на выход 32. 6. If a malfunction occurs at the output of trigger 6, the code <00> or <11> is received at the second input of the first group of paraphase elements And 8. Therefore, at the output of the And 8 elements, the code <00> will be generated, which causes the appearance of "1" at the output of the comparison element 17, signaling a failure on the output 32.

7. При возникновении неисправности на выходе любого из группы элементов 18 сравнения, на первый вход парафазного элемента И 8 будет подан код <00>или <11>, в результате этого на его выходе будет сформирован код <00>, тогда на выходе элемента 17 сравнения появится сигнал, эквивалентный "1", который будет сигнализировать о наличии неисправности. 7. If a malfunction occurs at the output of any of the group of comparison elements 18, the code <00> or <11> will be sent to the first input of the paraphase element And 8, as a result of this, the code <00> will be generated at its output, then the output of element 17 In comparison, a signal equivalent to "1" will appear, which will signal a malfunction.

8. В случае возникновения неисправности типа const1 на выходе элемента И 9, то с его выхода логическая "1" будет подана на синхронизирующий вход элемента 21 сравнения до прихода первого синхроимпульса на вход 25 и записи информации в регистр 2. Следовательно, на прямом и инверсном контрольных выходах блока 14 сравнения будут сформированы логические "0". Тогда на выходе элемента 21 сравнения будет сформирован сигнал, эквивалентный логической "1", что будет свидетельствовать о наличии неисправности. 8. In the event of a malfunction of type const1 at the output of the And 9 element, then from its output the logic "1" will be fed to the synchronizing input of the comparison element 21 until the first clock pulse arrives at input 25 and the information is recorded in register 2. Therefore, it is direct and inverse control outputs of the comparison unit 14 will be formed logical "0". Then, at the output of the comparison element 21, a signal equivalent to logical “1” will be generated, which will indicate a malfunction.

Неисправность const0 на выходе элемента И 9 приведет к тому, что на блок 14 сравнения не будет поступать разрешающий сигнал, следовательно, блок 14 сравнения не будет выполнять возложенные на него функции. Данная неисправность может быть обнаружена в режиме самопроверки путем подачи эталонного кода на вход 1 и ему соответствующего кода на шину для записи в регистр 3. The malfunction const0 at the output of the And 9 element will lead to the fact that the resolving block 14 will not receive an enable signal, therefore, the comparing block 14 will not perform the functions assigned to it. This malfunction can be detected in the self-test mode by applying a reference code to input 1 and the corresponding code on the bus for writing to register 3.

9. Неисправность const1 любого из элементов 21, 22, 16 и 17 сравнения в устройстве приведет к подаче на выход 32 контроля логической "1", сигнализирующей о наличии неисправности. 9. Failure const1 of any of the elements 21, 22, 16 and 17 of the comparison in the device will lead to the supply to the output 32 of the control logical "1", indicating the presence of a malfunction.

Таким образом, неопределенными неисправностями остаются только const0 на выходе элементов 21, 22, 16 и 17 сравнения. Они контролируются в режиме самодиагностирования. Thus, only const0 at the output of the comparison elements 21, 22, 16 and 17 remain undefined faults. They are monitored in self-diagnosis mode.

Неисправности, выявляемые в процессе функционирования устройства, представлены в таблице на фиг. 7. Коэффициент глубины поиска дефекта К_гп при функциональном диагностировании равен 0,89.Malfunctions detected during the operation of the device are presented in the table in FIG. 7. The coefficient of the depth of the search for the defect K _gp during functional diagnosis is 0.89.

Для выявления наличия неисправностей типа const0 в элементах 16, 17, 21 и 22 (фиг. 7) устройства, не обнаруживаемых в процессе функционирования, введен регистр 24. To detect the presence of malfunctions of type const0 in the elements 16, 17, 21 and 22 (Fig. 7) of the device that are not detected during operation, register 24 is entered.

С этой целью на вход 28 самопроверки поступает код, который записывается в регистр 24, который при исправном функционировании элементов 16, 17, 21 и 22 формирует на их контрольных точках сигнал, эквивалентный логической "1", а в случае наличия неисправности равный логическому "0". На входы 1 и 25 поступают воздействия в соответствии с рабочей программой. Это демонстрируется с помощью таблиц, представленных на фиг.8-10. For this purpose, a code is received at the input 28 of the self-test, which is recorded in register 24, which, when the elements 16, 17, 21, and 22 are functioning properly, generates a signal equivalent to logical "1" at their control points, and in case of a malfunction, equal to logical "0 " Inputs 1 and 25 receive influences in accordance with the work program. This is demonstrated using the tables shown in Figs.

Парафазный элемент 15 неравнозначности выполняет в этом случае функцию свертки поступающей на его вход информации и при исправном функционировании на его выходе присутствует код <10>или <01> а при возникновении неисправности на выходе формируется код <00>или <11>. In this case, the paraphase element 15 of ambiguity performs the function of convolution of the information arriving at its input and, when functioning properly, the output code is <10> or <01>, and when a malfunction occurs, the output code is <00> or <11>.

Claims (1)

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СЧИТЫВАНИЯ ИНФОРМАЦИИ, содержащее первый регистр, второй регистр, входы которого соединены с входами контрольного слова устройства, регистр сдвига, шифратор, первый и второй блоки сравнения, переключатель пуска, группу элементов задержки, триггер, первый и второй элементы ИЛИ, элемент И, первую группу элементов И, первые входы которых соединены с контролируемыми входами устройства, вторые входы с инверсным выходом триггера, а выходы с информационными выходами устройства, вход синхронизации устройства соединен с первым входом элемента И, второй вход которого соединен с прямым выходом триггера, а выход с входом синхронизации первого блока сравнения, информационные входы первой группы которого подключены к выходам шифратора, выход переключателя пуска подключен к входу установки в единичное состояние триггера, вход установки в нулевое состояние которого соединен с выходом первого элемента ИЛИ, вход сброса устройства соединен с первым входом первого элемента ИЛИ, с входом сброса первого и второго регистров, регистра сдвига и шифратора, прямые и инверсные выходы разрядов первого регистра соединены с информационными входами второй группы первого блока сравнения, выход равенства которого подключен к разрешающему входу второго блока сравнения, а выход неравенства к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом неравенства второго блока сравнения, а выход с входом сдвига регистра сдвига, прямые и инверсные выходы разрядов которого соединены с информационными входами первой группы второго блока сравнения, информационные входы второй группы которого подключены к прямым и инверсным выходам разрядов второго регистра, выходы элементов задержки группы подключены к информационным входам регистра сдвига, отличающееся тем, что, с целью повышения достоверности функционирования устройства, оно содержит группу парафазных элементов И, первую и вторую группы элементов сравнения, первый и второй элементы ИЛИ НЕ, парафазный элемент неравнозначности, первый, второй и третий элементы сравнения, третий регистр, причем контролируемые входы устройства соединены с первыми входами парафазных элементов И группы и к первым входам элементов сравнения первой группы, вторые входы которых подключены к прямому выходу первого разряда третьего регистра, а выходы к вторым входам парафазных элементов И группы, третьи и четвертые входы которых соединены соответственно с инверсным и прямым выходам триггера, прямые выходы с информационными входами первого регистра, с входами группы элементов задержки и с первыми входами элементов сравнения второй группы, вторые входы которых подключены к инверсным выходам парафазных элементов И группы, а выходы являются соответствующими контрольными выходами устройства, первый и второй контрольные выходы второго блока сравнения соединены соответственно с первым и вторым входами первого элемента сравнения, разрешающий вход которого соединен с инверсным выходом третьего регистра, а выход с соответствующим контрольным выходом устройства, выходы неравенства первого и второго блоков сравнения подключены к первому и второму входам первого элемента ИЛИ НЕ, выход которого соединен с первым входом парафазного элемента неравнозначности, второй вход которого подключен к выходу второго элемента ИЛИ, третий вход к выходу первого элемента ИЛИ, четвертый вход к выходу второго элемента ИЛИ/НЕ, а прямой и инверсный выходы к первому и второму входам второго элемента сравнения, выход которого соединен с соответствующим выходом устройства, выход равенства второго блока сравнения соединен с вторым входом первого элемента ИЛИ и первым входом второго элемента ИЛИ/НЕ, второй вход которого подключен к входу сброса устройства, а третий к прямому выходу второго разряда третьего регистра, вход установки в "0" которого соединен с входом сброса устройства, информационные входы с входом самопроверки устройства, а инверсный выход с разрешающим входом третьего элемента сравнения, синхровход которого подключен к выходу элемента И, информационные входы к контрольным выходам второго блока сравнения, а выход к соответствующему контрольному выходу устройства. DEVICE FOR MONITORING THE READING OF INFORMATION, containing the first register, second register, the inputs of which are connected to the inputs of the control word of the device, shift register, encoder, first and second comparison blocks, start switch, delay element group, trigger, first and second elements OR, AND element , the first group of AND elements, the first inputs of which are connected to the controlled inputs of the device, the second inputs with an inverse output of the trigger, and the outputs with the information outputs of the device, the synchronization input of the device is connected to the first input of the And element, the second input of which is connected to the direct output of the trigger, and the output with the synchronization input of the first comparison unit, the information inputs of the first group of which are connected to the encoder outputs, the output of the start switch is connected to the installation input to the trigger single state, the installation input to zero which is connected to the output of the first OR element, the reset input of the device is connected to the first input of the first OR element, with the reset input of the first and second registers, shift register and encoder, direct and The different outputs of the bits of the first register are connected to the information inputs of the second group of the first comparison unit, the equality output of which is connected to the enable input of the second comparison unit, and the inequality output to the first input of the second OR element, the second input of which is connected to the inequality output of the second comparison unit, and the output with a shift register input, the direct and inverse outputs of the bits of which are connected to the information inputs of the first group of the second comparison unit, the information inputs of the second group of which are directed to the direct and inverse outputs of the bits of the second register, the outputs of the delay elements of the group are connected to the information inputs of the shift register, characterized in that, in order to increase the reliability of the operation of the device, it contains a group of paraphase elements And, the first and second groups of comparison elements, the first and second elements OR NOT, paraphase element of disambiguation, first, second and third elements of comparison, third register, and the controlled inputs of the device are connected to the first inputs of paraphase elements AND groups and to the first inputs of the comparison elements of the first group, the second inputs of which are connected to the direct output of the first discharge of the third register, and the outputs to the second inputs of the paraphase elements AND groups, the third and fourth inputs of which are connected respectively to the inverse and direct outputs of the trigger, direct outputs with information the inputs of the first register, with the inputs of the group of delay elements and with the first inputs of the comparison elements of the second group, the second inputs of which are connected to the inverse outputs of the paraphase elements AND groups, and the outputs are are the corresponding control outputs of the device, the first and second control outputs of the second comparison unit are connected respectively to the first and second inputs of the first comparison element, the enable input of which is connected to the inverse output of the third register, and the output with the corresponding control output of the device, the inequality outputs of the first and second comparison blocks connected to the first and second inputs of the first element OR NOT, the output of which is connected to the first input of the paraphase element of unequality, the second input to which is connected to the output of the second OR element, the third input to the output of the first OR element, the fourth input to the output of the second OR / NOT element, and the direct and inverse outputs to the first and second inputs of the second comparison element, the output of which is connected to the corresponding output of the device, the equality output the second comparison unit is connected to the second input of the first OR element and the first input of the second OR / NOT element, the second input of which is connected to the reset input of the device, and the third to the direct output of the second discharge of the third register, the input is set ki in "0" which is connected to the reset input of the device, information inputs with the input of the device self-test, and an inverse output with the enable input of the third comparison element, the clock input of which is connected to the output of the And element, information inputs to the control outputs of the second comparison unit, and the output to the corresponding control output of the device.

Images