RU2048681C1 - Adaptive digital detector - Google Patents

Abstract

FIELD: detection of quasi-determined signals. SUBSTANCE: detector has squarers 1-3, digital delay lines 4-6, N-input adders 7-9, dividers 10-13, multipliers 14-16, subtracters 17-20, adder 21, N-input multiplier 22, storage device 23, threshold unit 24. EFFECT: improved design. 1 dwg

Description

Изобретение относится к локационным устройствам и может использоваться в системах обнаружения квазидетерминированных сигналов. The invention relates to location devices and can be used in systems for detecting quasi-determined signals.

Известно адаптивное устройство, в котором для повышения вероятности обнаружения цели в присутствии протяжëнных помех используется устройство обработки сигналов с адаптивным плавающим порогом. Замкнутое кольцо обратной связи функционирует так, чтобы достигалось поддерживание постоянного среднего значения вероятности ложной тревоги в пределах трëх интервалов дальности. An adaptive device is known in which a signal processing device with an adaptive floating threshold is used to increase the probability of target detection in the presence of extended interference. The closed feedback ring functions in such a way that a constant average value of the probability of false alarm is achieved within three range intervals.

Недостатком устройства является то, что получить точную оценку требуемой вероятности на текущий момент времени не представляется возможным и поэтому является высокой вероятность пропуска полезного сигнала. The disadvantage of this device is that to obtain an accurate estimate of the required probability at the current time is not possible and therefore there is a high probability of missing a useful signal.

Наиболее близким по технической сущности и достигаемому положительному эффекту к предлагаемому обнаружителю является оптимальный обнаружитель сигнала, который содержит генератор сигнала, перемножитель, первый и второй квадраторы, первый и второй интеграторы, вычитатель, делитель, реле, при этом вход обнаружителя соединен с входом первого квадратора и первым входом перемножителя, второй вход которого соединен с выходом генератора сигнала, а выход соединен с входом первого интегратора, выход которого соединен с входом квадратора, выход первого квадратора соединен с входом второго интегратора, выход которого соединен с первыми входами делителя и вычитателя, второй вход вычитателя соединен с выходом второго квадратора, а выход вычитателя соединен с вторым входом делителя, выход которого соединен с входом реле, выход которого является выходом обнаружителя. The closest in technical essence and the achieved positive effect to the proposed detector is the optimal signal detector, which contains a signal generator, multiplier, first and second quadrators, first and second integrators, a subtractor, divider, relay, while the detector input is connected to the input of the first quadrator and the first input of the multiplier, the second input of which is connected to the output of the signal generator, and the output is connected to the input of the first integrator, the output of which is connected to the input of the quadrator, the output the first quadrator is connected to the input of the second integrator, the output of which is connected to the first inputs of the divider and subtractor, the second input of the subtractor is connected to the output of the second quadrator, and the output of the subtractor is connected to the second input of the divider, the output of which is connected to the relay input, the output of which is the detector output.

Этот обнаружитель является оптимальным в условиях обнаружения квазидетерминированных сигналов с неизвестной амплитудой в шуме с неизвестной интенсивностью. Однако в условиях наличия мешающих детерминированных протяженных сигналов условия оптимальности данного обнаружителя нарушаются, теряется качество обнаружения, не обеспечивается стабилизация уровня ложных тревог. В реальных ситуациях такие условия встречаются достаточно часто, например обнаружение в оптическом диапазоне при наличии фона подсветки. This detector is optimal when detecting quasi-deterministic signals with unknown amplitude in noise with unknown intensity. However, in the presence of interfering deterministic extended signals, the optimality conditions of this detector are violated, the quality of detection is lost, and the level of false alarms is not ensured. In real situations, such conditions are quite common, for example, detection in the optical range in the presence of a backlight background.

Таким образом, недостатком прототипа является слабая помехозащищенность обнаружителя в условиях наличия протяженных мешающих детерминированных сигналов. Thus, the disadvantage of the prototype is the low noise immunity of the detector in the presence of extended interfering deterministic signals.

Это достигается тем, что в обнаружитель сигнала, содержащий первый квадратор, выход которого соединен с входом первой цифровой линии задержки с N выходами, а вход соединен с входом обнаружителя и входом второй цифровой линии задержки с N выходами, выходы которой параллельно соединены с первой группой N входов N-входового перемножителя, вторая группа N входов которого параллельно соединена с группой N выходов цифрового запоминающего устройства, а N выходов N-входового перемножителя параллельно соединены с N входами первого N-входового сумматора, N выходов первой цифровой линии задержки параллельно соединены с N входами второго N-входового сумматора введены третья цифровая линия задержки с N-выходами, второй и третий квадраторы, первый, второй, третий и четвертый делители, первый, второй, третий перемножители, первый, второй, третий, четвертый вычитатели, сумматор, пороговое устройство, при этом вход третьей цифровой линии задержки соединен с входом обнаружителя, N выходов которой параллельно соединены с N входами третьего N-входового сумматора, выход которого соединен с входом второго квадратора, выход которого соединен с первым входом первого делителя, второй вход которого соединен с N + 4 выходом запоминающего устройства, а выход соединен с вторым входом первого вычитателя и первым входом сумматора, первый вход первого вычитателя соединен с выходом второго N-входового сумматора и вторым входом второго вычитателя, N + 1 выход запоминающего устройства соединен с вторым входом второго делителя, первый вход которого соединен с выходом первого N-входового сумматора и первым входом второго перемножителя, второй вход которого соединен с выходом второго делителя и входом третьего квадратора, выход которого соединен с первыми входами первого и третьего перемножителей, вторые входы которых соответственно соединены с N + 2 и N + 3 выходами запоминающего устройства, выход первого перемножителя соединен с вторым входом третьего вычитателя, первый вход которого соединен с выходом второго вычитателя, вход которого соединен с выходом второго перемножителя, выход третьего вычитателя соединен с вторым входом сумматора, выход которого соединен с первым входом четвертого вычитателя, второй вход которого соединен с выходом третьего делителя, первый вход которого соединен с выходом третьего перемножителя, а второй вход соединен с N + 4 выходом запоминающего устройства, выход четвертого вычитателя соединен с вторым входом четвертого делителя, первый вход которого соединен с выходом первого вычитателя, а выход соединен с входом порогового устройства, выход которого является выходом обнаружителя. This is achieved by the fact that the signal detector containing the first quadrator, the output of which is connected to the input of the first digital delay line with N outputs, and the input is connected to the detector input and the input of the second digital delay line with N outputs, the outputs of which are connected in parallel with the first group N the inputs of the N-input multiplier, the second group of N inputs of which is connected in parallel with the group of N outputs of the digital storage device, and the N outputs of the N-input multiplier are connected in parallel with the N inputs of the first N-input sum RA, N outputs of the first digital delay line are connected in parallel with N inputs of the second N-input adder; a third digital delay line with N outputs, the second and third quadrants, the first, second, third and fourth dividers, the first, second, third multipliers, the first , second, third, fourth subtracters, adder, threshold device, while the input of the third digital delay line is connected to the input of the detector, N outputs of which are parallel connected to N inputs of the third N-input adder, the output of which is connected to the input of the WTO a quadrator whose output is connected to the first input of the first divider, the second input of which is connected to the N + 4 output of the storage device, and the output is connected to the second input of the first subtractor and the first input of the adder, the first input of the first subtractor is connected to the output of the second N-input adder and the second input of the second subtractor, the N + 1 output of the storage device is connected to the second input of the second divider, the first input of which is connected to the output of the first N-input adder and the first input of the second multiplier, the second input is horn is connected to the output of the second divider and the input of the third quadrator, the output of which is connected to the first inputs of the first and third multipliers, the second inputs of which are respectively connected to the N + 2 and N + 3 outputs of the storage device, the output of the first multiplier is connected to the second input of the third subtractor, the first the input of which is connected to the output of the second subtractor, the input of which is connected to the output of the second multiplier, the output of the third subtractor is connected to the second input of the adder, the output of which is connected to the first input of the quad of the subtractor, the second input of which is connected to the output of the third divider, the first input of which is connected to the output of the third multiplier, and the second input is connected to the N + 4 output of the storage device, the output of the fourth subtractor is connected to the second input of the fourth divider, the first input of which is connected to the output of the first subtractor, and the output is connected to the input of the threshold device, the output of which is the output of the detector.

На чертеже представлена структурная схема предлагаемого цифрового адаптивного обнаружителя. The drawing shows a structural diagram of the proposed digital adaptive detector.

Цифровой адаптивный обнаружитель содержит первый 1, второй 2, третий 3 квадраторы, первую 4, вторую 5, третью 6 цифровые линии задержки с N выходами, первый 7, второй 8, третий 9 N-входовые сумматоры, первый 10, второй 11, третий 12, четвертый 13 делители, первый 14, второй 15, третий 16 перемножители, первый 17, второй 18, третий 19, четвертый 20 вычитатели, сумматор 21, N-входовый перемножитель 22, запоминающее устройство 23, пороговое устройство 24. The digital adaptive detector contains the first 1, second 2, third 3 squares, first 4, second 5, third 6 digital delay lines with N outputs, first 7, second 8, third 9 N-input adders, first 10, second 11, third 12 , fourth 13 dividers, first 14, second 15, third 16 multipliers, first 17, second 18, third 19, fourth 20 subtracters, adder 21, N-input multiplier 22, memory 23, threshold 24.

Цифровой адаптивный обнаружитель работает следующим образом. Digital adaptive detector operates as follows.

На вход обнаружителя поступают цифровые отсчеты принимаемой реализации x_i. Временная дискретизация принимаемой реализации предполагается такой, чтобы смежные отсчеты были между собой не коррелированы. Полученный сигнал предполагается импульсным, узкополосным, с неизвестной амплитудой b и известной огибающей

. Флюктуационные шумы ζ предполагаются гауссовскими, не коррелированными, неизвестной интенсивности. Наряду с флюктуационными шумами предполагается возможность присутствия протяженного, детерминированного фонового сигнала U_ф с неизвестной амплитудой. Интенсивность протяженного сигнала может изменяться случайным образом в зависимости от пространственных координат. Текущее "окно" обработки обнаружителя выбрано так, чтобы внутри интервала обработки обеспечивались условия стационарности случайных процессов, подлежащих обработке. С целью более полного обеспечения этого требования время обработки обнаружителя относится на середину текущего интервала обработки. Данный обнаружитель представляет собой цифровой процессор, синтезированный в соответствии с методикой синтеза оптимальных информационных систем в условиях параметрической априорной неопределенности на основе адаптивного байесового подхода. Предлагаемый обнаружитель является оптимальным для приведенных условий параметрической неопределенности. Также он является адаптивным, так как при синтезе, согласно исходным условиям, большинство параметров входной реализации полагаются неизвестными и оцениваются в процессе обработки. Вследствие того, что при синтезе была использована определенная версия адаптивного байесова подхода, оценивание неизвестных параметров осуществляется не явно, а косвенно и это позволило упростить обнаружитель в технической реализации, уменьшить ошибки счета. Функцию плотности вероятности выборки отсчетов

для приведенных условий обнаружения при гипотезах отсутствия полезного сигнала и при его наличии соответственно можно представить в виде:
P_п(

)

e

P_сп(

)

e

(1) где λ_ф; λ_сф интенсивность фона при гипотезах отсутствия и наличия полезного сигнала соответственно.At the input of the detector receives digital samples of the received implementation x _i . Time sampling of the received implementation is supposed to be such that adjacent samples are not correlated with each other. The received signal is assumed to be pulsed, narrowband, with unknown amplitude b and known envelope

. The fluctuation noise ζ is assumed to be Gaussian, not correlated, of unknown intensity. Along with fluctuation noise, the possibility of the presence of an extended, deterministic background signal U _f with an unknown amplitude is assumed. The intensity of the extended signal may vary randomly depending on spatial coordinates. The current "window" for processing the detector is selected so that within the processing interval the stationary conditions of random processes to be processed are provided. In order to more fully satisfy this requirement, the detector processing time is in the middle of the current processing interval. This detector is a digital processor synthesized in accordance with the methodology for the synthesis of optimal information systems under the conditions of parametric a priori uncertainty based on the adaptive Bayesian approach. The proposed detector is optimal for the given conditions of parametric uncertainty. It is also adaptive, since during the synthesis, according to the initial conditions, most of the parameters of the input implementation are considered unknown and evaluated during processing. Due to the fact that a certain version of the adaptive Bayesian approach was used in the synthesis, the evaluation of unknown parameters is not carried out explicitly, but indirectly, and this made it possible to simplify the detector in the technical implementation and reduce count errors. Probability Density Function

for the above detection conditions under hypotheses of the absence of a useful signal and, if any, can accordingly be represented as:
P _p (

)

e

P _cn (

)

e

(1) where λ _f ; λ _sf background intensity under the hypotheses of the absence and presence of a useful signal, respectively.

Основываясь на данных выражениях, синтезированное оптимальное решающее правило имеет вид
B/A ≥ C, где B

x $\genfrac{}{}{0ex}{}{\text{2}}{\text{i}}$

; (2)
A 2b

x_iS -

x $\genfrac{}{}{0ex}{}{\text{2}}{\text{i}}$ - b

S $\genfrac{}{}{0ex}{}{\text{2}}{\text{i}}$ +

x

-

b

S

b

С пороговый уровень Const.Based on these expressions, the synthesized optimal decision rule has the form
B / A ≥ C, where B

x $\genfrac{}{}{0ex}{}{\text{2}}{\text{i}}$

; (2)
A 2b

x _i S -

x $\genfrac{}{}{0ex}{}{\text{2}}{\text{i}}$ - b

S $\genfrac{}{}{0ex}{}{\text{2}}{\text{i}}$ +

x

-

b

S

b

With threshold level Const.

Предлагаемый обнаружитель функционирует в соответствии с данным оптимальным решающим правилом. Первая 4, вторая 5 и третья 6 цифровые линии задержки служат для организации обработки в текущем интервале времени ("окне"). Размер выборки цифровых отсчетов N соответствует данному временному интервалу и равен количеству отводов каждой линии задержки. Запоминающее устройство 23, перемножитель 22 и сумматор 7 представляют собой цифровой коррелятор, в котором осуществляется корреляционная обработка приходящих отсчетов x_i с соответствующими весовыми коэффициентами S_i, которые определяют огибающую сигнала и хранятся наряду с другими константами в запоминающем устройстве 23. Многоотводные цифровые линии задержки 4 и 6 с соответствующими сумматорами 8 и 9 служат для нахождения оценок интенсивностей фона при соответствующих гипотезах. Цифровые отсчеты на выходе делителя 13, выработанные в соответствии с решающим правилом, сравниваются в пороговом устройстве 24 с постоянным пороговым уровнем, который определяется исходя из заданных рабочих характеристик. В данном обнаружителе осуществляется стабилизация уровня ложных тревог при изменениях интенсивности фона на временных интервалах, превышающих интервал обработки.The proposed detector operates in accordance with this optimal decision rule. The first 4, second 5 and third 6 digital delay lines are used to organize processing in the current time interval (“window”). The sample size of digital samples N corresponds to a given time interval and is equal to the number of taps of each delay line. The storage device 23, the multiplier 22 and the adder 7 are a digital correlator in which the correlation processing of incoming samples x _i with the corresponding weighting factors S _i , which determine the envelope of the signal and are stored along with other constants in the storage device 23. Multi-tap digital delay lines 4 and 6 with the corresponding adders 8 and 9 serve to find estimates of the background intensities with the corresponding hypotheses. Digital samples at the output of the divider 13, generated in accordance with the decision rule, are compared in the threshold device 24 with a constant threshold level, which is determined based on the given performance characteristics. This detector stabilizes the level of false alarms with changes in the background intensity at time intervals exceeding the processing interval.

Использование специализированного процессора, построенного в соответствии с предлагаемым техническим решением в системах обработки сигнальной информации, позволит организовать процесс обнаружения оптимальным образом в условиях повышенной априорной параметрической неопределенности, осуществить стабилизацию уровня ложных тревог, организовать обработку в реальном масштабе времени. Using a specialized processor built in accordance with the proposed technical solution in signal information processing systems will allow organizing the detection process in an optimal way under conditions of increased a priori parametric uncertainty, stabilizing the level of false alarms, and organizing processing in real time.

Claims (1)

ЦИФРОВОЙ АДАПТИВНЫЙ ОБНАРУЖИТЕЛЬ квазидетеминированных сигналов, содержащий первый квадратор, выход которого соединен с входом первой цифровой линии задержки с N выходами, а вход является входом обнаружителя и соединен с входом второй цифровой линии задержки с N выходами, выходы которой соединены с первой группой N входов N-входового перемножителя, вторая группа N входов которого соединена с группой N выходов цифрового запоминающего устройства, N выходов N-выходового перемножителя соединены с N входами первого N-входового сумматора, N выходов первой цифровой линии задержки соединены с N входами второго N-входового сумматора, отличающийся тем, что введены третья цифровая линия задержки с N выходами, третий N-входовый сумматор, второй и третий квадраторы, первый, второй, третий и четвертый делители, первый, второй, третий перемножители, первый, второй, третий и четвертый вычитатели, сумматор, пороговое устройство, вход третьей цифровой линии задержки объединен с входом обнаружителя, а N выходов соединены с N входами третьего N-входового сумматора, выход которого соединен с входом второго квадратора, выход которого соединен с первым входом первого делителя, второй вход которого соединен с (N + 4)-м выходом цифрового запоминающего устройства, а выход соединен с вторым входом первого вычислителя и первым входом сумматора, первый вход первого вычитателя соединен с выходом второго N-входового сумматора и вторым входом второго вычитателя, (N + 1)-й выход цифрового запоминающего устройства соединен с вторым входом второго делителя, первый вход которого соединен с выходом первого N-входового сумматора и первым входом второго перемножителя, второй вход которого соединен с выходом второго делителя и входом третьего квадратора, выход которого соединен с первыми входами первого и третьего перемножителей, вторые входы которых соответственно соединены с (N + 2)-м и (N + 3)-м выходами цифрового заполнителя устройства, выход первого перемножителя соединен с вторым входом третьего вычитателя, первый вход которого соединен с выходом второго вычитателя, первый вход которого соединен с выходом второго перемножителя, выход третьего вычитателя соединен с вторым входом сумматора, выход которого соединен с первым входом четвертого вычитателя, второй вход которого соединен с выходом третьего делителя, первый вход которого соединен с выходом третьего перемножителя, а второй вход соединен с (N + 4)-м выходом цифрового запоминающего устройства, выход четвертого вычитателя соединен с вторым входом четвертого делителя, первый вход которого соединен с выходом первого вычислителя, а выход соединен с входом порогового устройства, выход которого является выходом обнаружителя. A DIGITAL ADAPTIVE DETECTOR for quasi-discriminated signals, comprising a first quadrator, the output of which is connected to the input of the first digital delay line with N outputs, and the input is a detector input and connected to the input of the second digital delay line with N outputs, the outputs of which are connected to the first group of N inputs N- an input multiplier, the second group of N inputs of which is connected to a group of N outputs of a digital storage device, N outputs of an N-output multiplier are connected to N inputs of a first N-input adder, N output The first digital delay line is connected to N inputs of the second N-input adder, characterized in that the third digital delay line with N outputs, the third N-input adder, the second and third quadrants, the first, second, third and fourth dividers are introduced, the first one the second, third multipliers, the first, second, third and fourth subtracters, the adder, the threshold device, the input of the third digital delay line is combined with the detector input, and N outputs are connected to the N inputs of the third N-input adder, the output of which is connected to the input to a second quadrator, the output of which is connected to the first input of the first divider, the second input of which is connected to the (N + 4) -th output of the digital storage device, and the output is connected to the second input of the first calculator and the first input of the adder, the first input of the first subtractor is connected to the output of the second The N-input adder and the second input of the second subtractor, the (N + 1) -th output of the digital storage device is connected to the second input of the second divider, the first input of which is connected to the output of the first N-input adder and the first input of the second a multiplier, the second input of which is connected to the output of the second divider and the input of the third quadrator, the output of which is connected to the first inputs of the first and third multipliers, the second inputs of which are respectively connected to the (N + 2) -th and (N + 3) -th outputs of the digital filler devices, the output of the first multiplier is connected to the second input of the third subtractor, the first input of which is connected to the output of the second subtractor, the first input of which is connected to the output of the second multiplier, the output of the third subtractor is connected to the second input of the total a, the output of which is connected to the first input of the fourth subtractor, the second input of which is connected to the output of the third divider, the first input of which is connected to the output of the third multiplier, and the second input is connected to the (N + 4) -th output of the digital storage device, the output of the fourth subtractor is connected with the second input of the fourth divider, the first input of which is connected to the output of the first computer, and the output is connected to the input of the threshold device, the output of which is the output of the detector.